KR20060076053A - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

박막트랜지스터 어레이 기판 및 그 제조방법 Download PDF

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KR20060076053A
KR20060076053A KR1020040115741A KR20040115741A KR20060076053A KR 20060076053 A KR20060076053 A KR 20060076053A KR 1020040115741 A KR1020040115741 A KR 1020040115741A KR 20040115741 A KR20040115741 A KR 20040115741A KR 20060076053 A KR20060076053 A KR 20060076053A
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film transistor
silicon thin
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microcrystalline silicon
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KR1020040115741A
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이홍구
박권식
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 공정을 단순화할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트절연막을 사이에 두고 교차되게 형성되어 화소영역을 마련하는 데이터라인과; 상기 게이트라인 및 데이터라인과 접속된 박막트랜지스터와; 상기 박막트랜지스터를 덮도록 형성되며 엠보싱 표면을 가지는 미세 결정질 실리콘 박막과; 상기 화소영역에 상기 미세 결정질 실리콘 박막을 따라 엠보싱 표면을 가지도록 형성된 반사전극을 구비하는 것을 특징으로 한다.

Description

박막트랜지스터 어레이 기판 및 그 제조방법{Thin Film Transistor Array Substrate And Method Of Fabricating The Same}
도 1은 종래 액정 표시 패널을 나타내는 평면도이다.
도 2는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 3은 도 2에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 4a 내지 도 4c는 도 3에 도시된 미세 결정질 실리콘 박막을 나타내는 도면이다.
도 5a 내지 도 5f는 도 3에 도시된 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.
도 6은 도 5a 내지 도 5f에 도시된 박막트랜지스터 어레이 기판의 제조방법을 상세히 설명하기 위한 흐름도이다.
도 7은 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1,11,101 : 기판 58 : 박막트랜지스터
62 : 컬러필터 64 : 공통전극
68 : 블랙매트릭스 70 : 박막트랜지스터 어레이 기판
72 : 화소전극 74,104 : 데이터라인
76 : 액정 80 : 칼라필터 어레이 기판
82,102 : 게이트라인 106 : 게이트 전극
108 : 소스전극 110 : 드레인전극
112 : 게이트 절연막 114 : 활성층
116 : 오믹접촉층 118,126,132,136 : 보호막
120 : 콘택홀 122 : 반사전극
124 : 미세 결정질 실리콘 박막 130 : 화소전극
134 : 투과홀
본 발명은 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 특히 공정을 단순화할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이 다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위해, 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 표시 패널과, 그 액정 표시 패널을 구동하기 위한 구동회로를 구비한다.
이러한 액정 표시 패널은 도 1에 도시된 바와 같이 박막 트랜지스터 어레이 기판(70) 및 칼러 필터 어레이 기판(80)을 구비한다.
칼라 필터 어레이 기판(80)은 빛샘 방지를 위한 블랙 매트릭스(68)와, 칼러 구현을 위한 칼러 필터(62), 화소전극(72)과 수직전계를 이루는 공통전극(64)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막(도시하지 않음)으로 구성된다.
박막트랜지스터 어레이 기판(70)은 서로 교차되게 형성된 게이트라인(82) 및 데이터라인(74)과, 그들(82,74)의 교차부에 형성된 박막트랜지스터(58)와, 박막트랜지스터(58)와 접속된 화소전극(72)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막으로 구성된다.
이러한 액정 패널의 칼라 필터 어레이 기판(80) 및 박막 트랜지스터 어레이 기판(70)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 세정 공정, 박막 증착(코팅) 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다. 특히, 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다.
특히, 외부광을 이용하여 화상을 구현하는 반사형 및 반투과형 액정 표시 패 널은 벡라이트 유닛을 이용하여 화상을 구현하는 투과형 액정 표시 패널에 비해 반사효율을 증대시키기 위해 요철 형태를 가지는 유기막을 추가로 구비하여야 한다. 이 결과, 반사형 및 반투과형 액정 표시 패널은 투과형 액정 표시 패널에 비해 마스크 공정수가 증가되어 제조 공정이 복잡한 문제점이 있다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트절연막을 사이에 두고 교차되게 형성되어 화소영역을 마련하는 데이터라인과; 상기 게이트라인 및 데이터라인과 접속된 박막트랜지스터와; 상기 박막트랜지스터를 덮도록 형성되며 엠보싱 표면을 가지는 미세 결정질 실리콘 박막과; 상기 화소영역에 상기 미세 결정질 실리콘 박막을 따라 엠보싱 표면을 가지도록 형성된 반사전극을 구비하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판은 상기 반사전극은 상기 화소영역의 반사영역에 형성되며, 상기 화소영역에 형성된 화소전극을 추가로 구비하는 것을 특징으로 한다.
상기 미세 결정질 실리콘 박막은 비정질 실리콘 박막과, 그 비정질 실리콘 박막으로부터 돌출된 미세 결정질 실리콘으로 이루어진 것을 특징으로 한다.
상기 미세 결정질 실리콘은 지름이 약 0.2~0.3㎛의 단면이 원형태인 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트라인을 형성하는 단계와; 상기 게이트라인과 게이트절연막을 사이에 두고 교차되어 화소영역을 마련하는 데이터라인을 형성하는 단계와; 상기 게이트라인 및 데이터라인과 접속된 박막트랜지스터를 형성하는 단계와; 상기 박막트랜지스터를 덮도록 엠보싱 표면을 가지는 미세 결정질 실리콘 박막을 형성하는 단계와; 상기 화소영역에 상기 미세 결정질 실리콘 박막을 따라 엠보싱 표면을 가지는 반사전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반사전극은 상기 화소영역의 반사영역에 형성되며, 상기 박막트랜지스터 어레이 기판의 제조방법은 상기 화소영역에 상기 박막트랜지스터와 접속되는 화소전극을 형성하는 단계를 추가로 구비하는 것을 특징으로 한다.
상기 미세 결정질 실리콘 박막은 비정질 실리콘 박막과, 그 비정질 실리콘 박막으로부터 돌출된 미세 결정질 실리콘으로 이루어진 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 박막트랜지스터가 형성된 게이트 절연막과 미세 결정질 실리콘 박막 사이에 제1 보호막을 형성하는 단계와; 상기 미세 결정질 실리콘 박막 상에 제2 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 제1 보호막, 상기 미세 결정질 실리콘 박막 및 제2 보호막은 기상 증착 방법을 통해 순차적으로 형성되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 7을 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 3은 도 2에 도시된 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 2 및 도 3에 도시된 박막트랜지스터 어레이 기판은 서로 교차되게 형성된 게이트라인(102) 및 데이터라인(104)과, 그들(102,104)의 교차부에 형성된 박막트랜지스터와, 박막트랜지스터와 접속된 반사 전극(122)으로 구성된다.
박막트랜지스터는 게이트라인(102)으로부터의 게이트신호에 응답하여 데이터라인(104)으로부터의 데이터신호를 선택적으로 반사전극(122)에 공급한다. 이를 위해, 박막트랜지스터는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)에 포함된 소스 전극(108), 반사전극(122)과 콘택홀(120)을 통해 접속된 드레인 전극(110), 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114), 활성층(114)과 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위한 오믹 접촉층(116)을 구비한다.
반사전극(122)은 박막트랜지스터를 통해 공급된 데이터 신호에 의해 공통전 극(도시하지 않음)과 전위차를 발생시킨다. 이 전위차에 의해 액정이 회전하게 되며 액정의 회전 정도에 따라서 광투과량이 결정된다.
반사전극(122)은 칼라 필터 기판(도시하지 않음)을 통해 입사되는 외부광을 칼라필터 기판 쪽으로 반사시킨다.
이 반사전극(122)은 그 하부에 형성된 미세 결정질 실리콘 박막(124)을 따라 엠보싱 형상을 갖게 됨으로써 산란효과로 반사효율이 증대된다.
미세 결정질 실리콘 박막(124)은 도 4a 내지 도 4c에 도시된 바와 같이 비정질 실리콘막(a-Si ; 124a) 상에 돌출된 미세 결정질 실리콘(c-Si ; 124b)으로 형성된다. 여기서, 비정질 실리콘막(124a)은 형성되지 않을 수도 있다. 미세 결정질 실리콘(124b)은 엠보싱 형상으로 비정질 실리콘막(124a) 상에 돌출되어 형성된다. 이 미세 결정질 실리콘(124b)의 결정상은 단면이 둥근 반구 형태이며, 그 지름은 종래 엠보싱 형상을 가지는 절연막의 지름의 약 1/10~1/20 정도로 작은 약 0.2~0.6㎛이며, 노광 장비의 해상도(Resolution) 이하의 크기를 가진다.
이 경우, 단위 화소영역마다 형성되는 미세 결정질 실리콘 박막(124)의 엠보싱 형상의 수가 종래 유기막의 엠보싱 형상의 수보다 많다. 단위 화소영역마다 형성되는 엠보싱 형상의 수가 상대적으로 많은 미세 결정질 실리콘 박막(124)을 따라 형성되는 반사전극(122)은 종래 반사전극보다 산란효과를 더욱 높힐 수 있다.
이러한 엠보싱 표면을 가지는 미세 결정질 실리콘 박막(124)은 별도의 마스크 공정없이 증착공정만으로 형성된다.
상술한 본 발명에 따른 액정 패널의 제조방법을 도 5a 내지 도 5f와 도 6을 결부하여 상세히 설명하기로 한다.
도 5a를 참조하면, 하부기판(101) 상에 게이트라인(102) 및 게이트전극(106)을 포함하는 게이트 패턴이 형성된다.(S11단계)
하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 형성된다. 이 게이트금속층이 제1 마스크를 이용한 포토리소그래피공정과 식각공정으로 패터닝됨으로써 게이트라인(102) 및 게이트전극(106)을 포함하는 게이트 패턴이 형성된다. 게이트금속층으로는 알루미늄(Al)계 금속의 단일층 또는 다층 구조가 이용된다.
도 5b를 참조하면, 게이트 패턴이 형성된 하부기판(101) 상에 게이트절연막(112)이 형성되고, 그 위에 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.(S12단계)
게이트패턴이 형성된 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(112), 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층이 순차적으로 형성된다. 이 비정질 실리콘층 및 불순물이 도핑된 비정질 실리콘층이 제2 마스크를 이용한 포토리소그래피공정과 식각공정으로 패터닝됨으로써 활성층(114) 및 오믹접촉층(116)이 형성된다.
게이트 절연막(112)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다.
도 5c를 참조하면, 반도체 패턴이 형성된 하부기판(101) 상에 데이터라인(104), 소스전극(108) 및 드레인전극(110)을 포함하는 소스/드레인 패턴이 형성된 다.(S12단계)
반도체 패턴이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 소스/드레인 금속층이 형성된다. 소스/드레인 금속층으로는 Al, Mo, Cr계 등 금속의 단일층 또는 이중층 구조가 이용된다.
소스/드레인 금속층이 제3 마스크를 이용한 포토리소그래피공정과 식각공정으로 패터닝됨으로써 데이터 라인(104), 소스 전극(108), 드레인 전극(110)을 포함하는 소스/드레인 패턴이 형성된다.
그 다음, 소스/드레인 패턴을 마스크로 이용한 건식 식각공정으로 오믹 접촉층(116)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출된다.
도 5d를 참조하면, 소스/드레인 패턴이 형성된 게이트 절연막(112) 상에 제1 보호막(114), 미세 결정질 실리콘 박막(124) 및 제2 보호막(126)이 순차적으로 형성된다.(S14단계)
소스/드레인 패턴이 형성된 게이트 절연막(112) 상에 CVD, PECVD 등의 증착방법을 통해 제1 보호막(118)이 형성된다. 제1 보호막(118)으로는 게이트 절연막(112)과 같은 무기 절연 물질이 이용된다.
이 제1 보호막(118) 상에 CVD, PECVD 등의 증착방법을 통해 미세 결정질 실리콘 박막(124)이 형성된다.
미세 결정질 실리콘 박막(124)은 비정질 실리콘 증착시 SiF4,SiH4 중 적어도 어느 하나와 H2가 혼합된 가스를 분해하여 기판 상에 증착됨으로써 형성된다. 이 때, 미세 결정질 실리콘 박막(124)은 예를 들어 H2와 SiH4의 혼합비율이 약 100~1000:1 정도인 혼합가스로, 1200~2500mT 압력에서, 400℃이하, 예를 들어 300~400℃온도에서 형성된다.
상기와 같은 조건에서 미세 결정질 실리콘(124b)과 비정질 실리콘(124a)이 혼재하는 미세 결정질 실리콘 박막(124)이 형성된다. 이 때, 미세 결정질 박막(124)에 포함된 시드(seed)가 소정 높이로 성장하여 엠보싱 형상을 가지는 미세 결정질 실리콘(124b)이 형성된다.
이러한 미세 결정질 박막(124) 위에 CVD, PECVD 등의 증착방법을 통해 제2 보호막(126)이 형성된다. 제2 보호막(126)으로는 제1 보호막(118)과 같이 무기 절연 물질이 이용된다.
상기 제1 보호막(118), 미세 결정질 실리콘 박막(124) 및 제2 보호막(126)은 동일한 증착장비를 이용하여 일괄절으로 형성하므로 생산성, 불량율, 제조비용을 절감할 수 있다.
도 5e를 참조하면, 제1 보호막(118), 미세 결정질 실리콘 박막(124) 및 제2 보호막(126)을 관통하는 콘택홀(120)이 형성된다.(S15단계)
제1 보호막(118), 미세 결정질 실리콘 박막(124) 및 제2 보호막(126)이 제4 마스크를 이용한 포토리소그래피공정과 식각공정으로 패터닝됨으로써 콘택홀(120)이 형성된다. 이 때, 미세 결정질 실리콘 박막(124)은 활성층(114), 제1 및 제2 보호막(118,126)과 동일한 식각 특성을 가지므로 제1 및 제2 보호막(118,126)과 일 괄적으로 식각될 수 있다.
콘택홀(120)은 제1 보호막(118), 미세 결정질 실리콘 박막(124) 및 제2 보호막(126)을 관통하여 드레인 전극(110)을 노출시킨다.
도 5f를 참조하면, 제2 보호막(126) 상에 반사 전극(122)을 포함하는 반사패턴이 형성된다.(S16단계)
제2 보호막(126) 상에 스퍼터링 등의 증착 방법을 통해 반사 금속층이 엠보싱 형상을 유지하며 적층된다. 그 반사 금속층이 제5 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 각 화소 영역에 반사 전극(122)이 형성된다. 반사 전극(122)은 콘택홀(120)을 통해 드레인 전극(134)과 접속된다. 반사 금속층으로는 AlNd 등과 같이 반사율이 높은 금속이 이용된다.
도 7은 본 발명의 제2 실시 예에 따른 반투과형 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 7에 도시된 박막트랜지스터 어레이 기판은 도 2에 도시된 박막트랜지스터 어레이 기판과 대비하여 화소영역마다 반사영역과 투과영역을 정의하는 화소전극(130)과 반사전극(122)을 구비한다는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라서, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
화소전극(130)은 화소영역의 제2 보호막(132) 상에 형성되며 박막트랜지스터의 드레인 전극(110)과 접속된다. 이러한 화소전극(130)은 박막트랜지스터를 통해 공급된 데이터 신호에 의해 공통전극(도시하지 않음)과 전위차를 발생시킨다. 이 전위차에 의해 액정이 회전하게 되며 반사영역과 투과영역 각각의 액정의 회전 정 도에 따라서 광투과량이 결정된다.
반사전극(122)은 칼라 필터 기판(도시하지 않음)을 통해 입사되는 외부광을 칼라필터 기판 쪽으로 반사시킨다. 이 반사전극(122)은 각 화소영역의 반사영역의 제3 보호막(136) 상에 형성된다. 이러한 반사전극(122)은 그 하부에 형성된 미세 결정질 실리콘 박막(124)을 따라 엠보싱 형상을 갖게 됨으로써 산란효과로 반사효율이 증대된다.
미세 결정질 실리콘 박막(124)은 비정질 실리콘막(124a) 상에 돌출된 미세 결정질 실리콘(124b)으로 형성된다. 미세 결정질 실리콘(124b)은 엠보싱 형상으로 비정질 실리콘막(124) 상에 돌출되어 형성된다. 단위 화소영역마다 형성되는 미세 결정질 실리콘 박막(124)의 엠보싱 형상의 수가 종래 유기막의 엠보싱 형상의 수보다 많다. 단위 화소영역마다 형성되는 엠보싱 형상의 수가 상대적으로 많은 미세 결정질 실리콘 박막(124)을 따라 형성되는 반사전극(122)은 종래 반사전극보다 산란효과를 더욱 높힐 수 있다. 이러한 엠보싱 표면을 가지는 미세 결정질 실리콘 박막(124)은 별도의 마스크 공정없이 증착공정만으로 형성된다.
이 반사영역과 투과영역에서 액정층을 경유하는 광 경로의 길이가 동일하도록 투과영역에 게이트 절연막(112) 및 제1 보호막(118)을 관통하는 투과홀(134)이 형성된다. 이 결과, 반사영역으로 입사된 반사광은 액정층을 경유하여 반사전극(122)에서 반사되어 액정층을 경유하여 외부로 방출된다. 그리고, 투과영역으로 입사된 백라이트 유닛(도시하지 않음)의 투과광은 액정층을 투과하여 외부로 방출된다. 이에 따라서, 반사영역과 투과영역에서의 광 경로의 길이가 동일하므로 액 정표시장치의 반사모드와 투과모드의 투과효율이 같아진다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 엠보싱 표면을 가지는 미세 결정질 실리콘 박막이 마스크 공정없이 증착공정만으로 형성된다. 이 엠보싱 표면을 가지는 미세 결정질 실리콘 박막을 따라 그 상부에 형성되는 반사전극도 엠보싱 표면을 가지게 된다. 이에 따라서, 마스크 공정을 종래보다 줄일 수 있어 제조비용을 절감할 수 있으며 반사전극의 산란효과도 높힐 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (9)

  1. 기판 상에 형성된 게이트라인과;
    상기 게이트라인과 게이트절연막을 사이에 두고 교차되게 형성되어 화소영역을 마련하는 데이터라인과;
    상기 게이트라인 및 데이터라인과 접속된 박막트랜지스터와;
    상기 박막트랜지스터를 덮도록 형성되며 엠보싱 표면을 가지는 미세 결정질 실리콘 박막과;
    상기 화소영역에 상기 미세 결정질 실리콘 박막을 따라 엠보싱 표면을 가지도록 형성된 반사전극을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 반사전극은 상기 화소영역의 반사영역에 형성되며,
    상기 화소영역에 형성된 화소전극을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  3. 제 2 항에 있어서,
    상기 미세 결정질 실리콘 박막은 비정질 실리콘 박막과, 그 비정질 실리콘 박막으로부터 돌출된 미세 결정질 실리콘으로 이루어진 것을 특징으로 하는 박막트 랜지스터 어레이 기판.
  4. 제 2 항에 있어서,
    상기 미세 결정질 실리콘은 지름이 약 0.2~0.3㎛의 단면이 원형태인 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  5. 기판 상에 게이트라인을 형성하는 단계와;
    상기 게이트라인과 게이트절연막을 사이에 두고 교차되어 화소영역을 마련하는 데이터라인을 형성하는 단계와;
    상기 게이트라인 및 데이터라인과 접속된 박막트랜지스터를 형성하는 단계와;
    상기 박막트랜지스터를 덮도록 엠보싱 표면을 가지는 미세 결정질 실리콘 박막을 형성하는 단계와;
    상기 화소영역에 상기 미세 결정질 실리콘 박막을 따라 엠보싱 표면을 가지는 반사전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  6. 제 5 항에 있어서,
    상기 반사전극은 상기 화소영역의 반사영역에 형성되며,
    상기 화소영역에 상기 박막트랜지스터와 접속되는 화소전극을 형성하는 단계 를 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  7. 제 5 항에 있어서,
    상기 미세 결정질 실리콘 박막은 비정질 실리콘 박막과, 그 비정질 실리콘 박막으로부터 돌출된 미세 결정질 실리콘으로 이루어진 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  8. 제 5 항에 있어서,
    상기 박막트랜지스터가 형성된 게이트 절연막과 미세 결정질 실리콘 박막 사이에 제1 보호막을 형성하는 단계와;
    상기 미세 결정질 실리콘 박막 상에 제2 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 보호막, 상기 미세 결정질 실리콘 박막 및 제2 보호막은 기상 증착 방법을 통해 순차적으로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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