KR20060075996A - Method for forming semiconductor device - Google Patents
Method for forming semiconductor device Download PDFInfo
- Publication number
- KR20060075996A KR20060075996A KR1020040115383A KR20040115383A KR20060075996A KR 20060075996 A KR20060075996 A KR 20060075996A KR 1020040115383 A KR1020040115383 A KR 1020040115383A KR 20040115383 A KR20040115383 A KR 20040115383A KR 20060075996 A KR20060075996 A KR 20060075996A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- photoresist
- pattern
- voids
- photoresist pattern
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 65
- 239000000463 material Substances 0.000 claims abstract description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 19
- 239000011800 void material Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로써, 본 발명은 이온 주입용 감광막 마스크 패턴을 형성하는 데 있어 게이트 패턴 사이에 감광막이 잔류하거나, 감광막 마스크 패턴 내부에 보이드가 발생하는 현상을 방지하기 위하여, 감광막 패턴 형성 후 디스컴 공정을 충분하게 수행하고, 네가티브 감광막 또는 SAFIER(Shrink Assist Film for Enhanced Resolution) 물질층을 형성하는 공정을 도입하여 감광막 패턴이 이온주입 배리어층의 역할을 적절하게 수행할 수 있도록 하는 반도체 소자의 형성 방법이다.The present invention relates to a method of forming a semiconductor device, and the present invention is to prevent the phenomenon that the photoresist film is left between the gate pattern, or voids in the photoresist mask pattern in forming the photoresist mask pattern for ion implantation After the photoresist pattern is formed, a sufficient decom process is performed, and a process of forming a negative photoresist layer or a shrink assist film for enhanced resolution (SAFIER) material layer is introduced so that the photoresist pattern can appropriately serve as an ion implantation barrier layer. It is a method of forming a semiconductor device.
Description
도 1은 종래 기술에 따른 감광막 패턴 형성 시 보이드가 발생한 것을 촬영한 평면사진.1 is a plane photograph taken that the voids generated when the photosensitive film pattern is formed according to the prior art.
도 2는 종래 기술에 따른 감광막 패턴 형성 시 보이드가 발생한 것을 촬영한 단면사진.Figure 2 is a cross-sectional photograph taken that the voids generated when forming a photosensitive film pattern according to the prior art.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.3A to 3D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
100 : 반도체 기판 110 : 게이트100
120 : 감광막 패턴 130 : 감광막 찌꺼기120: photosensitive film pattern 130: photosensitive film residue
140 : 보이드 145 : 네가티브 감광막140: void 145: negative photosensitive film
150 : SAFIER 물질층150: SAFIER material layer
본 발명은 반도체 소자의 형성 방법에 관한 것으로써, 특히 이온 주입용 감광막 마스크 패턴을 형성하는 데 있어 게이트 패턴 사이에 감광막이 잔류하거나, 감광막 마스크 패턴 내부에 보이드가 발생하는 현상을 방지하기 위한 반도체 소자의 이온 주입용 감광막 마스크 패턴을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and in particular, in forming a photoresist mask pattern for ion implantation, a semiconductor device for preventing a phenomenon in which a photoresist remains between gate patterns or voids are generated in the photoresist mask pattern. It relates to a method of forming a photosensitive film mask pattern for ion implantation.
종래 기술에 따른 반도체 소자의 제조 방법에 있어서 이온 주입 공정은 먼저 반도체 기판 상에 활성영역(Active ISO)을 형성하고 그 상부에 게이트 패턴을 형성한 다음, 이들 게이트의 전기적 특성을 향상시키기 위하여 불순물 이온 임플란트 공정을 실시하는 것이다. 이때, 게이트 패턴 사이의 소오스 영역에 B 이온을 주입 한다. 이는 반도체 소자의 문턱 전압(Vt : Threshold Voltage) 값을 높여주는 역할을 하여 게이트의 전기적 특성을 향상시킬 수 있는 공정이다. 그러나 반도체 소자가 고집적화 되면서 게이트 패턴의 종횡비가 증가 되었다. 종래의 기술에 따른 일 실시예로 게이트 소자가 텅스턴(W)에서 텅스턴 실리사이드(WSi)로 변하면서 게이트 선폭이 좁아져서 그 종횡비가 각각 3.9에서 5.2로 크게 증가되었다. 이로 인해, 감광막 패턴을 형성하기 위하여 반도체 기판에 감광막을 형성할 때, 좁아진 게이트 사이의 영역에 갭필이 제대로 이루어지지 않게 되어 보이드(Void)가 발생하게 되었다. 또한, 감광막을 노광 및 현상하여 감광막 패턴을 형성하는데, 노광이 게이트 사이의 바닥 부분까지 충분하게 이루어지지 않아서 감광막 찌꺼기(scume)가 남게 되는 문제가 발생하였다. In the method of manufacturing a semiconductor device according to the prior art, the ion implantation process first forms an active region (Active ISO) on a semiconductor substrate and forms a gate pattern thereon, and then impurity ions to improve electrical characteristics of these gates. It is to perform an implant process. At this time, B ions are implanted into the source region between the gate patterns. This is a process to improve the electrical characteristics of the gate by increasing the threshold voltage (Vt: Threshold Voltage) value of the semiconductor device. However, as semiconductor devices have been highly integrated, the aspect ratio of gate patterns has increased. In one embodiment according to the prior art, as the gate element is changed from tungsten (W) to tungsten silicide (WSi), the gate line width is narrowed, and the aspect ratio is greatly increased from 3.9 to 5.2, respectively. For this reason, when forming a photoresist film on a semiconductor substrate in order to form a photoresist pattern, a gap fill is not made properly in the area | region between narrow gates, and voids generate | occur | produce. In addition, the photoresist film is exposed and developed to form a photoresist pattern. However, the exposure is not sufficiently made to the bottom portion between the gates, resulting in a problem that the photoresist scum remains.
도 1은 종래 기술에 따른 감광막 패턴 형성 시 보이드가 발생한 것을 촬영한 평면사진이다.1 is a planar photograph photographing that a void occurs when the photosensitive film pattern is formed according to the prior art.
도 2는 종래 기술에 따른 감광막 패턴 형성 시 보이드가 발생한 것을 촬영한 단면사진이다. FIG. 2 is a cross-sectional photograph of a void generated when the photosensitive film pattern is formed according to the prior art. FIG.
도 1 및 도 2를 참조하면, 반도체 기판 상에 감광막 패턴을 형성한 후 감광막 찌꺼기를 제거하는 디스컴(Descume) 공정을 수행한 것으로, 각각 탑뷰(Top View)에 의한 평면사진, 절단면에 대한 단면사진을 나타내었다.Referring to FIGS. 1 and 2, after forming a photoresist pattern on a semiconductor substrate, a descum process of removing photoresist residues was performed. The photo is shown.
게이트 사이의 이온 주입이 이루어지지 않는 영역에는 감광막이 채어져 있어야 하나, 보이드에 의해서 반도체 기판이 그대로 노출 되는 것을 볼 수 있다. 통계적으로 보이드의 크기는 가로 30 ~ 50nm, 세로 130 ~ 150nm 정도이며 게이트 높이의 중간 영역에 많이 존재하게 된다. 그러므로, 보이드가 노출되지 않도록 디스컴 공정시간을 적절하게 조절하여 후속 공정을 수행하고 있으나 이는 공정상의 안정성을 확보할 수 없는 임시방편에 불과하다. 또한, 디스컴 공정후 반도체 기판 상에 발생한 보이드와 같은 결함을 검출하고 이를 보정하기 위한 KLA 단계를 추가적으로 수행해야 하기 때문에, 생산 공정이 복잡해지고 수율이 떨어지는 문제가 있다. The photosensitive film should be filled in a region where ion implantation is not performed between the gates, but it can be seen that the semiconductor substrate is exposed as it is by voids. Statistically, the size of the voids is about 30 to 50 nm wide and about 130 to 150 nm long, and they exist in the middle region of the gate height. Therefore, although the subsequent process is performed by appropriately adjusting the discom process time so that voids are not exposed, this is only a temporary measure that cannot secure process stability. In addition, since the KLA step for detecting and correcting defects such as voids generated on the semiconductor substrate after the discom process must be additionally performed, there is a problem in that the production process is complicated and the yield is low.
상술한 바와 같이 특히 반도체 소자의 종래의 기술에 따른 감광막 패턴 형성 공정 시 게이트 사이에 찌꺼기가 잔류하여 이를 제거하기 위한 매우 까다로운 공정이 더 소요된다는 문제뿐만 아니라, 감광막의 갭필이 제대로 이루어지지 않아 보이드가 발생하여 이온 주입 마스크로서 적절한 기능을 하지 못한다는 문제들이 발생하게 된다.As described above, particularly during the photosensitive film pattern forming process according to the prior art of the semiconductor device, not only does the residue be left between gates, but also a very difficult process for removing the photoresist film is required. Problems arise that do not function properly as an ion implantation mask.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 감광막 패턴 형성 후 디스컴 공정을 충분하게 수행하고, 네가티브 감광막을 형성하는 공정 또는 SAFIER 물질층을 형성하는 공정을 도입하여 감광막 패턴이 정상적으로 형성되도록 보강하여 이온주입 배리어층의 역할을 적절하게 수행할 수 있도록 하기 위한 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.The present invention is to solve the above problems, and after the photosensitive film pattern is formed to sufficiently perform the decom process, and to introduce a process for forming a negative photosensitive film or a process for forming a SAFIER material layer to reinforce the photosensitive film pattern is normally formed It is an object of the present invention to provide a method for forming a semiconductor device so that the role of the ion implantation barrier layer can be appropriately performed.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, The present invention is to achieve the above object,
(a) 게이트를 구비하는 반도체 기판 상에 비트라인 콘택 예정 영역을 노출시키는 마스크 패턴을 형성하는 단계와,(a) forming a mask pattern exposing a bit line contact region on a semiconductor substrate having a gate;
(b) 상기 마스크 패턴을 식각하여 보이드를 노출 시키는 단계 및(b) etching the mask pattern to expose voids; and
(c) 마스클 패턴 상부에 보이드 매립 물질을 형성하는 단계를 포함하는 것을 특징으로 한다.(c) forming a void buried material on the mask pattern.
아울러, 본 발명의 반도체 소자의 형성 방법에 대한 제 1 실시예는,In addition, the first embodiment of the method for forming a semiconductor device of the present invention,
소스 영역, 드레인 영역 및 게이트가 구비된 반도체 기판 상에 게이트 사이의 비트라인 콘택 예정 영역을 노출시키는 감광막 패턴을 상기 포지티브 감광막으로 형성하는 단계와,Forming a photoresist pattern on the semiconductor substrate having a source region, a drain region, and a gate, the photoresist pattern exposing the bit line contact predetermined region between the gates, as the positive photoresist layer;
상기 포지티브 감광막 패턴내의 보이드가 노출될 때까지 상기 감광막을 식각하는 단계와,Etching the photoresist until the voids in the positive photoresist pattern are exposed;
상기 반도체 기판 전면에 상기 보이드 매립하는 상기 네가티브 감광막을 형성하는 단계 및Forming the negative photoresist film buried in the entire surface of the semiconductor substrate;
상기 비트라인 콘택 예정 영역이 노출 되도록 상기 네가티브 감광막을 노광 및 식각하여 이온 주입용 감광막 패턴을 형성하는 것을 특징 한다.The negative photoresist layer is exposed and etched to expose the bit line contact region, thereby forming an ion implantation photoresist pattern.
또한, 제 2 실시예로, Also in a second embodiment,
소스 영역, 드레인 영역 및 게이트가 구비된 반도체 기판 상에 게이트 사이의 비트라인 콘택 예정 영역을 노출시키는 포지티브 감광막 패턴을 상기 포지티브 감광막으로 형성하는 단계와,Forming a positive photoresist pattern on the semiconductor substrate having a source region, a drain region, and a gate, the positive photoresist pattern exposing the bit line contact predetermined region between the gates;
상기 감광막 패턴내의 보이드가 노출될 때까지 상기 감광막을 식각하는 단계와,Etching the photoresist layer until the voids in the photoresist pattern are exposed;
상기 반도체 기판 전면에 상기 보이드 매립하는 SAFIER 물질층을 형성하는 단계와,Forming a layer of SAFIER material buried in the entire surface of the semiconductor substrate;
감광막 패턴 및 SAFIER 물질층의 계면에 혼합층이 형성되도록 베이크 공정을 수행하여 상기 보이드를 매립하는 단계 및Embedding the voids by performing a baking process to form a mixed layer at an interface between the photoresist pattern and the SAFIER material layer; and
남아 있는 SAFIER 물질층을 제거하는 단계를 포함하는 것을 특징으로 한다.Removing the remaining SAFIER material layer.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 감광막 패턴 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a photosensitive film pattern of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3d는 본 발명의 제 1실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.3A to 3D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with a first embodiment of the present invention.
도 3a를 참조하면, 소스 영역(미도시), 드레인 영역(미도시) 및 게이트(110) 가 구비된 반도체 기판(100) 상에 게이트(110) 사이의 비트라인 콘택 예정 영역을 노출시키는 감광막 패턴(120)을 형성한다. 이때, 게이트(110)의 종횡비가 증가하면서 좁아진 게이트(110) 사이의 영역에 갭필이 제대로 이루어지지 않게 되어 보이드(140)가 발생한다. 또한, 감광막을 노광 및 현상하여 감광막 패턴(120)을 형성하는데, 노광이 게이트(110) 사이의 바닥 부분까지 충분하게 이루어지지 않아서 감광막 찌꺼기(130)가 남게 되는 문제가 발생한다.Referring to FIG. 3A, a photoresist pattern exposing a bit line contact region between
도 3b를 참조하면, 감광막 패턴(120) 내의 보이드(140)가 노출될 때까지 감광막을 식각한다. 이는, 종래의 기술에서 수행하는 디스컴 공정으로 게이트 사이의 감광막 찌꺼기(130)를 완전히 제거하기 위한 추가 공정이다. 종래에는, 보이드(140)가 노출되면 후속의 이온 주입공정에서 감광막 패턴(120)이 마스크 역할을 제대로 수행 할 수 없게 되기 때문에 보이드(140)가 노출 되지 않도록 디스컴 공정을 까다롭게 조절해야 하는 불편함이 있고, 이 과정에서 감광막 찌꺼기(130)가 완전히 제거되지 않는 문제가 있었으나, 본 발명에서는 감광막 찌꺼기(130)가 완전하게 제거 되고, 보이드(140)가 노출되도록 충분한 시간 동안 디스컴 공정을 수행하는 것이 바람직하다.Referring to FIG. 3B, the photoresist is etched until the
도 3c를 참조하면, 상기 도 3b의 디스컴 공정에 의해 보이드(140)가 노출된 반도체 기판(100) 전면에 네가티브 감광막(145)을 형성한다.Referring to FIG. 3C, a negative
도 3d를 참조하면, 상기 비트라인 콘택 예정 영역이 노출 되도록 네가티브 감광막(145)을 노광 및 식각하여 이온 주입용 감광막 패턴을 형성한다.Referring to FIG. 3D, the
도 4a 및 도 4b는 본 발명의 제 2실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.4A and 4B are cross-sectional views illustrating a method of forming a semiconductor device in accordance with a second embodiment of the present invention.
도 4a를 참조하면, 상기 도 3b의 디스컴 공정에 의해 보이드(140)가 노출된 반도체 기판(100) 전면에 SAFIER 물질층(150)을 형성하고, 감광막 패턴(120) 및 SAFIER 물질층(150)의 계면에 이 둘의 혼합층(Mixing layer)이 형성되도록 베이크 공정을 수행하여 보이드(140)를 매립한다.
Referring to FIG. 4A, the
도 4b를 참조하면, 상기 도 4a 단계에서 감광막 패턴(120)과 반응하고 남아 있는 SAFIER 물질층(150)을 제거한다. 이때, SAFIER 물질층(150)이 감광막 패턴(120)의 결함을 보완해 주기 때문에 후속의 공정에서 감광막 패턴(120)이 이온 주입 배리어층으로서의 기능을 완벽하게 수행할 수 있게 된다.Referring to FIG. 4B, the
이상에서 설명한 바와 같이, 본 발명은 감광막 패턴 형성 후 디스컴 공정을 충분하게 수행하고, 네가티브 감광막 패턴 형성 공정 또는 SAFIER 물질층을 형성하는 공정을 도입하여 감광막 패턴이 이온주입 배리어층의 역할을 적절하게 수행할 수 있도록 할 수 있다. 또한, 충분한 디스컴 공정으로 게이트 사이에 감광막이 잔류하는 현상을 방지할 수 있고, 보이드 발생에 대한 공정상의 부담을 감소시킬 수 있다. 또한, KLA 공정을 생략할 수 있으므로 반도체 소자 형성 공정을 단순화 하면서 생산 수율을 높일 수 있다. 마지막으로, 반도체 소자를 안정적으로 형성할 수 있게 되어 반도체 소자의 전기적 특성을 향상시켜 줄 수 있는 효과를 제공한다.As described above, according to the present invention, the photoresist pattern is adequately performed after the photoresist pattern is formed, and the negative photoresist pattern formation process or the process of forming the SAFIER material layer is introduced to suitably serve as the ion implantation barrier layer. It can be done. In addition, it is possible to prevent the phenomenon that the photoresist film remains between the gates with a sufficient discom process, and to reduce the process burden on the generation of voids. In addition, since the KLA process can be omitted, the production yield can be increased while simplifying the process of forming a semiconductor device. Finally, the semiconductor device can be stably formed, thereby providing an effect of improving the electrical characteristics of the semiconductor device.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040115383A KR100673106B1 (en) | 2004-12-29 | 2004-12-29 | Method for forming semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040115383A KR100673106B1 (en) | 2004-12-29 | 2004-12-29 | Method for forming semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060075996A true KR20060075996A (en) | 2006-07-04 |
| KR100673106B1 KR100673106B1 (en) | 2007-01-22 |
Family
ID=37168477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040115383A KR100673106B1 (en) | 2004-12-29 | 2004-12-29 | Method for forming semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100673106B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112992792A (en) * | 2021-02-09 | 2021-06-18 | 长鑫存储技术有限公司 | Method for manufacturing semiconductor structure and semiconductor structure |
-
2004
- 2004-12-29 KR KR1020040115383A patent/KR100673106B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112992792A (en) * | 2021-02-09 | 2021-06-18 | 长鑫存储技术有限公司 | Method for manufacturing semiconductor structure and semiconductor structure |
| CN112992792B (en) * | 2021-02-09 | 2022-06-24 | 长鑫存储技术有限公司 | Method for manufacturing semiconductor structure and semiconductor structure |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100673106B1 (en) | 2007-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100673106B1 (en) | Method for forming semiconductor device | |
| KR100638959B1 (en) | Method for forming semiconductor device | |
| KR20080004215A (en) | Method for forming semiconductor device | |
| KR101076777B1 (en) | Method for manufacturing semiconductor | |
| JP2004274031A (en) | Method of manufacturing semiconductor device | |
| KR20060134596A (en) | Method for manufacturing semiconductor device | |
| KR100753105B1 (en) | Method for fabricating recess pattern in semiconductor device | |
| KR20060099699A (en) | Method for fabricating c-halo mask pattern of semiconductor device | |
| KR100880315B1 (en) | Method for fabricating semiconductor device | |
| KR100732296B1 (en) | Method for forming semiconductor device | |
| KR20060028220A (en) | Method for fabricating semidonductor device | |
| KR101060716B1 (en) | Method for forming semiconductor device | |
| KR101172313B1 (en) | Method for fabricating the same of semiconductor device | |
| KR20060136176A (en) | Method for forming semiconductor device | |
| KR100620649B1 (en) | Lithography mask of semiconductor device and method using the same | |
| KR20060076683A (en) | Method for forming semiconductor device | |
| KR100226739B1 (en) | Method of manufacturing a semiconductor device | |
| KR20060021591A (en) | Method for fabricating c-halo mask pattern of semiconductor device | |
| KR20070071629A (en) | Method for forming semiconductor device | |
| KR20080007814A (en) | Method for forming semiconductor device | |
| KR100621451B1 (en) | method for manufacturing semiconductor device | |
| KR20070079811A (en) | Method for forming semiconductor device | |
| KR20060105159A (en) | Method for forming c-halo mask pattern | |
| KR20070002682A (en) | Method for forming c-halo mask pattern of semiconductor device | |
| KR20070025576A (en) | Method of fabricating the recessed gate cell using cell-halo implantation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |