KR20060075993A - Method for forming storage node of capacitor in semiconductor device - Google Patents

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KR20060075993A
KR20060075993A KR1020040115380A KR20040115380A KR20060075993A KR 20060075993 A KR20060075993 A KR 20060075993A KR 1020040115380 A KR1020040115380 A KR 1020040115380A KR 20040115380 A KR20040115380 A KR 20040115380A KR 20060075993 A KR20060075993 A KR 20060075993A
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조성윤
김영찬
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Abstract

본 발명은 반도체 소자의 캐패시터의 스토리지 노드 형성공정시 오정렬에 의해 스토리지 노드용 도전막의 매립특성이 저하되는 것을 방지하여 반도체 소자의 전기적 특성을 개선시킬 수 있는 반도체 소자의 캐패시터 스토리지 노드 형성방법에 관한 것으로, 이를 위해 본 발명에서는 하부 절연층이 형성된 반도체 기판을 제공하는 단계와, 상기 하부 절연층을 식각하여 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀의 내측벽에 상기 하부 절연층과 이종의 물질로 베리어막을 형성하는 단계와, 상기 제1 콘택홀이 매립되도록 스토리지 노드 콘택 플러그를 형성하는 단계와, 상기 스토리지 노드 콘택 플러그를 포함하는 전체 구조 상부에 상기 베리어막과 동일 물질로 식각 정지막을 형성하는 단계와, 상기 식각 정지막 상에 상기 하부 절연층과 동일 물질로 희생층을 증착하는 단계와, 제1 식각공정을 실시하여 상기 희생층을 식각하여 상기 식각 정지막을 노출시키는 제2 콘택홀을 형성하는 단계와, 제2 식각공정을 실시하여 상기 식각정지막을 식각하여 상기 하부 절연층을 노출시키는 단계와, 제3 식각공정을 실시하여 상기 하부 절연층과 상기 베리어막을 동시에 식각하여 상기 스토리지 노드 콘택 플러그의 일측벽 중 일부를 노출시키는 단계와, 상기 제2 콘택홀을 포함하는 전체 구조 상부의 단차를 따라 스토리지 노드를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법을 제공한다.
The present invention relates to a method of forming a capacitor storage node of a semiconductor device capable of improving the electrical characteristics of the semiconductor device by preventing the buried characteristic of the conductive layer for the storage node from being degraded due to misalignment during the formation of the storage node of the capacitor of the semiconductor device. To this end, the present invention provides a step of providing a semiconductor substrate having a lower insulating layer, forming a first contact hole by etching the lower insulating layer, and the lower insulating layer and heterogeneous on the inner wall of the first contact hole Forming a barrier film with a material of the material; forming a storage node contact plug to fill the first contact hole; and forming an etch stop film with the same material as the barrier film on the entire structure including the storage node contact plug. Forming the same material as the lower insulating layer on the etch stop layer; Depositing a sacrificial layer, performing a first etching process to etch the sacrificial layer to form a second contact hole exposing the etch stop layer, and performing a second etching process to etch the etch stop layer. Exposing the lower insulating layer, and performing a third etching process to simultaneously etch the lower insulating layer and the barrier layer to expose a portion of one side wall of the storage node contact plug, and the second contact hole. It provides a method of forming a capacitor storage node of a semiconductor device comprising the step of forming a storage node along the step of the top of the entire structure including a.

캐패시터, 스토리지 노드, MICP, 과도 식각.Capacitors, storage nodes, MICP, transient etching.

Description

반도체 소자의 캐패시터의 스토리지 노드 형성방법{METHOD FOR FORMING STORAGE NODE OF CAPACITOR IN SEMICONDUCTOR DEVICE} METHODS FOR FORMING STORAGE NODE OF CAPACITOR IN SEMICONDUCTOR DEVICE}             

도 1은 일반적인 반도체 소자의 캐패시터 스토리지 노드 형성방법을 설명하기 위하여 도시한 단면도.1 is a cross-sectional view illustrating a method of forming a capacitor storage node of a general semiconductor device.

도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 스토리지 노드 형성방법을 도시한 단면도.
2 to 5 are cross-sectional views illustrating a method of forming a capacitor storage node of a semiconductor device in accordance with a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10, 110 : 반도체 기판10, 110: semiconductor substrate

11, 111 : 하부절연층11, 111: lower insulating layer

12, 112 : 베리어막12, 112: barrier film

13, 113 : 스토리지 노드 콘택 플러그13, 113: storage node contact plug

14, 114 : 식각 정지막14, 114: etching stop film

15, 115 : 희생 산화막15, 115: sacrificial oxide film

116 : 제1 콘택홀116: first contact hole

116a : 제2 콘택홀 116a: second contact hole                 

117 : 트렌치117: trench

118 : 스토리지 노드
118: storage nodes

본 발명은 반도체 소자의 캐패시터(capacitor) 스토리지 노드(storage node) 형성방법에 관한 것으로, 특히, DRAM 소자의 캐패시터 스토리지 노드 형성방법에 관한 것이다. The present invention relates to a method of forming a capacitor storage node of a semiconductor device, and more particularly, to a method of forming a capacitor storage node of a DRAM device.

반도체 소자의 셀 사이즈(cell size)가 미세화됨에 따라, 필요한 전하저장 용량을 확보하기 위하여 다양한 방향에서의 기술 개발이 이루어지고 있다. 그 중 하나가 DRAM 소자에서 캐패시터의 형성을 3차원 구조로 형성하는 것으로, 이러한 3차원 형성의 캐패시터의 대표적인 예로 콘케이브(concave) 구조의 캐패시터가 있다.As the cell size of the semiconductor device is miniaturized, technology development in various directions has been made to secure a necessary charge storage capacity. One of them is to form a capacitor in a DRAM device in a three-dimensional structure, a representative example of such a three-dimensional capacitor is a capacitor having a concave (concave) structure.

도 1은 일반적인 콘케이브 구조의 캐패시터 스토리지 노드 형성방법을 설명하기 위한 단면도로서, 이를 참조하여 통상의 캐패시터의 스토리지 노드 형성방법을 살펴본다.1 is a cross-sectional view illustrating a method of forming a capacitor storage node of a general concave structure, and looks at a method of forming a storage node of a conventional capacitor with reference to this.

먼저, 반도체 기판(10) 상에 하부 절연층(11)을 형성한 후 하부 절연층(11)에 콘택홀(미도시)(이하, 제1 콘택홀이라 함)을 형성한다. 여기서, 하부 절연층(11)은 소자 분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성 한 것이다. First, the lower insulating layer 11 is formed on the semiconductor substrate 10, and then a contact hole (not shown) (hereinafter, referred to as a first contact hole) is formed in the lower insulating layer 11. Here, the lower insulating layer 11 is formed by forming an isolation layer, a word line, and a bit line, and planarizing an upper portion thereof.

이어서, 제1 콘택홀을 포함한 결과물의 상부 단차를 따라 질화막을 증착 및 식각하여 하부 절연층(11)의 내측벽에 질화막으로 이루어진 베리어막(barrier layer, 12)(또는, 스페이서)을 형성하고, 제1 콘택홀에 폴리 실리콘막을 매립시켜 스토리지 노드 콘택 플러그(13)를 형성한다. Subsequently, a nitride layer is deposited and etched along the upper step of the resultant including the first contact hole to form a barrier layer 12 (or a spacer) formed of a nitride layer on the inner wall of the lower insulating layer 11, The polysilicon layer is embedded in the first contact hole to form the storage node contact plug 13.

이어서, 스토리지 노드 콘택 플러그(14)를 포함하는 전체 구조 상부에 질화막으로 이루어지는 식각 정지막(14)과 스토리지 노드의 높이를 결정하는 희생 산화막(15)을 순차적으로 증착한 후, 이들을 순차적으로 식각하여 콘택홀(16)(이하, 제2 콘택홀이라 함)을 형성한다. 이로써, 스토리지 노드가 형성될 영역(이하, 스토리지 노드영역이라 함)이 오픈(open)된다. Subsequently, an etch stop layer 14 made of a nitride layer and a sacrificial oxide layer 15 determining a height of the storage node are sequentially deposited on the entire structure including the storage node contact plug 14, and then, they are sequentially etched. A contact hole 16 (hereinafter referred to as a second contact hole) is formed. As a result, an area in which the storage node is to be formed (hereinafter referred to as a storage node area) is opened.

이어서, 제2 콘택홀(16)을 포함한 결과물 상부의 단차를 따라 TiN막으로 스토리지 노드용 도전막을 증착한다. 이때, 제2 콘택홀(16)과 스토리지 노드 콘택 플러그(13) 간에 발생되는 오정렬(misalign)으로 인해 스토리지 노드와 스토리지 노드 콘택 플러그(13) 간의 콘택저항이 증가하는 문제가 발생된다. 이를 해결하기 위해, 제2 콘택홀(16) 내에 과도 식각(over etch)공정을 적용함으로써 스토리지 노드영역과 스토리지 노드 콘택 플러그(13) 간의 접촉면적을 넓혀 콘택저항을 감소시키고 있다.Subsequently, the conductive film for the storage node is deposited on the TiN film along the step of the upper part of the resultant including the second contact hole 16. In this case, the contact resistance between the storage node and the storage node contact plug 13 is increased due to misalignment between the second contact hole 16 and the storage node contact plug 13. In order to solve this problem, an overetch process is applied in the second contact hole 16 to increase the contact area between the storage node region and the storage node contact plug 13 to reduce the contact resistance.

그러나, 상기와 같이 과도 식각공정 진행시 발생되는 산화막과 질화막 간의 식각률의 차이에 의해 산화막보다 질화막이 빠르게 식각된다. 따라서, 스토리지 노드영역의 하부에 질화막으로 이루어진 베리어막(12)의 측벽을 따라 수직방향으로 움푹 들어간 모양의 좁은 틈(crevasse; A부위 참조)이 형성되므로, 후속으로 진행하는 TiN 증착공정시 TiN의 매립 특성이 저하되어 반도체 소자의 전기적 특성을 악화시키는 문제점을 유발한다.
However, the nitride film is etched faster than the oxide film due to the difference in the etching rate between the oxide film and the nitride film generated during the transient etching process. Accordingly, since a narrow crevasse (see A) is formed along the sidewall of the barrier film 12 made of a nitride film in the lower portion of the storage node region, the TiN may be formed during a subsequent TiN deposition process. The buried characteristics are deteriorated, which causes a problem of deteriorating electrical characteristics of the semiconductor device.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 캐패시터의 스토리지 노드 형성공정시 오정렬에 의해 스토리지 노드용 도전막의 매립특성이 저하되는 것을 방지하여 반도체 소자의 전기적 특성을 개선시킬 수 있는 반도체 소자의 캐패시터 스토리지 노드 형성방법을 제공하는 것을 그 목적으로 한다.
Accordingly, the present invention has been proposed to solve the above-described problems of the prior art, and prevents the buried characteristics of the conductive film for a storage node from being degraded by misalignment during the storage node formation process of the capacitor of the semiconductor device, thereby preventing the electrical characteristics of the semiconductor device. It is an object of the present invention to provide a method for forming a capacitor storage node of a semiconductor device capable of improving the efficiency.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 하부 절연층이 형성된 반도체 기판을 제공하는 단계와, 상기 하부 절연층을 식각하여 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀의 내측벽에 상기 하부 절연층과 이종의 물질로 베리어막을 형성하는 단계와, 상기 제1 콘택홀이 매립되도록 스토리지 노드 콘택 플러그를 형성하는 단계와, 상기 스토리지 노드 콘택 플러그를 포함하는 전체 구조 상부에 상기 베리어막과 동일 물질로 식각 정지막을 형성하는 단계와, 상기 식각 정지막 상에 상기 하부 절연층과 동일 물질로 희생층을 증착하는 단계와, 제1 식각공정을 실시하여 상기 희생층을 식각하여 상기 식각 정지막을 노출시키는 제2 콘택홀을 형성하는 단계와, 제2 식각공정을 실시하여 상기 식각정지막을 식각하여 상기 하부 절연층을 노출시키는 단계와, 제3 식각공정을 실시하여 상기 하부 절연층과 상기 베리어막을 동시에 식각하여 상기 스토리지 노드 콘택 플러그의 일측벽 중 일부를 노출시키는 단계와, 상기 제2 콘택홀을 포함하는 전체 구조 상부의 단차를 따라 스토리지 노드를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법을 제공한다. According to an aspect of the present invention, there is provided a semiconductor substrate including a lower insulating layer, forming a first contact hole by etching the lower insulating layer, and forming a first contact hole. Forming a barrier layer on the inner wall of the hole with a different material from the lower insulating layer, forming a storage node contact plug to fill the first contact hole, and forming an upper portion of the entire structure including the storage node contact plug. Forming an etch stop layer with the same material as the barrier layer, depositing a sacrificial layer with the same material as the lower insulating layer on the etch stop layer, and performing a first etching process to etch the sacrificial layer Forming a second contact hole exposing the etch stop layer, and performing a second etching process to etch the etch stop layer to insulate the lower insulation Exposing a layer, and performing a third etching process to simultaneously etch the lower insulating layer and the barrier layer to expose a portion of one side wall of the storage node contact plug, and the whole including the second contact hole. A method of forming a capacitor storage node of a semiconductor device, the method including forming a storage node along a step of an upper portion of a structure.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터의 스토리지 노드 형성방법을 나타낸 공정단면도들이다. 여기서, 도 2 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일 요소이다.2 to 5 are process cross-sectional views illustrating a method of forming a storage node of a capacitor of a semiconductor device according to an exemplary embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 2 to 5 are the same elements having the same function.

먼저, 도 2에 도시된 바와 같이, 소자 분리막(미도시) 과 웰 영역(미도시)이 형성된 반도체 기판(110) 상부를 평탄화시키는 하부 절연층(111)을 형성한다. 이때, 하부 절연층(111)은 미도시된 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.First, as shown in FIG. 2, a lower insulating layer 111 is formed to planarize an upper portion of the semiconductor substrate 110 on which an isolation layer (not shown) and a well region (not shown) are formed. In this case, the lower insulating layer 111 is formed by forming a word line and a bit line, not shown, and planarizing the upper portion thereof.

여기서, 하부절연층(111)은 소자의 RC(Resistance Capacitance) 지연을 감소시키기 위하여 저유전막으로 형성하는 것이 바람직하다. 저유전막은, SiO2 계열의 산화물에 C, F, B, P 및 In 등의 불순물이 결합 또는 삽입되어 형성된 막일 수 있다. 예컨대, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 막일 수 있다. 또한, 하부절연층(111)은 상기 물질들이 단일막으로 형성되거나, 적어도 2층 이상 적층된 복합 구조로 형성될 수도 있다. Here, the lower insulating layer 111 is preferably formed of a low dielectric film in order to reduce the resistance capacitance (RC) delay of the device. The low dielectric film may be a film formed by bonding or inserting impurities such as C, F, B, P, and In to an SiO 2 series oxide. For example, it may be a Boron Phosphorus Silicate Glass (BPSG), Phosphorus Silicate Glass (PSG), Un-doped Silicate Glass (USG), or Fluorinated Silicate Glass (FSG) film. In addition, the lower insulating layer 111 may be formed of a single layer or a complex structure in which at least two layers are stacked.

이어서, 하부 절연층(111)을 식각하여 하부 절연층(111) 내에 콘택홀(미도시)(이하, 제1 콘택홀이라 함)을 형성한다. 이어서, 제1 콘택홀을 포함한 결과물의 상부 단차를 따라 질화막을 증착한 후 식각하여 제1 콘택홀의 양측벽에 베리어막(또는, 스페이서)(112)를 형성한다.Subsequently, the lower insulating layer 111 is etched to form a contact hole (not shown) (hereinafter, referred to as a first contact hole) in the lower insulating layer 111. Subsequently, a nitride film is deposited along the upper step of the resultant including the first contact hole and then etched to form a barrier film (or spacer) 112 on both sidewalls of the first contact hole.

이어서, 스페이서(112)가 형성된 제1 콘택홀을 포함하는 결과물 상에 스토리지 노드 콘택 플러그용 도전막을 증착한 후 평탄화공정을 실시하여 스토리지 노드 콘택 플러그(113)을 형성한다. 이때, 평탄화공정은 CMP(Chemical Mechanical Polishing) 공정으로 한다. 여기서, 스토리지 노드 콘택 플러그(113)은 폴리 실리콘막, 텅스텐 또는 TiN막으로 형성한다. Subsequently, the storage node contact plug 113 is formed by depositing a conductive film for a storage node contact plug on a resultant product including the first contact hole having the spacer 112 formed thereon, and performing a planarization process. At this time, the planarization process is a chemical mechanical polishing (CMP) process. Here, the storage node contact plug 113 is formed of a polysilicon film, tungsten or TiN film.

이어서, 스토리지 노드 콘택 플러그(113)가 형성된 결과물 상부에 식각 정지막(114)과 희생 산화막(115)을 순차적으로 증착한다. Subsequently, the etch stop layer 114 and the sacrificial oxide layer 115 are sequentially deposited on the resultant on which the storage node contact plug 113 is formed.

이어서, 마스크 공정을 실시하여 반도체 소자의 스토리지 노드가 형성될 영역(이하, 스토리지 노드영역이라 함)이 오픈된 구조로 패터닝된 포토 레지스트 패턴(미도시)을 형성한다. Subsequently, a mask process is performed to form a patterned photoresist pattern (not shown) in an open structure in which a region (hereinafter, referred to as a storage node region) in which the storage node of the semiconductor device is to be formed is opened.

이어서, 상기 포토 레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시 하여 희생 산화막(115)을 식각한다. 이때, 식각공정은 MICP(Magnetized Inductively Coupled Plasma) 식각장비를 이용하여 식각 정지막(14)이 노출되도록 실시한다. 또한, 식각공정은 희생 산화막(115)만을 원활하게 식각하기 위하여 RIE(Reactive Ion Etch) 방식으로 공정을 진행하는 것이 바람직하다. Subsequently, an etch process using the photoresist pattern as an etching mask is performed to etch the sacrificial oxide film 115. In this case, the etching process is performed to expose the etch stop layer 14 by using a magnetized inductively coupled plasma (MICP) etching equipment. In addition, the etching process may be performed by using a reactive ion etching (RIE) method to smoothly etch only the sacrificial oxide film 115.

이어서, 도 3에 도시된 바와 같이, 상기 MICP 식각장비의 챔버 내에서 인-시튜(in-site)로 식각공정을 진행하여 질화막 계열의 식각 정지막(114)을 식각한다. 이때, 식각공정은 RIE 방식으로 실시하되, C-F/C-H-F 계열의 가스를 이용하여 실시한다. Subsequently, as shown in FIG. 3, an etching process is performed in-situ in the chamber of the MICP etching apparatus to etch the nitride-based etch stop layer 114. At this time, the etching process is carried out by the RIE method, using a gas of C-F / C-H-F series.

이어서, 도 4에 도시된 바와 같이, 인-시튜로 상기 MICP 식각장비의 챔버 내에서 식각공정을 실시하여 스토리지 노드 콘택 플러그(113)의 일측벽 중 일부가 노출되도록 산화막 계열의 하부 절연층(111)과 질화막 계열의 베리어막(112)을 동일하게 식각한다. 이로써, 도시된 '117'과 같이 하부 절연층(111)과 베리어막(112)이 동일하게 식각된다. 이때, 식각공정은 외부자기(external magnetic)와 유도자기(inductively magnetic)으로 발생하는 고자기장(high magnetic field)(대락, 수십 G이상)을 적용하여 CF 계열의 에천트(etchant)에서 생성되는 F 라디칼(radical)의 양을 감소시키고, CF, CF2 라디칼을 증대시켜 산화막과 질화막 간의 식각 선택비가 최소화되도록 실시한다. 여기서, 유도자기는 소오스 파워(source power)을 통해 얻을 수 있다. Subsequently, as shown in FIG. 4, an etching process is performed in-situ in the chamber of the MICP etching equipment to expose a portion of one side wall of the storage node contact plug 113 to expose the lower insulating layer 111 of the oxide film series. ) And the barrier film 112 of the nitride film series are etched in the same manner. As a result, the lower insulating layer 111 and the barrier layer 112 are etched in the same manner as shown in FIG. 117. At this time, the etching process is applied to the high magnetic field (approximately tens of G or more) generated by external magnetic and inductively magnetic, which is generated in the CF series etchant. The amount of radicals is reduced, and the CF and CF 2 radicals are increased to minimize the etching selectivity between the oxide layer and the nitride layer. Here, the induction magnetism may be obtained through source power.

이어서, 도 5에 도시된 바와 같이, 도시된 '117' 부위로 노출되는 스토리지 노드 콘택 플러그(113)의 일부를 Cl2 가스를 이용하여 식각한다. 이로써, 전체적으로 스토리지 노드영역 바닥부분의 단차를 완화시켜 스토리지 노드영역을 넓혀줌으로써, 종래에 발생했던 스토리지 노드영역의 바닥부분에 좁은 틈이 발생하는 문제점을 해결할 수 있다. Subsequently, as shown in FIG. 5, a portion of the storage node contact plug 113 exposed to the illustrated '117' portion is etched using Cl 2 gas. As a result, the gap between the bottom of the storage node region can be alleviated by widening the storage node region by alleviating the step of the bottom of the storage node region as a whole.

이어서, 하부 절연층(111), 베리어막(112) 및 스토리지 노드 콘택 플러그(113)의 식각으로 인해 형성된 콘택홀을 포함한 결과물 상부의 단차를 따라 TiN막을 증착한 후 평탄화 공정을 실시하여 스토리지 노드(118)를 형성한다. Subsequently, the TiN film is deposited along the stepped upper portion of the resultant including the contact hole formed by the etching of the lower insulating layer 111, the barrier layer 112, and the storage node contact plug 113, and then the planarization process is performed. 118).

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 캐패시터 스토리지 노드 형성공정에 있어서, 스토리지 노드용 콘택홀 형성을 위한 과도식각시 스토리지 노드 컨택 플러그의 질화막 계열의 스페이서와 산화막 계열의 산화막을 동시에 식각함으로써 스토리지 노드가 형성될 바닥부분을 안정적으로 넓혀 후속 스토리지 노드용 도전막의 매립 특성을 개선시킬 수 있다. 이를 통해, 반도체 소자의 전기적 특성을 개선시킬 수 있다.As described above, according to the present invention, in the process of forming a capacitor storage node of a semiconductor device, a nitride-based spacer and an oxide-based oxide film are simultaneously etched at the time of transient etching for forming a contact hole for a storage node. As a result, the bottom portion on which the storage node is to be formed is stably widened to improve the embedding property of the conductive layer for the subsequent storage node. Through this, it is possible to improve the electrical characteristics of the semiconductor device.

Claims (8)

하부 절연층이 형성된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a lower insulating layer formed thereon; 상기 하부 절연층을 식각하여 제1 콘택홀을 형성하는 단계;Etching the lower insulating layer to form a first contact hole; 상기 제1 콘택홀의 내측벽에 상기 하부 절연층과 이종의 물질로 베리어막을 형성하는 단계;Forming a barrier film on the inner sidewall of the first contact hole with a material different from the lower insulating layer; 상기 제1 콘택홀이 매립되도록 스토리지 노드 콘택 플러그를 형성하는 단계;Forming a storage node contact plug to fill the first contact hole; 상기 스토리지 노드 콘택 플러그를 포함하는 전체 구조 상부에 상기 베리어막과 동일 물질로 식각 정지막을 형성하는 단계;Forming an etch stop layer on the entire structure including the storage node contact plug with the same material as the barrier layer; 상기 식각 정지막 상에 상기 하부 절연층과 동일 물질로 희생층을 증착하는 단계;Depositing a sacrificial layer on the etch stop layer using the same material as the lower insulating layer; 제1 식각공정을 실시하여 상기 희생층을 식각하여 상기 식각 정지막을 노출시키는 제2 콘택홀을 형성하는 단계;Performing a first etching process to etch the sacrificial layer to form a second contact hole exposing the etch stop layer; 제2 식각공정을 실시하여 상기 식각정지막을 식각하여 상기 하부 절연층을 노출시키는 단계;Performing a second etching process to etch the etch stop layer to expose the lower insulating layer; 제3 식각공정을 실시하여 상기 하부 절연층과 상기 베리어막을 동시에 식각하여 상기 스토리지 노드 콘택 플러그의 일측벽 중 일부를 노출시키는 단계; 및Performing a third etching process to simultaneously etch the lower insulating layer and the barrier layer to expose a portion of one side wall of the storage node contact plug; And 상기 제2 콘택홀을 포함하는 전체 구조 상부의 단차를 따라 스토리지 노드를 형성하는 단계;Forming a storage node along a step of an upper portion of the entire structure including the second contact hole; 를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.Capacitor storage node forming method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 제1 내지 제3 식각공정은 인-시튜로 실시하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.The method of claim 1, wherein the first to third etching processes are performed in-situ. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 제1 식각공정은 MICP 식각장비를 이용하여 RIE 방식으로 실시하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.The first etching process is a capacitor storage node forming method of a semiconductor device performed by the RIE method using an MICP etching equipment. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 제2 식각공정은 MICP 식각장비 내에서 C-F/C-H-F 계열의 가스를 이용하여 실시하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.The second etching process is a method of forming a capacitor storage node of a semiconductor device using a C-F / C-H-F-based gas in the MICP etching equipment. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 제3 식각공정은 MICP 식각장비를 이용하여 외부자기와 유도자기로 발생하는 고자기장을 이용하여 CF 계열의 에천트에서 생성되는 F 라디칼의 양을 감소시 키고, CF, CF2 라디칼을 증대시켜 상기 하부 절연층과 상기 베리어막이 동일한 식각율로 동시에 식각되도록 실시하는 반도체 소자의 캐패시터 스토리지 노드 형성방법. The third etching process by using the MICP etching equipment to reduce the amount of F radicals generated in the CF-based etchant using a high magnetic field generated by external and induction magnetic, and increase the CF, CF 2 radicals And forming the lower insulating layer and the barrier layer to be simultaneously etched at the same etch rate. 제 5 항에 있어서, The method of claim 5, 상기 하부 절연층은 산화막 계열의 물질로 형성하고, 상기 베리어막은 질화막 계열의 물질로 형성하는 반도체 소자의 캐패시터 스토리지 노드 형성방법. And the lower insulating layer is formed of an oxide-based material, and the barrier layer is formed of a nitride-based material. 제 1 항에 있어서,The method of claim 1, 상기 스토리지 노드를 형성하기 전에 제4 식각공정을 실시하여 상기 제2 콘택홀을 통해 노출되는 상기 스토리지 노드 콘택 플러그의 일부를 식각하는 단계를 더 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.And forming a portion of the storage node contact plug exposed through the second contact hole by performing a fourth etching process before forming the storage node. 제 7 항에 있어서,The method of claim 7, wherein 상기 식각공정은 Cl2 가스를 이용하여 실시하는 반도체 소자의 캐패시터 스토리지 노드 형성방법. The etching process is a capacitor storage node forming method of a semiconductor device using a Cl 2 gas.
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