KR20060072160A

KR20060072160A - Wafer alignment method

Info

Publication number: KR20060072160A
Application number: KR1020040110001A
Authority: KR
Inventors: 김홍래
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2004-12-22
Filing date: 2004-12-22
Publication date: 2006-06-28
Also published as: KR100630547B1

Abstract

본 발명은 웨이퍼 정렬 방법 관한 것으로, 보다 자세하게는 상기 웨이퍼에 뒷면에 트랜치를 만드는 단계, 상기 뒷면에 형성된 트렌치의 중심를 감지하여 웨이퍼의 기준 위치를 확인하여 뒷면 미리 정렬을 하는 단계로 이루어짐 기술적 특징이 있다. The present invention relates to a wafer alignment method, and more particularly, the step of making a trench on the back side of the wafer, the step of pre-aligning the back side by detecting the center of the trench formed on the back side to check the reference position of the wafer has a technical feature .

따라서, 본 발명의 웨이퍼 정렬 방법은 반도체 제조 공정 전 실시하는 뒷면 미리 정렬을 함으로써, 공정의 균일성을 향상하고, 불량율을 감소하여 웨이퍼 제조시 소자의 생성량을 증가시켜 웨이퍼 제조 효율을 향상하는 효과가 있다.Therefore, the wafer alignment method of the present invention has the effect of improving the uniformity of the process by reducing the defect rate by increasing the production rate of the device during wafer fabrication by pre-aligning the back side before the semiconductor fabrication process. have.

뒷면 웨이퍼 정렬Back Wafer Alignment

Description

Wafer alignment method

도 1a 내지 도 1c는 종래 기술에 의한 웨이퍼 정렬 시스템 단면도.1A-1C are cross-sectional views of a prior art wafer alignment system.

도 2a 내지 도 2b는 본 발명에 의한 웨이퍼 정렬 시스템 단면도.2A-2B are cross-sectional views of a wafer alignment system in accordance with the present invention.

본 발명은 웨이퍼 정렬 방법에 관한 것으로, 보다 자세하게는 반도체 제조 공정 전 실시하는 뒷면 미리 정렬을 함으로써, 공정의 균일성을 향상하고, 불량율을 감소하여 웨이퍼 제조시 소자의 생성량을 증가시켜 웨이퍼 제조 효율 향상에 관한 것이다.The present invention relates to a wafer alignment method, and more particularly, by rearranging the back side before the semiconductor fabrication process, thereby improving process uniformity, reducing defect rate, and increasing the amount of devices produced during wafer fabrication, thereby improving wafer fabrication efficiency. It is about.

일반적으로, 웨이퍼(wafer)에는 반도체 소자가 형성될 영역들과 소자가 형성될 영역들 이외에 웨이퍼를 정렬(alignment)하기 위한 마크(mark)을 형성하는 스크라이브 라인(scribe line) 영역들이 형성된다. In general, scribe line regions are formed on a wafer to form marks for aligning the wafer in addition to the regions where the semiconductor device is to be formed and the regions where the device is to be formed.

반도체 소자들은 웨이퍼 상에 설계된 패턴들이 형성되어 구현되며, 패턴들을 형성하는 과정은 노광 공정(photo process)을 통해 수행된다. 그런데, 웨이퍼 상에 노광 공정을 진행하기 위해서는 우선적으로 웨이퍼를 일정한 위치로 정렬하는 웨이퍼 정렬 공정(wafer alignment process)이 수행되고 그리고 노광 공정이 종료된 후에는 웨이퍼가 정확하게 정렬되었는 지를 확인하는 오버레이 공정(overlay process)이 수행된다.The semiconductor devices are implemented by forming patterns designed on a wafer, and the process of forming the patterns is performed through a photo process. However, in order to proceed with the exposure process on the wafer, a wafer alignment process for first aligning the wafer to a predetermined position is performed, and after the exposure process is completed, an overlay process for confirming whether the wafer is correctly aligned ( overlay process) is performed.

웨이퍼 얼라인먼트 단계를 설명하면 다음과 같다.The wafer alignment step is described as follows.

먼저, 웨이퍼로더(wafer loader)의 프리 얼라인먼트(pre-alignment)부에서 프리 얼라인먼트된 웨이퍼를 웨이퍼 스테이지에 로딩한 상태에서 얼라인먼트에 의한 노광을 실시할 것인지 여부를 판단한다. 상기 노광을 실시하지 않는 것으로 판단되면, 제 1 스텝 앤드 리피트 노광을 실시한다. First, it is determined whether or not to perform exposure by alignment while the pre-aligned wafer is loaded on the wafer stage in the pre-alignment section of the wafer loader. If it is determined that the exposure is not performed, the first step and repeat exposure is performed.

반면에, 상기 노광을 실시하는 것으로 판단되면 서치 얼라인먼트를 실시하여 웨이퍼의 X,Y 좌표를 결정한다.On the other hand, if it is determined that the exposure is performed, search alignment is performed to determine the X and Y coordinates of the wafer.

이를 좀 더 상세히 언급하면, 상기 웨이퍼 스테이지에 로딩된 웨이퍼를 자동포커스 검출기에 의해 자동 포커스한다. 이후, 웨이퍼 상의 글로벌(global) 얼라인먼트 마크(y-θ)를 웨이퍼 얼라인먼트 현미경(WY)(Wθ)의 아래로 오는 것처럼 이동시킨다. 웨이퍼 얼라인먼트 현미경(WY)(Wθ)은 이미 웨이퍼 스테이지의 주행에 대해 평행으로 위치하고 있으므로 웨이퍼 얼라인먼트 현미경(WY)(Wθ)을 이용하여 상기 글로벌얼라인먼트마크(y-θ)를 검출하고 얼라인먼트함으로써 웨이퍼의 Y축 좌표가 결정된다.In more detail, the wafer loaded on the wafer stage is automatically focused by an autofocus detector. The global alignment mark y- [theta] on the wafer is then moved as if coming under the wafer alignment microscope WY (W [theta]). Since the wafer alignment microscope WY (Wθ) is already located parallel to the traveling of the wafer stage, the wafer alignment microscope WY (Wθ) is used to detect and align the global alignment mark y-θ by using the wafer alignment microscope WY (Wθ). Axis coordinates are determined.

다음, 센서(LSAX)의 레이저빔을 이용해서 X축 방향의 얼라인먼트를 실시한다. 이상의 계측으로 웨이퍼(9)의 X,Y축 좌표가 결정된다. 이후, 단계에서는 미세 (fine) 얼라인먼트를 실시한다.Next, alignment in the X-axis direction is performed using the laser beam of the sensor LSAX. The X and Y axis coordinates of the wafer 9 are determined by the above measurement. Thereafter, a fine alignment is performed in the step.

도 1a 내지 도 1c는 종래 기술에 의한 웨이퍼 정렬 시스템 단면도이다.1A-1C are cross-sectional views of a prior art wafer alignment system.

먼저, 도 1a 내지 도 1b 에 도시된 바와 같이 Notch/Flat zone Type의 웨이퍼 정렬 시스템이다. 상기 Notch/Flat zone Type을 만들어 이 부분을 광 센서(Sensor)를 이용하여 감지(Detection)한다. First, as shown in FIGS. 1A to 1B, a wafer alignment system of a notch / flat zone type is illustrated. Creates the Notch / Flat zone Type and detects this part using an optical sensor.

다음, 도 1c에 도시된 바와 같이 미리 정렬(Pre alignment)의 수광부에서 광 신호을 전기적 신호로 변환하여 Notch 위치 및 Flat Zone의 중심를 결정한다Next, as shown in FIG. 1C, the optical signal is converted into an electrical signal in a prealignment light receiving unit to determine the notch position and the center of the flat zone.

앞면(Front side)에 다른 마크(Mark)가 없기 때문에 회전에 의해서 공정이 진행되는 포토리소그라피/화학기계적연마(Photolithography/Chemical Mechanical Polishing)등의 경우 Notch/flat zone type의 경우 공기 흐름에 와류를 형성하여 공정 균일성이 Notch/Flat zone area에 좋지 않다Since there is no other mark on the front side, in the case of Photolithography / Chemical Mechanical Polishing, which is processed by rotation, vortex is formed in the air flow in the case of Notch / flat zone type. Process uniformity is not good for Notch / Flat zone area

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 뒷면 미리 정렬을 함으로써, 공정의 균일성을 향상하고, 불량율을 감소하여 웨이퍼 제조시 소자의 생성량을 증가을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above-mentioned disadvantages and problems of the prior art, by improving the uniformity of the process, by reducing the defect rate by pre-aligning the back side, the present invention provides an increase in the amount of devices produced during wafer manufacturing There is an object of the invention.

본 발명의 상기 목적은 상기 웨이퍼에 뒷면에 트랜치를 만드는 단계, 상기 뒷면에 형성된 트렌치의 중심를 감지하여 웨이퍼의 기준 위치를 확인하여 뒷면 미 리 정렬을 하는 단계로 이루어진 웨이퍼 정렬 시스템 방법에 의해 달성된다.The object of the present invention is achieved by a wafer alignment system method comprising the step of making a trench on the back side of the wafer, detecting the center of the trench formed on the back side to identify the reference position of the wafer to pre-align the back side.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2는 본 발명에 의한 웨이퍼 정렬 시스템 단면도이다.2 is a cross-sectional view of a wafer alignment system according to the present invention.

먼저, 웨이퍼의 뒷면(21)에 트렌치(Trench)를 만들고 앞면(22)에서 표시를 하지 않는다. 상기 트렌치의 모양의 막대기를 웨이퍼 에지(wafer edge)의 중심( center)을 중심으로 하여 상기 트렌치에서 빛이 회절되도록 트렌치를 형성한다.First, a trench is formed in the back side 21 of the wafer and no marking is made in the front side 22. The trench is shaped to form a trench so that light is diffracted in the trench about the center of a wafer edge.

다음, 웨이퍼 뒷면에 형성된 트렌치의 중심를 감지하여 웨이퍼의 기준 위치를 확인하는 방법을 나타내고 있다. Next, a method of confirming the reference position of the wafer by sensing the center of the trench formed on the back surface of the wafer is shown.

상술한 본 발명 실시예는 반도체 제조 공정 전 실시하는 뒷면 미리 정렬을 함으로써, 공정의 균일성을 향상하고, 불량율을 감소하여 웨이퍼 제조시 소자의 생성량을 증가시켜 웨이퍼 제조 효율을 향상시킨다.The above-described embodiment of the present invention improves the uniformity of the process, reduces the defect rate, and increases the amount of devices produced during wafer fabrication, thereby improving wafer fabrication efficiency by performing pre-alignment of the back surface before the semiconductor fabrication process.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

Claims

In the wafer alignment method,

(A) making a trench in the backside of the wafer; And

(B) detecting the center of the trench formed on the back side and checking the reference position of the wafer to pre-align the back side

Wafer alignment method comprising a.

The method of claim 1,

And forming a trench in the trench so that light is diffracted in the trench about the center of the wafer edge.