KR20060071412A - 이중 게이트 전계 효과 트랜지스터 제조 방법 및 장치 - Google Patents

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KR20060071412A
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라듀 카탈린 수르데아뉴
유리 포노마레브
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 이중 게이트 전계 효과 트랜지스터 장치의 제조 방법 및 그러한 장치에 관한 것이다. SOI(semiconductor-on-insulator) 기판으로 시작하여, 제 1 게이트 드레인 및 연장부를 형성하고, 제 2 게이트를 마련한다. 그 후, 기판을 반도체층의 두 번째 측면을 노출시키면서 제 2 캐리어에 접합시킨다. 다음으로, 어닐링 단계를 확산 없는 어닐링으로서 수행하는데, 이는 실질적으로 휠씬 두꺼운 층을 갖는 것 외에도 실질적으로 평평한 표면을 갖는다는 장점을 지닌다. 이는 어닐링 단계의 가장 우수한 어닐링 동작을 보장한다. 도펀트를 매우 높게 활성화시켜서 연장부의 날카로운 가파르기를 달성한다.

Description

이중 게이트 전계 효과 트랜지스터 제조 방법 및 장치{METHOD OF FABRICATING A DOUBLE GATE FIELD EFFECT TRANSISTOR DEVICE, AND SUCH A DOUBLE GATE FIELD EFFECT TRANSISTOR DEVICE}
본 발명은 이중 게이트 트랜지스터에 관한 것으로, 특히 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 및 MISFETS(Metal-insulator-Semiconductor Field Effect Transistor)와 이를 형성하는 방법에 관한 것이다.
반도체에 관한 국제 로드맵(ITRS)에서 설정된 요구조건은 점점 작은 치수의 장치, 특히 정상(단일 게이트) FET 장치의 게이트 보다 작은 치수를 요구한다. 실제로, 매우 짧은 게이트 길이, 예를 들어 약 100nm 이하는 짧은 채널 효과와 같은 불리한 효과를 제어하는 것이 매우 어렵다는 것이 판명되었다. 이 문제를 해결하기 위해, 새로운 종류의 트랜지스터 장치가 개발되었는데, 이는 대부분 채널 반대편에 이중 게이트를 구비한다. 이러한 이중 게이트 효과는 채널을 훨씬 더 제어할 수 있게 하므로, 현재 20nm 이하의 게이트 길이에 대해 만족스러운 트랜지스터 동작을 얻을 수 있다.
트랜지스터 장치의 이러한 이중 게이트의 사용은 이 기술 분야에 알려져 있다. 예를 들어, 미국 특허 6,504,173에는 듀얼 게이트 FET 및 공정이 개시되어 있는데, 여기서는 제 1 게이트 영역과, 게이트 채널에 인접하는 2개의 산화 영역과 상부 산화층이 실리콘에 제공된다. 이 기판은 핸들링 웨이퍼에 접합된다(bonded). 그 후, 제 2 게이트를 여러 단계에서 형성한다. 이어서, 소스 및 드레인 영역을 주입하고, 전체 구조를 어닐링한다(annealed).
그러나, 트랜지스터 장치의 원하는 특성을 얻기 위해, 최적의 조건 하에서 어닐링을 수행하는 것이 매우 중요하다. 많은 경우에 주지의 방법은 최적의 특성을 제공하지 못하는 것으로 판명되었는데, 특히 소스 및 드레인의 연장 영역의 접합의 가파르기(abruptness)에 대해 그러하다.
본 발명의 목적은 약 1nm/decade 이하의 가파르기를 갖는 매우 가파른 접합의 제조를 가능하게 하는 이중 게이트 FET 구조를 제조하는 방법을 제공하는 것이다.
이 목적은 청구 범위 제 1 항에 기재된 방법을 이용하여 달성된다. 본 발명은 그 방법을 수행하는 동안에 이중 게이트 구조를 갖는 기판을 얻는다는 특징을 지니는데, 이 기판은 확산 없는 어닐링 방법에 의해 후속적으로 어닐링된다. 어닐링 단계의 순간에 기판은 어떠한 돌출 게이트, 에칭된 부분 등도 없이 실질적으로 고른 큰 총 두께를 갖는다. 고른 두께를 갖는 이러한 기판을 이용하면, 확산 없는 어닐링 방법의 특성을 최적으로 사용하여, 접합부의 원하는 가파르기를 제공할 수 있다. 기판이 고른 두께를 가지면, 기판의 모든 부분이 실질적으로 동일하고 어닐링 동작을 잘 제어할 수 있을 것이다. 열적 비용(budget), 또는 열적 로드가 최소로 유지될 수 있는데, 이는 돌출하거나 어닐링 동안에 열적 동작에 영향을 줄 수 있는 반도체의 부분이 존재하기 않기 때문이다. 따라서, 기판의 어느 부분에서도 도펀트가 확산되거나 원치 않는 부작용이 발생하지 않을 것이다.
"실질적으로 고른/동일한 두께" 및 "실질적으로 평평한" 이라는 표현은 반도체층이 제 1 표면에 반대되는 제 2 표면을 가진다는 것을 의미하는 것으로 파악되는데, 이는 적어도 제 1 게이트 구조 및 대응 연장부의 영역 위에 5nm 이내로 평평하다. 이는 적어도 제 2 게이트 가 기판 표면으로부터 돌출하는 주지의 방법과는 반대이므로, 어닐링 동안의 열적 차이를 증가시킬 수 있다. 여기서, 본 발명에 따른 방법에서는, 제 2 캐리어에 접합하고 제 1 캐리어 및 절연층을 제거한 후, 반도체의 노출된 표면이 본래부터 평평한 순간이 존재한다는 사실을 이용한다. 어닐링 단계 이후에 표면이 실질적으로 평평하게 유지될 필요가 있다는 것을 유의하자. 후속 단계에서 새로운 층 또는 그 일부를 제거하고 배치 및/또는 패터닝함으로써 표면을 변경할 수 있다. 이는 추가로 설명할 것이다.
확산 없는 어닐링 방법은 주위 층으로 도펀트를 실질적으로 확산시키지 않고 반도체층의 정해진 부분에서 활성화되어야 하는 도펀트를 유지하는 어닐링 방법을 포함하는 것으로 이해하여야 한다.
매우 유리한 실시예에서는, 실질적으로 확산 없는 어닐링 단계는 레이저 열 어닐링 단계이다. 특히, 레이저 열 어닐의 경우, 실질적으로 평평한 반도체층 표면을 갖는 것이 유리하다. 이 경우에 표면의 부분의 섀이딩(shading)은 존재하지 않을 것이다. 또한, 레이저에 의해 가열되어 반도체의 주위 부분을 가열하는 것에 영향을 줄 돌출 구조는 존재하지 않을 것이다. 특히, 평평한 반도체 기판상에 돌출 구조가 존재하지 않으므로, 충분한 어닐링 온도로 가열될 주위 돌출부를 돌러싸는 기판 부분도 보장하기 위해 지나치게 많은 에너지를 공급할 필요 없이 기판의 고른 가열이 가능한데, 이는 돌출 부분으로부터 떨어진 부분도 지나치게 가열한다. 이 효과는 개별 단일 구조보다 치밀하게 집적된 시스템과 같은 인접하게 패킹된 구조에 훨씬 큰 영향을 준다.
레이저 열 어닐에서, 비결정질 및 결정질 반도체 물질의 상이한 특성을 사용한다. 비결정 실리콘은 레이저 빛에 대해 낮은 녹는점 및 높은 흡수를 갖는다. 따라서, 비결정질층을 녹이기에는 충분하나 주위 결정질층에는 영향을 끼치지 않을 레이저 빛의 양을 제공할 수 있다. 종래에는, 돌출부 등의 구조가 존재하면 전체 비결정질층을 녹이기 위해 소정의 초과 에너지량을 공급해야할 필요가 있거나 반드시 그래야 했는데, 이는 결정질층의 분해(degradation)를 야기하였다. 본 발명의 방법은 이 단점을 성공적으로 방지한다.
레이저 열 어닐링이 사용되는 임의의 다른 기하 구조에 대해 이론적으로 동일한 고려 사항이 유효하다는 것을 유의하자. 어닐링된 층의 평평한 기하 구조를 제공하는 것이 유리하다. 어닐링 후, 후속 단계에서 평평한 표면을 변경할 수 있다. 예를 들어, 어떤 자기 정렬 배치(self aligned deposing) 또는 에칭 단계가 층을 배치하거나 노치(notches) 등을 형성할 수 있다.
바람직하게는, 소스 및 드레인과 소스 및 드레인 연장부를 형성하는 단계에서, 제거 가능한 스페이서 공정을 사용한다. 자체로 알려진 이 공정에서, 제 1 측벽 스페이서를 임의의 알려진 공정에 따라 제 1 게이트의 측벽에 배치한다. 이어서 비활성층(an inert layer)을 배치할 수 있다. 그 후, 소스 및 드레인 영역에 각 원하는 도펀트를 주입한다. 이어서 제거 가능한 스페이서를 제거한다. 그 후, 연장 영역의 비결정화 주입을 원하는 깊이까지 수행하는데, 이는 극도로 얕은 접합부의 경우에는 매우 얕다. 비결정화 단계 후, 연장 영역을 주입한다. 다음으로, 본 발명에 따른 어닐링 단계를 수행할 수 있다.
본 발명의 방법을 이용하여 형성될 수 있는 (극도로 얕은) 접합부는 가로 및 세로 방향 모두로 가파르기 및 활성화의 관점에서 가장 우수한 해결책을 제공하는데, 이는 거의 금속류(metal-like)이다. 후자는 매우 낮은 게이트 공핍 및 오프-전류를 갖지 않는 향상된 온-전류를 유도할 것이다. 사실, 실제로 NMOS 및 PMOS 장치 모두에 대해 제 2 게이트에 대한 1E21 atoms/cm3에 이르는 값을 달성할 수 있다. 또한, PAI 또는 사전-비결정화 주입이라고도 불리는 적합한 층의 비결정화에 의해 접합부의 깊이를 쉽게 조율할 수 있다.
다른 장점은 이 방법에서는 게이트가 위치에 유지되어 변형이 일어나지 않는다는 점이다.
이 방법에서는, 어닐링 후에 제 2 게이트 영역의 제 2 영역을 형성하는 단계가 완료될 수 있다. 이는 예를 들어 고농도로 도핑된 제 2 게이트 영역의 자기-정렬 에칭 단계에 의해 수행할 수 있다. 예를 들어 고농도로 도핑된 실리콘의 에칭 비율은 도핑되지 않은 실리콘의 비율보다 훨씬 높다는 것이 이 기술 분야에 알려져 있다. 따라서, 선택적 에칭은 제 2 게이트위 정해진 위치에 노치를 남길 수 있다. 그 후, 전기 전도 물질을 증착하고, 이어서 제 2 게이트를 실질적으로 충진할 수 있다. 그 후, 초과 물질을 제거하는 (화학적-) 기계적 연마와 같은 평탄화 단계를 수행할 수 있다.
그러나, 고농도로 도핑된 제 2 게이트 영역을 에칭하고, 얕은 산화층을 배치한 후, 예를 들어 비결정질 실리콘 물질로 충진한 후에 평탄화 단계를 수행할 수 있다. 그 후, 다음 단계는 어닐링 단계일 수 있다. 이 방식에서, 소스, 드레인 및 연장부의 활성화와 제 2 게이트의 활성화는 하나의 어닐링 단계에서 수행할 수 있는데, 여전히 본 발명에 따른 평평한 표면의 장점을 갖는다. 또한, 원하는 경우에는 반도체층 내의 구조가 아닌 돌출 구조로서 제 2 게이트를 형성할 수 있다. 확산 없는 어닐링 단계를 이용하는 활성화 후, 표면이 평평하게 유지되는지으 여부는 본 발명에 관련되는 사항이 아니다.
본 발명의 장점은, 제 2 절연체와의 접촉면에서 큰 그레인 다결정 구조(large grain polycrystalline structure)가 사용되지 않으므로 제 2 게이트와의 완벽한 접촉면이 존재한다는 것이다.
본 발명의 다른 유리한 실시예에서는, 실질적으로 확산 없는 어닐링 단계는 고체 상태 에피택시 재성장(SPER)을 포함한다. SPER은 이 기술 분야에 잘 알려져 있다. 그러나, 본 발명에 따른 방법에서 수행되면, 전술한 레이저 열 어닐 방법과 관련하여 설명한 것과 유사한 장점을 갖는다.
바람직하게는, 고체 상태 에피택시 재성장 동안의 온도는 500℃ 내지 800℃이며, 보다 바람직하게는 550℃ 내지 650℃이다. 이들 온도에서, SPER은 도펀트가 주위 층으로 확산할 위험 없이 적절히 신속한 방법이다.
이 장치는 제 5 항에 따른 이중 게이트 전계 효과 트랜지스터에도 관한 것이다. 여기서, 제 1 게이트 구조 및 제 2 게이트 구조는 반도체 물질의 채널의 반대측에 제공된다. 알려진 바에 의하면, 지금까지 접합부, 특히 연장부의 도펀트 프로파일의 이러한 높은 가파르기를 갖는 이중 게이트 FET 장치를 제공하는 것은 불가능하였다. 예를 들어, 짧은 채널 효과를 더 정밀하게 제어할 수 있으며, 장치의 트랜지스터 특성이 주지의 장치보다 향상된다는 점에서 장점이 분명하다.
바람직하게는, 반도체층의 노출된 표면은 실질적으로 평평하다. 다시, "실질적으로 평평한"이라는 표현은 반도체층이 적어도 제 1 게이트 구조 및 대응 연장부의 영역 위에서 5nm 이내로 평평한 노출된 표면을 갖는다는 것을 의미한다. 이 방식으로, 매우 소형의 고품질 장치를 제공한다. 평평한 굴곡의 장점을 최적으로 사용한다.
첨부된 도면을 참조하는 바람직한 실시예의 상세한 설명으로부터 본 발명을 보다 분명하게 이해할 것이다.
도 1은 소스 및 드레인 영역을 형성한 후, 본 발명에 따른 방법의 제 1 단계에서의 FET 장치를 도시하고 있다.
도 2는 제 2 게이트 영역을 마련한 후, 제 2 단계에서의 도 1의 FET 장치를 도시하고 있다.
도 3은 어닐링 단계의, 본 발명에 따른 방법의 제 3 단계에서의 도 2의 장치를 도시하고 있다.
도면 전체에 걸쳐 유사한 부분은 동일한 참조 번호로 표시한다. 도면은 개략적인 것이지 실제 규격대로 도시된 것이 아니다.
도 1에는, 본 발명에 따른 방법의 제 1 단계에서의 FET 장치(1)가 도시되어 있다.
여기서, 참조 번호 2는 제 1 캐리어층이고, 3은 제 1 절연층이며, 4는 제 1 표면(5)을 갖는 반도체층이다. 제 1 게이트 구조는 전반적으로 6이고, 제 1 게이트 절연층(7) 및 제 1 게이트 전극(8)을 포함한다. 측벽 스페이서(9,9')를 제 1 게이트(6)의 측벽상에 배치하였다. 소스 및 드레인 영역은 각각 10 및 11이다.
본 발명에 따른 방법의 장치(1)의 기반은 예를 들어 실리콘으로 구성되는 제 1 캐리어층(2)으로 이루어지는데, 예를 들어 실리콘 다이옥사이드인 제 1 절연층(3)을 그 위에 배치한다. 이 층(3)상으로, 얕은(예를 들어 약 100nm) 반도체 층을 배치한다. 모든 경우는 아니지만 대부분의 경우에 반도체는 실리콘이다. 3개의 층(2 내지 4)의 조합을 흔히 SOI(Semiconductor on insulator)라 한다. 흔히 옥사이드인 제 1 절연층(3)을 BOX(Buried Oxide)라 한다.
임의의 알려진 방법으로 제 1 게이트 구조(6)를 형성할 수 있다. 일반적으로, 예를 들어 옥사이드 또는 니트라이드 또는 바람직하게는 높은 유전 상수를 갖는 어떤 다른 유전 물질인 제 1 게이트 절연층(7)을 층착한 후, 예를 들어 (다결정) 실리콘 또는 임의의 다른 적합한 물질 형태인 제 1 게이트 전극(8)을 배치함으로써 제 1 게이트 구조를 형성할 수 있다. 주지의 패터닝 기술에 의해, 도시된 바와 같은 최종 제 1 게이트 구조(6)로 층들을 패터닝한다.
후속 단계에서는, 측벽 스페이서(9,9')을 제 1 게이트 구조(6)의 측벽에 배치한다. 다시, 이 기술 분야에 알려진 임의의 적합한 방법을 이용하여 이를 수행할 수 있다. 측벽 스페이서(9,9')는 소스(10) 및 드레인(11)을 형성할 때 반도체층(4)의 일부에 도펀트가 주입되는 것을 차단하기 위한 것이다. 이하, 소스 및 드레인을 조합하여 지칭할 것인데, 이들에 대해 S/D라는 약어를 사용할 것이다. S/D는 사전-비결정화 단계에 의해 형성한 후, 원하는 도펀트를 깊이 주입하는데, 이는 이 기술 분야에 알려져 있다. S/D는 반도체층(4)의 두께와 실질적으로 동일한 두께를 차지한다.
그 결과가 도 1에 도시되어 있다.
도 2는 제 2 게이트 영역을 마련한 후, 제 2 단계에서의 도 1의 FET 장치를 도시하고 있다.
이제 이 장치(1)는 소스 연장부(12) 및 드레인 연장부(13)를 추가로 포함한 다. 화살표(I 및 I')는 주입 빔의 방향을 나타낸다.
제 2 게이트 영역은 14이다.
도 1의 장치로부터 시작하면, 우선 에칭 등에 의해 측벽 스페이서(9,9')를 제거한다. 다음으로, 반도체층(4)을 원하는 깊이로 비결정화하기 위해 PAI(pre-amorphization implant)를 수행한다. 전형적으로, 8 내지 20keV의 에너지로 5E14 내지 1E15 atoms/cm2 의 분량의 게르마늄을 이용하여 PAI를 수행한다. 그러나, 달리 원하거나 반도체 물질에 의해 요구되는 경우에는 다른 종류, 에너지 및 분량을 이용할 수 있다. 물론, 분량 및 에너지는 원하는 깊이에 대한 비결정화를 얻도록 적응된다. 어떤 각으로 PAI를 수행할 수 있는데, 이는 드레인에 대해 화살표(I) 및 소스에 대해 화살표 (I')로 표시되어 있다. 대부분의 경우, 각은 0˚ 내지 45˚일 것이다.
이어서, 원하는 도펀트, 예를 들어, 0.5keV의 에너지로 약 1E15 atoms/cm2 의 분량인 붕소 또는 약 1keV의 에너지로 약 1E15 atoms/cm2 의 분량인 비소를 연장부에 주입한다. 당업자가 쉽게 인식할 수 있는 바와 같이, 다른 에너지, 분량 및 도펀트를 선택할 수 있다는 것은 명백하다. 아직 어닐링을 수행하지 않았음을 유의하자.
다음 단계는 제 2 게이트 영역(14)을 마련하는 것이다. 예를 들어, 제 1 게이트 구조(6)를 통해 주입 단계를 이 단계에 이용할 수 있다. 층(4)의 얕은 부분은 실질적으로 도핑되지 않게 남겨두면서 제 1 게이트 구조(6) 아래에 반도체층(4) 을 주입하는 에너지를 갖는 도펀트(다시 붕소 또는 비소)의 높은 분량 주입은 임의의 알려진 기술에 따라 수행할 수 있다. 이는 도핑된 반도체 물질의 결과의 특성이 도핑되지 않은 반도체의 그것과 현저히 상이한 높은 주입 농도를 갖는 영역(14)을 형성하기 위한 것이다. 예들은 상이한 에칭 비율 및 상이한 저-온도 산화 비율인데, 이는 후술할 것이다. 본 방법의 이 단계에서 제 2 게이트 구조(14)를 완성할 필요는 없다.
이 장치의 결과 구조가 도 2에 도시되어 있다.
도 3은 어닐링 단계의 본 방법의 제 3 단계의 도 2의 장치를 도시하고 있다. 이 장치(1)는 도 2에 대해 180˚ 회전시킨 것임을 유의하자.
여기서, 제 2 절연층 및 16은 제 2 캐리어층을 나타낸다. 17은 반도체층(4)의 제 2 표면이다.
제 2 게이트 영역은 제 2 게이트 절연층(18) 및 제 2 게이트 전극(19)을 포함한다.
화살표(hv)는 레이저 빛을 나타낸다.
본 방법의 다음 단계에서의 도 2의 장치(1)가 도시되어 있다. 이 단계에서는, 제 1 표면(5)의 반대편에, 전체 장치(1)의 상부에 제 2 절연층(15)을 배치한다. 제 2 절연층은 예를 들어 실리콘 다이옥사이드로 구성되는 두꺼운 층이다.
다음으로, 전체 장치, 즉, SOI를 예를 들어 당업자에게 알려진 글루잉(gluing) 또는 임의의 다른 방법에 의해 제 2 캐리어층(16)에 접합시킨다. 제 2 캐리어층은 임의의 종류의 물질일 수 있으나 실리콘 웨이퍼 또는 유리가 바람직할 것이다.
그 후, 다시 임의의 알려진 방법에 의해 제 1 캐리어층 및 제 1 절연층을 제거한다.
그 결과, 제 1 게이트 구조(4), S/D(10,11), 연장부(12,13) 및 제 2 게이트 영역(14)을 갖는 반도체층(4)을 도 2에 대해 180° 회전시킨다. 제 1 표면(5)은 이제 완전히 매립되고, 제 1 표면(5)에 반대되는 제 2 표면(17)이 노출된다. 제 2 표면(17)은 완전히 평평하다는 것, 즉, 굴곡(topography)을 갖지 않는다는 것을 유의하자.
이제 2개의 가능성이 존재한다. 하나는 우선 어닐링을 수행하고 난 후 제 2 게이트(14)를 종료하는 것이고, 다른 하나는 우선 제 2게이트(14)를 종료하고 난 후 어닐링을 수행하는 것이다. 후자는 후속적으로 활성화를 필요로하는 제 2 게이트의 비결정 물질을 이용하는 경우에는 불리할 수 있다.
어닐링에 관해서는, 적어도 접합부, 특히 연장부가 여전히 비결정질이라는 것을 유의하자. 주입된 도펀트는 어닐링을 통한 활성화를 필요로 한다. 레이저 열 어닐 형태인 첫 번째 방법이 도 3에서 화살표(hv)에 의해 도시되어 있다. 예를 들어, 접합부의 깊이 또는 일반적으로 반도체 층의 두께와 반도체 물질에 따라 308nm의 파장을 갖는 레이저(XeCl 엑사이머 레이저) 복사를 400 내지 1000mJ/cm2의 유동성(fluency)으로 제 2 기판(17)에 적용한다. 이와 달리, 예를 들어, 532, 801 또는 1064nm와 같은 파장을 갖는 임의의 다른 종류의 레이저도 사용될 수 있다. 물론, (비결정) 반도체 물질의 상이한 흡수 특성을 허용하기 위해 레이저 세기를 알맞게 선택하여야 한다.
상이한 레이저 흡수와 비결정 및 결정 실리콘 물질의 상이한 녹는점으로 인해, 비결정층은 녹아서 결정층으로 재성장된다. 이에 의해 도펀트가 결정 격자에 포함되고 매우 높은 온도로 활성화된다. 이 소위 레이저 열 어닐의 큰 장점은 이것이 실질적으로 확산이 없다는 것이다. 보다 구체적으로, 이 어닐링 방법에서는 주위 층으로 도펀트가 확산되지 않을 것이다. 그 결과, 얻어지는 접합수가 매우 활성화되고 극로로 가파르다. 프로파일의 가파르기는 2nm/decade 이하, 바람직하게는 약 1nm/decade 이하일 것이다. 이중 게이트 FET 장치에서 이 가파르기는 불가능하였다.
제 2 게이트(14)를 우선 종료하고 비결정질 실리콘으로 충진한 후 도핑하는 경우에는, 제 2 게이트 전극도 높게 활성화될 것이다.
제 2 게이트(14)의 종료는 고농도로 도핑된 제 2 게이트 영역(14)을 에칭함으로써 실행될 수 있다. 다음으로, 제 2 게이트 절연층(18)을 배치하고, 제 2 게이트 전극 물질(19)로 충진한다. 평탄화 단계를 이용할 수 있다. 제 2 게이트를 마련한 후 이를 종료하는 다른 방식은 짙게 도핑된 실리콘의 향상된 저-온도 산화를 이용한다. 얻어진 물질을 후속 단계에서 에칭하고, 전극 물질로 충진할 수 있다. 그러나, 이를 후술하지는 않을 것이다.
다른 어닐링 방법에서, 본 발명에 따르면, 고체 상태 에피택시 재성장 또는 SPER 단계를 수행한다. 장치(1)를 충분한 온도로 가열함으로써, 비결정 물질이 재 결정화를 시작하는데, 이에 의해 도펀트를 재성장된 결정 격자로 조성한다. 도펀트의 확산을 막기 위해 충분히 낮게 온도를 선택해야 한다. SPER을 위한 바람직한 온도는 사용되는 반도체 물질에 의존하는데, 실리콘에 대한 이들 온도는 500℃ 내지 800℃이다. SPER 단계의 지속 시간은 비결정질층과 접합부(연장부) 및/또는 제 2 게이트(14)의 두께에 의존하며 선택된 온도에도 의존한다. 당업자는 층의 두께 및 선택된 온도에 기초하여 쉽게 적합한 지속 시간을 선택할 것이다. 레이저 열 어닐에 관해서는, SPER을 이용하여 주위 층으로 도펀트가 확산하는 것을 방지할 수 있다. 따라서, 1nm/decade 이하의 가파르기를 갖는 매우 가파르고 매우 활성화된 접합부를 얻을 수 있다.
도 3에 도시된 장치(1)는 최종 제조 단계를 위해 마련되었는데, 이는 원하는 대로 선택할 수 있으며, 예를 들어 규화물화(silicidization) 등이 있다. 그러나 이를 후술하지는 않을 것이다.
도면에 도시된 바람직한 실시예에 의해 본 발명을 설명하였다. 하지만, 그에 의해 본 발명이 제한되는 것은 아니다. 본 발명의 범위는 첨부된 청구 범위에 의해 결정된다.

Claims (6)

  1. 극도로 얕은 접합부를 갖는 이중 게이트 전계 효과 트랜지스터 장치(a double gate field effect transistor device, 1)를 제조하는 방법으로서,
    제 1 캐리어층(2), 제 1 절연층(3) 및 반도체층(4)을 갖는 기판을 제공하는 단계와,
    상기 반도체층(4)의 제 1 표면(5)상에 제 1 게이트 구조(6)를 형성하는 단계와,
    비결정화 단계(an amorphization step)를 이용하여, 상기 반도체층(4)에 소스(10) 및 드레인(11)과 소스 연장부(12) 및 드레인 연장부(13)를 형성하는 단계와,
    제 1 게이트를 통한 주입 공정(a through-the-first-gate-implant process)에 의해 제 2 게이트 영역(14)을 마련하는 단계와,
    상기 기판의 제 1 표면의 전체에 거쳐 제 2 절연층(15)을 배치하는 단계와,
    제 2 캐리어층(16)에 상기 기판을 접합(bonding)하는 단계와,
    상기 제 1 캐리어층(2) 및 상기 제 1 절연층(3)을 제거하는 단계를 포함하되,
    이어서, 적어도 상기 소스 연장부(12) 및 상기 드레인 연장부(13)를 활성화하는 단계를, 실질적으로 확산 없는 어닐링 단계(a substantially diffusionless annealing step)로 수행하는
    제조 방법.
  2. 제 1 항에 있어서,
    상기 실질적으로 확산 없는 어닐링 단계는 레이저 열 어닐링 단계(a laser thermal annealing step)인
    제조 방법.
  3. 제 1 항에 있어서,
    상기 실질적으로 확산 없는 어닐링 단계는 고체 상태 에피택시 재성장(solid phase epitaxy regrowth)을 포함하는
    제조 방법.
  4. 제 3 항에 있어서,
    상기 고체 상태 에피택시 재성장 중의 온도는 550 내지 650℃인
    제조 방법.
  5. 이중 게이트 전계 효과 트랜지스터 장치(1)로서,
    제 1 게이트 구조(6) 및 제 2 게이트 구조(14)를 갖는 반도체층(4)과,
    소스(10) 및 드레인(11)과,
    상기 제 1 및 제 2 게이트 구조와 접촉하는 소스 연장부(12) 및 드레인 연장부(13)를 포함하되,
    상기 소스 연장부 및 상기 드레인 연장부의 도펀트 프로파일(a dopant profile)의 가파르기(abruptness)는 2nm/decade보다 우수하며,
    상기 장치는 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 방법에 의해 얻을 수 있는
    이중 게이트 전계 효과 트랜지스터 장치.
  6. 제 5 항에 있어서,
    상기 반도체층(4)의 노출된 표면은 실질적으로 평평한
    이중 게이트 전계 효과 트래지스터 장치.
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