KR20060068227A - Block switch circuit of flash memory device with improved structure - Google Patents

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Abstract

본 발명은 개선된 구조를 가지는 플래쉬 메모리 장치의 블록 스위치 회로에 관한 것으로, 본 발명에 따른 블록 스위치 회로는 플래쉬 메모리 장치의 블록 스위치 회로는, 프리 디코딩 신호들과 프로그램 프리차지 제어 신호에 응답하여 블록 선택 신호를 출력하는 제어 로직 회로; 어드레스 코딩 신호들에 응답하여 블록 워드 라인을 제1 전압 레벨로 프리차지하는 프리차지 회로; 블록 선택 신호와 인에이블 신호에 응답하여 블록 워드 라인을 제2 전압 레벨로 디스차지하는 디스차지 회로; 및 프리차지 회로와 블록 워드 라인 사이에 연결되고, 절단될 때 프리차지 회로를 상기 블록 워드 라인으로부터 분리하는 퓨즈 회로를 포함한다. 본 발명에서는 블록 스위치 회로 내에서 퓨즈 회로의 연결 위치를 변경함으로써, X-디코더의 크기와 그 소비 전류를 감소시킬 수 있다.The present invention relates to a block switch circuit of a flash memory device having an improved structure, the block switch circuit of the flash memory device according to the present invention, the block switch circuit of the flash memory device, in response to the pre-decoded signals and the program precharge control signal A control logic circuit for outputting a selection signal; A precharge circuit for precharging the block word line to a first voltage level in response to the address coding signals; A discharge circuit for discharging the block word line to the second voltage level in response to the block select signal and the enable signal; And a fuse circuit coupled between the precharge circuit and the block word line and separating the precharge circuit from the block word line when cut. In the present invention, the size of the X-decoder and its current consumption can be reduced by changing the connection position of the fuse circuit in the block switch circuit.

블록 스위치 회로, 퓨즈 회로, 로컬 펌핑 회로, 프리차지 회로, 클립핑 회로Block Switch Circuit, Fuse Circuit, Local Pumping Circuit, Precharge Circuit, Clipping Circuit

Description

개선된 구조를 가지는 플래쉬 메모리 장치의 블록 스위치 회로{Block switch circuit of flash memory device with improved structure}Block switch circuit of flash memory device with improved structure

도 1은 종래의 플래쉬 메모리 장치의 블록 스위치 회로를 도시한 도면이다.1 illustrates a block switch circuit of a conventional flash memory device.

도 2는 본 발명의 일실시예에 따른 플래쉬 메모리 장치의 블록 스위치 회로를 도시한 도면이다.2 illustrates a block switch circuit of a flash memory device according to an exemplary embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 플래쉬 메모리 장치의 블록 스위치 회로를 도시한 도면이다.3 is a block diagram illustrating a block switch circuit of a flash memory device according to another embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100, 200 : 블록 스위치 회로 110, 210 : 제어 로직 회로100, 200: block switch circuit 110, 210: control logic circuit

120 : 프리차지 회로 130 : 디스차지 회로120: precharge circuit 130: discharge circuit

140, 230 : 퓨즈 회로 220 : 로컬 펌핑 회로140, 230: fuse circuit 220: local pumping circuit

본 발명은 플래쉬 메모리 장치에 관한 것으로서, 특히, 플래쉬 메모리 장치의 블록 스위치 회로에 관한 것이다.The present invention relates to a flash memory device, and more particularly, to a block switch circuit of a flash memory device.

일반적으로, 플래쉬 메모리 장치는 소량의 정보를 고속으로 저장하는데 주로 사용되는 노아(NOR) 타입과 대량의 정보를 저장하는데 주로 사용되는 낸드(NAND) 타입으로 구분된다. 이들 중에서도 낸드 타입 플래쉬 메모리 장치는 무효 블록(invalid block)을 포함하고 있다. 무효 블록은 사용자가 사용할 수 없도록 미리 설정된 메모리 셀 블록으로서, 퓨즈 회로를 이용하여 프로그램 전압이 상기 메모리 셀 블록에 인가되는 패스를 차단하도록 제어함으로써, 해당 메모리 셀 블록이 프로그램되지 않도록 하고 있다. 이러한 퓨즈 회로는 통상적으로 X-디코더를 구성하고 있는 블록 스위치 회로에 위치하게 된다.In general, flash memory devices are classified into a NOR type mainly used to store a small amount of information at high speed and a NAND type mainly used to store a large amount of information. Among these, the NAND type flash memory device includes an invalid block. The invalid block is a memory cell block that is set in advance so that a user cannot use the memory cell block so that the memory cell block is not programmed by controlling a block in which a program voltage is applied to the memory cell block by using a fuse circuit. Such fuse circuits are typically located in block switch circuits that constitute the X-decoder.

도 1은 종래의 플래쉬 메모리 장치의 블록 스위치 회로(10)를 도시한 도면이다. 도 1을 참고하면, 상기 블록 스위치 회로(10)는 PMOS 트랜지스터(P1), NAND 게이트들(11-14), 퓨즈 회로(12), NMOS 트랜지스터들(N1, N2), 및 프리차지 회로(15)를 포함한다. 상기 퓨즈 회로(12)는 상기 NAND 게이트(11)의 출력단과 노드(D) 사이에 연결된다. 따라서 상기 퓨즈 회로(12)가 절단될 때 상기 NAND 게이트(11)의 출력단을 상기 노드(D)로부터 분리한다. 상기 NAND 게이트(11)에는 프리 디코더(미도시)로부터 출력되는 프리 디코딩 신호들(XA, XB, XC, XD)이 입력된다. 상기 블록 스위치 회로(10)는 프로그램 동작시 상기 프리 디코딩 신호들(XA, XB, XC, XD)에 따라 블록 워드 라인(BKWL)의 전압 레벨을 조절하여 스위치 회로들(SW1-SW3)을 온 또는 오프시킴으로써, 대응하는 메모리 셀 블록(미도시)의 프로그램 동작을 제어한다. 여기에서, 상기 프리 디코딩 신호들(XA, XB, XC, XD)이 모두 인에이블될 때, 상기 대응하는 메모리 셀 블록이 선택된다. 좀 더 상세히 설명하면, 상기 프리 디코딩 신호들(XA, XB, XC, XD)이 모두 인에이블되고, 상기 퓨즈 회로(12)가 절단되 지 않은 경우, 상기 NMOS 트랜지스터(N2)가 턴 오프되고, 상기 블록 워드 라인(BKWL)은 상기 프리차지 회로(15)에 의해 전압(VPP) 레벨로 프리차지된다. 그 결과 상기 블록 워드 라인(BKWL)에 연결된 스위치 회로들(SW1-SW3)이 온되어, 상기 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL), 및 워드 라인들(WL)을 각각 글로벌 드레인 셀렉트 라인(GDSL), 글로벌 소스 셀렉트 라인(GSSL), 및 글로벌 워드 라인들(GWL)에 연결한다. 반대로, 상기 퓨즈 회로(12)가 절단된 경우, 상기 프리 디코딩 신호들(XA, XB, XC, XD)에 무관하게 상기 NMOS 트랜지스터(N2)가 턴 온 상태를 유지하여, 상기 블록 워드 라인(BKWL)을 그라운드 전압 레벨로 디스차지한다. 그 결과, 상기 블록 워드 라인(BKWL)에 연결된 스위치 회로들(SW1-SW3)이 오프되어, 상기 드레인 셀렉트 라인(DSL), 상기 소스 셀렉트 라인(SSL), 및 상기 워드 라인들(WL)을 각각 상기 글로벌 드레인 셀렉트 라인(GDSL), 상기 글로벌 소스 셀렉트 라인(GSSL), 및 상기 글로벌 워드 라인들(GWL)로부터 분리한다. 한편, 상기 노드(D)에는 PMOS 트랜지스터(P1)의 드레인이 연결된다. 상기 PMOS 트랜지스터(P1)는 상기 퓨즈 회로(12)가 절단될 때, 상기 노드(D)에 하이 레벨의 로직 신호(L1)를 발생시킨다. 그러나 상기 퓨즈 회로(12)가 절단되지 않고, 상기 프리 디코딩 신호들(XA, XB, XC, XD)이 모두 인에이블되는 경우, 상기 로직 신호(L1)가 로우 레벨로 유지되어야 하므로, 상기 PMOS 트랜지스터(P1)의 동작 전류가 매우 작아야 한다. 그러기 위해서는 상기 PMOS 트랜지스터(P1)의 채널 폭이 매우 좁고, 채널 길이가 충분히 커야 한다. 따라서 상기 PMOS 트랜지스터(P1)의 사이즈가 증가되어야 한다. FIG. 1 is a diagram illustrating a block switch circuit 10 of a conventional flash memory device. Referring to FIG. 1, the block switch circuit 10 includes a PMOS transistor P1, NAND gates 11-14, a fuse circuit 12, NMOS transistors N1 and N2, and a precharge circuit 15. ). The fuse circuit 12 is connected between the output terminal of the NAND gate 11 and the node (D). Therefore, when the fuse circuit 12 is cut off, the output terminal of the NAND gate 11 is separated from the node D. Pre-decoded signals XA, XB, XC, and XD output from a predecoder (not shown) are input to the NAND gate 11. The block switch circuit 10 adjusts the voltage level of the block word line BKWL according to the pre-decoded signals XA, XB, XC, and XD during a program operation to turn on or turn off the switch circuits SW1 to SW3. By turning off, the program operation of the corresponding memory cell block (not shown) is controlled. Here, when all of the pre-decoded signals XA, XB, XC, and XD are enabled, the corresponding memory cell block is selected. In more detail, when all of the pre-decoded signals XA, XB, XC, and XD are enabled and the fuse circuit 12 is not disconnected, the NMOS transistor N2 is turned off. The block word line BKWL is precharged to the voltage VPP level by the precharge circuit 15. As a result, the switch circuits SW1-SW3 connected to the block word line BKWL are turned on to drain the drain select line DSL, the source select line SSL, and the word lines WL of the memory cell block. Connect to the global drain select line GDSL, the global source select line GSSL, and the global word lines GWL, respectively. On the contrary, when the fuse circuit 12 is disconnected, the NMOS transistor N2 remains turned on regardless of the pre-decoded signals XA, XB, XC, and XD, and thus the block word line BKWL. ) To the ground voltage level. As a result, the switch circuits SW1-SW3 connected to the block word line BKWL are turned off, so that the drain select line DSL, the source select line SSL, and the word lines WL are respectively. The global drain select line GDSL is separated from the global source select line GSSL and the global word lines GWL. Meanwhile, the drain of the PMOS transistor P1 is connected to the node D. The PMOS transistor P1 generates a high level logic signal L1 at the node D when the fuse circuit 12 is disconnected. However, when the fuse circuit 12 is not disconnected and the pre-decoded signals XA, XB, XC, and XD are all enabled, the logic signal L1 must be kept at a low level, so that the PMOS transistor The operating current of (P1) should be very small. For this purpose, the channel width of the PMOS transistor P1 must be very narrow and the channel length must be sufficiently large. Therefore, the size of the PMOS transistor P1 should be increased.                         

상술한 것과 같이, 상기 블록 스위치 회로(10)는 상기 퓨즈 회로(12)가 절단되지 않고, 상기 프리 디코딩 신호들(XA, XB, XC, XD)이 모두 인에이블되는 경우, 상기 노드(D)를 로우 레벨로 유지하기 위해, 큰 사이즈의 PMOS 트랜지스터를 포함해야 하므로, 전체적인 크기가 증가되어 결과적으로 X-디코더의 크기가 증가되는 문제점이 있다. 이러한 문제는 특히 4Gb급 이상의 대용량 플래쉬 메모리 장치인 경우 더욱 심각하게 나타난다. 즉, X-디코더의 크기가 증가됨에 따라 패키징 공정에서 플래쉬 메모리 장치의 패키징이 불가능한 경우도 발생 될 수 있다. 또, 상기 퓨즈 회로(12)가 절단되더라도, 상기 NMOS 트랜지스터(N2)와 상기 프리차지 회로(15)가 항상 동작하게 되므로, 상기 블록 스위치 회로(10)의 소비 전류가 증가하게 되는 문제점이 있다.As described above, when the fuse circuit 12 is not disconnected and all of the pre-decoded signals XA, XB, XC, and XD are all enabled, the block switch circuit 10 includes the node D. In order to keep the low level, it is necessary to include a large sized PMOS transistor, so that the overall size is increased, resulting in an increase in the size of the X-decoder. This problem is particularly acute with large flash memory devices of 4Gb or greater. That is, as the size of the X-decoder increases, it may occur that the packaging of the flash memory device is impossible in the packaging process. In addition, even if the fuse circuit 12 is disconnected, since the NMOS transistor N2 and the precharge circuit 15 are always operated, there is a problem that the current consumption of the block switch circuit 10 increases.

따라서, 본 발명이 이루고자 하는 기술적 과제는 블록 스위치 회로 내에서 퓨즈 회로의 연결 위치를 변경함으로써, X-디코더의 크기와 그 소비 전류를 감소시킬 수 있는 플래쉬 메모리 장치의 블록 스위치 회로를 제공하는데 있다. Accordingly, an object of the present invention is to provide a block switch circuit of a flash memory device capable of reducing the size of the X-decoder and its current consumption by changing the connection position of the fuse circuit in the block switch circuit.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 플래쉬 메모리 장치의 블록 스위치 회로는, 프리 디코딩 신호들과 프로그램 프리차지 제어 신호에 응답하여 블록 선택 신호를 출력하는 제어 로직 회로; 어드레스 코딩 신호들에 응답하여 블록 워드 라인을 제1 전압 레벨로 프리차지하는 프리차지 회로; 블록 선택 신호와 인에이블 신호에 응답하여 블록 워드 라인을 제2 전압 레벨로 디스차지하는 디스차지 회로; 및 프리차지 회로와 블록 워드 라인 사이에 연결되고, 절단될 때 프리차지 회로를 상기 블록 워드 라인으로부터 분리하는 퓨즈 회로를 포함한다.According to another aspect of the present invention, a block switch circuit of a flash memory device includes a control logic circuit configured to output a block selection signal in response to pre-decoded signals and a program precharge control signal; A precharge circuit for precharging the block word line to a first voltage level in response to the address coding signals; A discharge circuit for discharging the block word line to the second voltage level in response to the block select signal and the enable signal; And a fuse circuit coupled between the precharge circuit and the block word line and separating the precharge circuit from the block word line when cut.

상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 플래쉬 메모리 장치의 블록 스위치 회로는, 프리 디코딩 신호들에 응답하여 블록 선택 신호를 출력하는 제어 로직 회로; 블록 선택 신호를 블록 워드 라인에 전달하는 패스 회로; 블록 선택 신호와 클럭 신호에 응답하여 펌핑 동작하고, 블록 워드 라인에 펌핑 전압을 발생하여 블록 워드 라인의 전압을 설정된 전압까지 증가시키는 로컬 펌핑 회로; 및 로컬 펌핑 회로와 블록 워드 라인 사이에 연결되고, 절단될 때 로컬 펌핑 회로를 블록 워드 라인으로부터 분리하는 퓨즈 회로를 포함한다.According to another aspect of the present invention, a block switch circuit of a flash memory device may include a control logic circuit configured to output a block selection signal in response to pre-decoded signals; A pass circuit for transferring a block select signal to the block word line; A local pumping circuit configured to pump in response to the block selection signal and the clock signal, and generate a pumping voltage to the block word line to increase the voltage of the block word line to a predetermined voltage; And a fuse circuit connected between the local pumping circuit and the block word line and separating the local pumping circuit from the block word line when cut.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2는 본 발명의 일실시예에 따른 플래쉬 메모리 장치의 블록 스위치 회로(100)를 도시한 도면이다. 도 2를 참고하면, 상기 블록 스위치 회로(100)는 제어 로직 회로(110), 프리차지 회로(120), 디스차지 회로(130), 및 퓨즈 회로(140)를 포함한다. 상기 제어 로직 회로(110)는 NAND 게이트들(111, 112)을 포함한다. 상기 NAND 게이트(111)는 프리 디코딩 신호들(XA, XB, XC, XD)에 응답하여 로직 신호(LOG)를 출력한다. 좀 더 상세하게는, 상기 프리 디코딩 신호들(XA, XB, XC, XD)이 모두 하이 레벨일 때 상기 NAMD 게이트(111)가 상기 로직 신호(LOG)를 로우 레벨로 출력한다. 또, 상기 프리 디코딩 신호들(XA, XB, XC, XD) 중 최소한 하나가 로우 레벨일 때, 상기 NAND 게이트(111)가 상기 로직 신호(LOG)를 하이 레벨로 출력한다. 상기 NAND 게이트(112)는 상기 로직 신호(LOG)와 프로그램 프리차지 제어 신호(PGM)에 응답하여 블록 선택 신호(CON)를 출력한다. 좀 더 상세하게는, 상기 로직 신호(LOG)와 상기 프로그램 프리차지 제어 신호(PGM)가 모두 하이 레벨일 때 상기 NAND 게이트(112)가 상기 블록 선택 신호(CON)를 로우 레벨로 출력한다. 또, 상기 로직 신호(LOG)와 상기 프로그램 프리차지 제어 신호(PGM) 중 하나가 로우 레벨일 때, 상기 NAND 게이트(112)가 상기 블록 선택 신호(CON)를 하이 레벨로 출력한다. 여기에서, 상기 프로그램 프리차지 제어 신호(PGM)는 설정된 프리차지 구간 동안만 로우 레벨로 유지한 후 다시 하이 레벨로 된다. 또, 상기 NAND 게이트(112)의 출력단에는 NMOS 트랜지스터(N1)의 드레인이 연결되고, 상기 NMOS 트랜지스터(N1)의 소스는 블록 워드 라인(BKWL)에 연결된다. 상기 NMOS 트랜지스터(N1)는 그 게이트에 입력되는 프리차지 제어 신호(PRE)에 응답하여 턴 온 또는 오프된다. 상기 프리차지 제어 신호(PRE)는 프리차지 동작시 인에이블된다. 상기 NMOS 트랜지스터(N1)는 턴 온 될 때 상기 블록 선택 신호(CON)를 상기 블록 워드 라인(BKWL)에 전달한다.2 illustrates a block switch circuit 100 of a flash memory device according to an exemplary embodiment of the present invention. Referring to FIG. 2, the block switch circuit 100 includes a control logic circuit 110, a precharge circuit 120, a discharge circuit 130, and a fuse circuit 140. The control logic circuit 110 includes NAND gates 111 and 112. The NAND gate 111 outputs a logic signal LOG in response to the pre-decoded signals XA, XB, XC, and XD. More specifically, the NAMD gate 111 outputs the logic signal LOG at a low level when the predecoded signals XA, XB, XC, and XD are all at a high level. In addition, when at least one of the pre-decoded signals XA, XB, XC, and XD is at a low level, the NAND gate 111 outputs the logic signal LOG at a high level. The NAND gate 112 outputs a block select signal CON in response to the logic signal LOG and a program precharge control signal PGM. More specifically, when the logic signal LOG and the program precharge control signal PGM are both at a high level, the NAND gate 112 outputs the block selection signal CON at a low level. In addition, when one of the logic signal LOG and the program precharge control signal PGM is at a low level, the NAND gate 112 outputs the block selection signal CON at a high level. Here, the program precharge control signal PGM is maintained at a low level only during the set precharge period, and then again goes to a high level. In addition, a drain of the NMOS transistor N1 is connected to an output terminal of the NAND gate 112, and a source of the NMOS transistor N1 is connected to a block word line BKWL. The NMOS transistor N1 is turned on or off in response to a precharge control signal PRE input to its gate. The precharge control signal PRE is enabled during the precharge operation. When the NMOS transistor N1 is turned on, the NMOS transistor N1 transfers the block select signal CON to the block word line BKWL.

상기 프리차지 회로(120)는 스위칭 회로(121)와 클립핑(clipping) 회로를 포함한다. 상기 스위칭 회로(121)는 NMOS 트랜지스터들(N3, N4)을 포함한다. 상기 NMOS 트랜지스터(N3)의 드레인은 전압(VPP)에 연결되고, 그 소스는 상기 NMOS 트랜지스터(N4)의 드레인에 연결된다. 상기 NMOS 트랜지스터(N4)의 소스는 상기 퓨즈 회로(140)를 통하여 상기 블록 워드 라인(BKWL)에 연결된다. 또, 상기 NMOS 트랜지스터들(N3, N4)의 게이트들에는 어드레스 코딩 신호들(GA, GB)이 각각 입력된다. 상기 어드레스 코딩 신호들(GA, GB)은 상기 블록 스위치 회로(100)에 의해 프로그램이 제어되는 메모리 셀들을 선택하기 위한 신호이다. 상기 NMOS 트랜지스터들(N3, N4)은 상기 어드레스 코딩 신호들(GA, GB)에 응답하여 턴 온 또는 오프 된다. 상기 NMOS 트랜지스터들(N3, N4)은 턴 온 될 때, 상기 블록 워드 라인(BKWL)을 상기 전압(VPP) 레벨로 프리차지 한다. 한편, 상기 퓨즈 회로(140)가 절단된 상태일 때, 상기 NMOS 트랜지스터(N4)의 소스가 상기 블록 워드 라인(BKWL)으로부터 분리되므로, 상기 전압(VPP)이 상기 블록 워드 라인(BKWL)에 전달되지 않는다.The precharge circuit 120 includes a switching circuit 121 and a clipping circuit. The switching circuit 121 includes NMOS transistors N3 and N4. The drain of the NMOS transistor N3 is connected to the voltage VPP, and the source thereof is connected to the drain of the NMOS transistor N4. The source of the NMOS transistor N4 is connected to the block word line BKWL through the fuse circuit 140. In addition, address coding signals GA and GB are input to gates of the NMOS transistors N3 and N4, respectively. The address coding signals GA and GB are signals for selecting memory cells whose program is controlled by the block switch circuit 100. The NMOS transistors N3 and N4 are turned on or off in response to the address coding signals GA and GB. When the NMOS transistors N3 and N4 are turned on, the NMOS transistors N3 and N4 precharge the block word line BKWL to the voltage VPP level. Meanwhile, when the fuse circuit 140 is cut off, the source of the NMOS transistor N4 is separated from the block word line BKWL, so that the voltage VPP is transferred to the block word line BKWL. It doesn't work.

상기 클립핑 회로(122)는 NMOS 트랜지스터들(N5, N6)을 포함한다. 상기 NMOS 트랜지스터(N5)는 상기 NMOS 트랜지스터(N6)의 드레인에 역방향으로 다이오드 커넥션되고(diode connection), 상기 NMOS 트랜지스터(N6)는 상기 블록 워드 라인(BKWL)에 역방향으로 다이오드 커넥션된다. 또, 상기 NMOS 트랜지스터(N5)의 드레인은 상기 전압(VPP)에 연결된다. 상기 NMOS 트랜지스터들(N5, N6)은 상기 블록 워드 라인(BKWL)의 전압 레벨이 설정된 전압 레벨 이상으로 상승할 경우, 이를 클립핑하여 상기 블록 워드 라인(BKWL)의 전압 레벨을 상기 설정된 전압 레벨로 유지한다.The clipping circuit 122 includes NMOS transistors N5 and N6. The NMOS transistor N5 is diode connected in the reverse direction to the drain of the NMOS transistor N6, and the NMOS transistor N6 is diode connected in the reverse direction to the block word line BKWL. In addition, the drain of the NMOS transistor N5 is connected to the voltage VPP. When the voltage level of the block word line BKWL rises above the set voltage level, the NMOS transistors N5 and N6 maintain the voltage level of the block word line BKWL at the set voltage level by clipping it. do.

상기 디스차지 회로(130)는 NAND 게이트(131)와 NMOS 트랜지스터(N2)를 포함한다. 상기 NAND 게이트(131)는 상기 블록 선택 신호(CON)와 인에이블 신호(EN)에 응답하여 제어 신호(CTL)를 출력한다. 좀 더 상세하게는, 상기 블록 선택 신호 (CON)와 상기 인에이블 신호(EN)가 모두 하이 레벨일 때, 상기 NAND 게이트(131)가 상기 제어 신호(CTL)를 로우 레벨로 출력한다. 또, 상기 블록 선택 신호(CON)와 상기 인에이블 신호(EN) 중 하나가 로우 레벨일 때, 상기 NAND 게이트(131)가 상기 제어 신호(CTL)를 하이 레벨로 출력한다. 상기 인에이블 신호(EN)는 상기 블록 스위치 회로(100)가 동작할 때, 하이 레벨로 유지되는 신호이다.The discharge circuit 130 includes a NAND gate 131 and an NMOS transistor N2. The NAND gate 131 outputs a control signal CTL in response to the block selection signal CON and an enable signal EN. More specifically, when both the block select signal CON and the enable signal EN are at high level, the NAND gate 131 outputs the control signal CTL at a low level. In addition, when one of the block selection signal CON and the enable signal EN is at a low level, the NAND gate 131 outputs the control signal CTL at a high level. The enable signal EN is a signal maintained at a high level when the block switch circuit 100 operates.

상기 NMOS 트랜지스터(N2)의 게이트에는 상기 제어 신호(CTL)가 입력되고, 상기 NMOS 트랜지스터(N2)의 드레인은 상기 블록 워드 라인(BKWL)에 그 소스는 그라운드에 각각 연결된다. 상기 NMOS 트랜지스터(N2)는 상기 제어 신호(CTL)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(N2)는 턴 온될 때 상기 블록 워드 라인(BKWL)을 그라운드 전압 레벨로 디스차지 한다.The control signal CTL is input to a gate of the NMOS transistor N2, and a drain of the NMOS transistor N2 is connected to the block word line BKWL and a source thereof is grounded, respectively. The NMOS transistor N2 is turned on or off in response to the control signal CTL. The NMOS transistor N2 discharges the block word line BKWL to a ground voltage level when it is turned on.

상기 블록 워드 라인(BKWL)에는 스위치 회로들로서 사용되는 NMOS 트랜지스터들(SW1, SW2, SW3)의 게이트들이 연결된다. 상기 NMOS 트랜지스터들(SW1, SW2, SW3)은 상기 블록 워드 라인(BKWL)의 전압 레벨이 상기 전압(VPP) 레벨로 프리차지 될 때, 턴 온된다. 상기 NMOS 트랜지스터(SW1)의 드레인과 소스는 글로벌 드레인 셀렉트 라인(GDSL)과 드레인 셀렉트 라인(DSL)에 각각 연결된다. 또, 상기 NMOS 트랜지스터(SW2)의 드레인과 소스는 글로벌 워드 라인(GWL)과 워드 라인(WL)에 각각 연결된다. 도 2에서 하나의 상기 NMOS 트랜지스터(SW2)가 도시되었지만, 상기 NMOS 트랜지스터(SW2)는 한 블록의 워드 라인의 수(예를 들어, 16라인)와 동일하게 구성된다. 상기 NMOS 트랜지스터(SW3)의 드레인과 소스는 글로벌 소스 셀렉트 라인(GSSL)과 소스 셀렉트 라인(SSL)에 각각 연결된다. Gates of the NMOS transistors SW1, SW2, and SW3 used as switch circuits are connected to the block word line BKWL. The NMOS transistors SW1, SW2, and SW3 are turned on when the voltage level of the block word line BKWL is precharged to the voltage VPP level. The drain and the source of the NMOS transistor SW1 are connected to the global drain select line GDSL and the drain select line DSL, respectively. In addition, the drain and the source of the NMOS transistor SW2 are connected to the global word line GWL and the word line WL, respectively. Although one NMOS transistor SW2 is shown in FIG. 2, the NMOS transistor SW2 is configured to be equal to the number of word lines (eg, 16 lines) of one block. The drain and the source of the NMOS transistor SW3 are connected to the global source select line GSSL and the source select line SSL, respectively.                     

다음으로, 상기와 같이 구성된 상기 블록 스위치 회로(100)의 동작을 좀 더 상세히 설명한다. 먼저, 상기 퓨즈 회로(140)가 절단되지 않은 경우 상기 블록 스위치 회로(100)의 동작을 설명하기로 한다. 상기 프리 디코딩 신호들(XA, XB, XC, XD)이 모두 하이 레벨이고, 프리차지 구간에서 상기 프로그램 프리차지 제어 신호(PGM)이 로우 레벨로 될 때, 상기 제어 로직 회로(110)가 상기 블록 선택 신호(CON)를 하이 레벨로 출력한다. 또, 상기 프리차지 회로(120)는 상기 어드레스 코딩 신호들(GA, GB)이 하이 레벨로 됨에 따라 상기 블록 워드 라인(BKWL)을 상기 전압(VPP) 레벨로 프리차지 한다. 그 결과, 상기 NMOS 트랜지스터들(SW1, SW2, SW3)이 턴 온되어, 상기 드레인 셀렉트 라인(DSL), 상기 소스 셀렉트 라인(SSL), 및 상기 워드 라인(WL)을 각각 상기 글로벌 드레인 셀렉트 라인(GDSL), 상기 글로벌 소스 셀렉트 라인(GSSL), 및 상기 글로벌 워드 라인(GWL)에 연결한다. 상기 프리차지 구간 이 후, 상기 프로그램 프리차지 제어 신호(PGM)가 다시 하이 레벨로 되더라도, 상기 로직 신호(LOG)가 로우 상태이므로, 상기 제어 로직 회로(110)는 상기 블록 선택 신호(CON)를 하이 레벨로 유지한다. 따라서 상기 디스차지 회로(130)가 동작하지 않으므로, 상기 블록 워드 라인(BKWL)이 상기 전압(VPP) 레벨로 유지된다. 반대로, 상기 프리 디코딩 신호들(XA, XB, XC, XD) 중 하나가 로우 레벨일 때, 상기 제어 로직 회로(110)는 상기 블록 선택 신호(CON)를 하이 레벨로 출력한다. 상술한 것과 동일하게 상기 프리차지 회로(120)에 의해 상기 블록 워드 라인(BKWL)이 상기 전압(VPP) 레벨로 프리차지 된다. 상기 프리차지 구간 이 후, 상기 프로그램 프리차지 제어 신호(PGM)가 다시 하이 레벨로 될 때, 상기 로직 신호(LOG)가 하이 레벨이므로, 상기 제어 로직 회로(110)는 상기 블록 선택 신호(CON)를 로우 레벨로 전환시킨다. 상기 블록 선택 신호(CON)가 로우 레벨로 될 때, 상기 NAND 게이트(131)가 상기 제어 신호(CTL)를 하이 레벨로 출력하고, 상기 NMOS 트랜지스터(N2)가 턴 온 된다. 결국 상기 디스차지 회로(130)가 상기 블록 워드 라인(BKWL)을 그라운드 전압 레벨로 디스차지하므로, 상기 NMOS 트랜지스터들(SW1, SW2, SW3)이 턴 오프된다.Next, the operation of the block switch circuit 100 configured as described above will be described in more detail. First, when the fuse circuit 140 is not cut, the operation of the block switch circuit 100 will be described. When the pre-decoded signals XA, XB, XC, and XD are all at a high level, and the program precharge control signal PGM is at a low level in a precharge period, the control logic circuit 110 causes the block. The select signal CON is output at a high level. In addition, the precharge circuit 120 precharges the block word line BKWL to the voltage VPP level as the address coding signals GA and GB become high. As a result, the NMOS transistors SW1, SW2, and SW3 are turned on, so that the drain select line DSL, the source select line SSL, and the word line WL are respectively the global drain select line ( GDSL), the global source select line GSSL, and the global word line GWL. After the precharge period, even if the program precharge control signal PGM becomes high again, since the logic signal LOG is in a low state, the control logic circuit 110 receives the block selection signal CON. Keep it high level. Therefore, since the discharge circuit 130 does not operate, the block word line BKWL is maintained at the voltage VPP level. On the contrary, when one of the pre-decoded signals XA, XB, XC, and XD is at a low level, the control logic circuit 110 outputs the block select signal CON at a high level. In the same manner as described above, the block word line BKWL is precharged to the voltage VPP level by the precharge circuit 120. After the precharge period, when the program precharge control signal PGM becomes high again, since the logic signal LOG is high level, the control logic circuit 110 performs the block selection signal CON. To low level. When the block select signal CON goes low, the NAND gate 131 outputs the control signal CTL to a high level, and the NMOS transistor N2 is turned on. As a result, since the discharge circuit 130 discharges the block word line BKWL to the ground voltage level, the NMOS transistors SW1, SW2, and SW3 are turned off.

한편, 상기 퓨즈 회로(140)가 절단된 경우 상기 프리차지 회로(120)의 상기 스위칭 회로(121)가 상기 블록 워드 라인(BKWL)으로부터 분리되므로, 상기 프리 디코딩 신호들(XA, XB, XC, XD)에 무관하게 상기 블록 워드 라인(BKWL)이 프리차지 되지 않는다. 그 결과 상기 NMOS 트랜지스터들(SW1, SW2, SW3)이 모두 턴 오프된다. 따라서 상기 블록 스위치 회로(100)의 소비 전류가 감소될 수 있다.Meanwhile, when the fuse circuit 140 is cut off, the switching circuit 121 of the precharge circuit 120 is separated from the block word line BKWL, and thus the predecoded signals XA, XB, XC, Regardless of XD), the block word line BKWL is not precharged. As a result, all of the NMOS transistors SW1, SW2, and SW3 are turned off. Therefore, the current consumption of the block switch circuit 100 can be reduced.

도 3은 본 발명의 다른 실시예에 따른 플래쉬 메모리 장치의 블록 스위치 회로(200)를 도시한 도면이다. 도 3을 참고하면, 상기 블록 스위치 회로(200)는 제어 로직 회로(210), 패스 회로(N11), 로컬 펌핑(local pumping) 회로(220), 및 퓨즈 회로(230)를 포함한다. 상기 제어 로직 회로(210)는 NAND 게이트(211)와 인버터(212)을 포함한다. 상기 NAND 게이트(211)는 프리 디코딩 신호들(XA, XB, XC, XD)에 응답하여 로직 신호(LOG)를 출력한다. 좀 더 상세하게는, 상기 프리 디코딩 신호들(XA, XB, XC, XD)이 모두 하이 레벨일 때 상기 NAMD 게이트(211)가 상기 로직 신호(LOG)를 로우 레벨로 출력한다. 또, 상기 상기 프리 디코딩 신호들(XA, XB, XC, XD) 중 최소한 하나가 로우 레벨일 때, 상기 NAND 게이트(211)가 상기 로직 신 호(LOG)를 하이 레벨로 출력한다. 상기 인버터(212)는 상기 로직 신호(LOG)를 반전시키고, 그 반전된 신호를 블록 선택 신호(SEL)로서 출력한다. 상기 패스 회로(N11)는 상기 블록 선택 신호(SEL)를 수신하여 블록 워드 라인(BKWL)에 출력한다. 바람직하게, 상기 패스 회로(N11)는 NMOS 트랜지스터로 구현될 수 있다.3 is a block diagram illustrating a block switch circuit 200 of a flash memory device according to another embodiment of the present invention. Referring to FIG. 3, the block switch circuit 200 includes a control logic circuit 210, a pass circuit N11, a local pumping circuit 220, and a fuse circuit 230. The control logic circuit 210 includes a NAND gate 211 and an inverter 212. The NAND gate 211 outputs a logic signal LOG in response to the pre-decoded signals XA, XB, XC, and XD. More specifically, the NAMD gate 211 outputs the logic signal LOG at a low level when the predecoded signals XA, XB, XC, and XD are all at a high level. In addition, when at least one of the pre-decoded signals XA, XB, XC, and XD is at a low level, the NAND gate 211 outputs the logic signal LOG at a high level. The inverter 212 inverts the logic signal LOG and outputs the inverted signal as the block selection signal SEL. The pass circuit N11 receives the block select signal SEL and outputs the block select signal SEL to the block word line BKWL. Preferably, the pass circuit N11 may be implemented as an NMOS transistor.

상기 로컬 펌핑 회로(220)는 제1 부스팅(boosting) 회로(221), 제2 부스팅 회로(222), 및 클립핑 회로(223)를 포함한다. 상기 제1 부스팅 회로(221)는 캐패시터(C1)와 인버터(224)를 포함한다. 상기 인버터(224)는 클럭 신호(CLK)를 반전시켜 출력하고, 상기 캐패시터(C1)는 상기 인버터(224)의 출력 신호에 응답하여 상기 블록 워드 라인(BKWL)에 제1 부스팅 전압(VB1)을 전달하여, 상기 블록 워드 라인(BKWL)의 전압을 증가시킨다. 상기 제2 부스팅 회로(222)는 NMOS 트랜지스터들(N12, N13)과 캐패시터(C2)를 포함한다. 상기 NMOS 트랜지스터(N12)의 게이트는 상기 블록 워드 라인(BKWL)에 연결되고, 그 드레인에는 전압(VPP)이 입력되고, 그 소스는 노드(N)에 연결된다. 상기 NMOS 트랜지스터(N13)의 게이트와 드레인은 상기 노드(N)에 연결되고, 그 소스는 상기 퓨즈 회로(230)를 통하여 상기 블록 워드 라인(BKWL)에 연결된다. 상기 캐패시터(C2)의 한 쪽 단자는 상기 노드(N)에 연결되고, 다른 쪽 단자에는 상기 클럭 신호(CLK)가 입력된다. 상기 캐패시터(C2)는 상기 NMOS 트랜지스터(N12)가 턴 온될 때 상기 전압(VPP)을 충전하고, 상기 NMOS 트랜지스터(N13)가 턴 온될 때, 충전된 전압을 상기 NMOS 트랜지스터(N13)를 통하여 방전한다. 그 결과 상기 NMOS 트랜지스터(N13)에 의해 제1 부스팅 전압(VB2)이 상기 퓨즈 회로(230)를 통하여 상기 블록 워드 라인(BKWL)에 전달된다. The local pumping circuit 220 includes a first boosting circuit 221, a second boosting circuit 222, and a clipping circuit 223. The first boosting circuit 221 includes a capacitor C1 and an inverter 224. The inverter 224 inverts and outputs a clock signal CLK, and the capacitor C1 applies a first boosting voltage VB1 to the block word line BKWL in response to an output signal of the inverter 224. By transferring, the voltage of the block word line BKWL is increased. The second boosting circuit 222 includes NMOS transistors N12 and N13 and a capacitor C2. A gate of the NMOS transistor N12 is connected to the block word line BKWL, a voltage VPP is input to a drain thereof, and a source thereof is connected to a node N. A gate and a drain of the NMOS transistor N13 are connected to the node N, and a source thereof is connected to the block word line BKWL through the fuse circuit 230. One terminal of the capacitor C2 is connected to the node N, and the clock signal CLK is input to the other terminal. The capacitor C2 charges the voltage VPP when the NMOS transistor N12 is turned on, and discharges the charged voltage through the NMOS transistor N13 when the NMOS transistor N13 is turned on. . As a result, the first boosting voltage VB2 is transferred to the block word line BKWL through the fuse circuit 230 by the NMOS transistor N13.                     

상기 클립핑 회로(223)는 NMOS 트랜지스터들(N14, N15)을 포함한다. 상기 NMOS 트랜지스터(N14)는 상기 NMOS 트랜지스터(N15)의 드레인에 역방향으로 다이오드 커넥션되고(diode connection), 상기 NMOS 트랜지스터(N15)는 상기 블록 워드 라인(BKWL)에 역방향으로 다이오드 커넥션된다. 또, 상기 NMOS 트랜지스터(N14)의 드레인은 상기 전압(VPP)에 연결된다. 상기 NMOS 트랜지스터들(N14, N15)은 상기 블록 워드 라인(BKWL)의 전압 레벨이 설정된 전압 레벨 이상으로 상승할 경우, 이를 클립핑하여 상기 블록 워드 라인(BKWL)의 전압 레벨을 상기 설정된 전압 레벨로 유지한다. 한편, 상기 퓨즈 회로(230)가 절단된 상태일 때, 상기 NMOS 트랜지스터(N13)의 소스가 상기 블록 워드 라인(BKWL)으로부터 분리되므로, 상기 제2 부스팅 전압(VB2)이 상기 블록 워드 라인(BKWL)에 전달되지 않는다.The clipping circuit 223 includes NMOS transistors N14 and N15. The NMOS transistor N14 is diode connected in the reverse direction to the drain of the NMOS transistor N15, and the NMOS transistor N15 is diode connected in the reverse direction to the block word line BKWL. In addition, the drain of the NMOS transistor N14 is connected to the voltage VPP. When the voltage level of the block word line BKWL rises above the set voltage level, the NMOS transistors N14 and N15 maintain the voltage level of the block word line BKWL at the set voltage level by clipping it. do. Meanwhile, when the fuse circuit 230 is disconnected, the source of the NMOS transistor N13 is separated from the block word line BKWL, so that the second boosting voltage VB2 is the block word line BKWL. Is not delivered).

다음으로, 상기 블록 스위치 회로(200)의 동작을 좀 더 상세히 설명한다. 먼저, 상기 퓨즈 회로(230)가 절단되지 않은 경우 상기 블록 스위치 회로(200)의 동작을 설명하기로 한다. 상기 프리 디코딩 신호들(XA, XB, XC, XD)이 모두 하이 레벨로 될 때, 상기 제어 로직 회로(210)가 상기 블록 선택 신호(SEL)를 하이 레벨로 출력한다. 여기에서, 상기 블록 선택 신호(SEL)는 전압(VCC) 레벨을 갖는다. 상기 패스 회로(N11)는 상기 블록 선택 신호(SEL)를 상기 블록 워드 라인(BKWL)에 출력한다. 그 결과 상기 블록 워드 라인(BKWL)은 상기 블록 선택 신호(SEL)에 의해 전압(VCC-Vth, Vth는 상기 패스 회로(N11)의 문턱 전압) 레벨로 프리차징 된다.Next, the operation of the block switch circuit 200 will be described in more detail. First, when the fuse circuit 230 is not cut, the operation of the block switch circuit 200 will be described. When the pre-decoded signals XA, XB, XC, and XD are all at a high level, the control logic circuit 210 outputs the block selection signal SEL at a high level. Here, the block select signal SEL has a voltage VCC level. The pass circuit N11 outputs the block select signal SEL to the block word line BKWL. As a result, the block word line BKWL is precharged to the level of the voltage VCC-Vth and Vth by the block selection signal SEL to the threshold voltage of the pass circuit N11.

한편, 상기 클럭 신호(CLK)가 초기에 로우 레벨이므로, 상기 인버터(224)가 이를 반전시켜 상기 캐패시터(C1)에 출력한다. 그 결과 상기 캐패시터(C1)가 상기 인버터(224)의 출력 신호에 응답하여 제1 부스팅 전압(VB1)을 상기 블록 워드 라인(BKWL)에 전달한다. 이 때, 상기 제1 부스팅 전압(VB1)은 전압(VCC)과 동일하다. 또, 상기 블록 워드 라인(BKWL)이 전압(VCC-Vth)으로 프리차징된 상태이므로, 상기 블록 워드 라인(BKWL)은 상기 제1 부스팅 전압(VB1)에 의해 전압(2VCC-Vth) 레벨로 부스팅된다.On the other hand, since the clock signal CLK is initially at a low level, the inverter 224 inverts it and outputs it to the capacitor C1. As a result, the capacitor C1 transfers the first boosting voltage VB1 to the block word line BKWL in response to the output signal of the inverter 224. In this case, the first boosting voltage VB1 is equal to the voltage VCC. In addition, since the block word line BKWL is precharged to the voltage VCC-Vth, the block word line BKWL is boosted to the voltage 2VCC-Vth level by the first boosting voltage VB1. do.

또, 상기 NMOS 트랜지스터(N12)가 상기 블록 선택 신호(SEL)에 의해 턴 온되고, 상기 전압(VPP)이 상기 노드(N)를 통하여 상기 캐패시터(C2)에 전달된다. 상기 캐패시터(C2)는 상기 전압(VPP)을 충전한다. 여기에서 상기 전압(VPP)은 전압(2VCC)와 동일하다. 따라서 상기 노드(N)는 캐패시터(C2)에 의해 충전된 전압(2VCC-2Vth) 레벨로 된다. 그러나 상기 블록 워드 라인(BKWL)의 전압(2VCC-Vth)이 상기 노드(N)의 전압 보다 더 높기 때문에, 상기 NMOS 트랜지스터(N13)는 턴 오프 상태를 유지한다.In addition, the NMOS transistor N12 is turned on by the block select signal SEL, and the voltage VPP is transferred to the capacitor C2 through the node N. The capacitor C2 charges the voltage VPP. Here, the voltage VPP is equal to the voltage 2VCC. Therefore, the node N is at the level of the voltage 2VCC-2Vth charged by the capacitor C2. However, since the voltage 2VCC-Vth of the block word line BKWL is higher than the voltage of the node N, the NMOS transistor N13 remains turned off.

이 후, 상기 클럭 신호(CLK)가 하이 레벨로 되면, 상기 캐패시터(C1)에 의해 이미 충전된 전압(2VCC-2Vth)이 부스팅되어 상기 노드(N)가 전압(3VCC-2Vth) 레벨로 된다. 그 결과 상기 NMOS 트랜지스터(N13)가 턴 온되고, 상기 캐패시터(C1)에 충전된 전압(3VCC-2Vth)이 제2 부스팅 전압(VB2)으로서 상기 블록 워드 라인(BKWL)에 전달된다. 다시 상기 클럭 신호(CLK)가 로우 레벨로 되면, 상기 캐패시터(C1)가 다시 상기 제1 부스팅 전압(VB1)을 전달하고, 결과적으로 상기 블록 워드 라인(BKWL)은 전압(4VCC-2Vth) 레벨로 부스팅된다. 상술한 과정들이 반복되면서 상기 블록 워드 라인(BKWL)의 전압 레벨을 점차적으로 증가된다. 이 때, 상기 클립핑 회 로(223)가 상기 블록 워드 라인(BKWL)의 전압 레벨이 설정된 전압(VPP+2Vth) 레벨 이상으로 상승할 경우, 이를 클립핑하여 상기 블록 워드 라인(BKWL)의 전압 레벨을 상기 설정된 전압 레벨로 유지한다. 그 결과, 상기 블록 워드 라인(BKWL)에 연결되는 게이트들을 가지는 NMOS 트랜지스터들(SW1, SW2, SW3)이 턴 온되어, 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL), 및 워드 라인(WL)을 각각 글로벌 드레인 셀렉트 라인(GDSL), 글로벌 소스 셀렉트 라인(GSSL), 및 글로벌 워드 라인(GWL)에 연결한다.After that, when the clock signal CLK becomes high, the voltage 2VCC-2Vth that is already charged by the capacitor C1 is boosted to bring the node N to the voltage 3VCC-2Vth level. As a result, the NMOS transistor N13 is turned on, and the voltage 3VCC-2Vth charged in the capacitor C1 is transferred to the block word line BKWL as the second boosting voltage VB2. When the clock signal CLK becomes low again, the capacitor C1 transfers the first boosting voltage VB1 again. As a result, the block word line BKWL is brought to the voltage 4VCC-2Vth level. Boosted. As the above-described processes are repeated, the voltage level of the block word line BKWL is gradually increased. At this time, when the voltage level of the block word line BKWL rises above the set voltage VPP + 2Vth level, the clipping circuit 223 clips the voltage to increase the voltage level of the block word line BKWL. Maintain at the set voltage level. As a result, NMOS transistors SW1, SW2, and SW3 having gates connected to the block word line BKWL are turned on, so that the drain select line DSL, the source select line SSL, and the word line WL are turned on. ) Are connected to the global drain select line GDSL, the global source select line GSSL, and the global word line GWL, respectively.

반대로, 상기 프리 디코딩 신호들(XA, XB, XC, XD) 중 하나가 로우 레벨일 때, 상기 제어 로직 회로(210)는 상기 블록 선택 신호(SEL)를 로우 레벨로 출력한다. 상기 패스 회로(N11)는 상기 블록 선택 신호(SEL)를 상기 블록 워드 라인(BKWL)에 출력한다. 그 결과 상기 NMOS 트랜지스터(N12)가 턴 오프 상태로 유지되고, 상기 제2 부스팅 회로(222)는 동작을 정지한다. 이 때, 상기 제1 부스팅 회로(221)가 상기 클럭 신호에 응답하여 동작하지만, 상기 제1 부스팅 회로(221)가 상기 블록 워드 라인(BKWL)의 전압 레벨에 미치는 영향은 미약한 것이므로 무시될 수 있다.In contrast, when one of the pre-decoded signals XA, XB, XC, and XD is at a low level, the control logic circuit 210 outputs the block selection signal SEL at a low level. The pass circuit N11 outputs the block select signal SEL to the block word line BKWL. As a result, the NMOS transistor N12 remains turned off, and the second boosting circuit 222 stops operating. At this time, the first boosting circuit 221 operates in response to the clock signal, but the influence of the first boosting circuit 221 on the voltage level of the block word line BKWL is slight and can be ignored. have.

한편, 상기 퓨즈 회로(230)가 절단된 경우 상기 제2 부스팅 회로(222)의 상기 NMOS 트랜지스터(N13)의 소스가 상기 블록 워드 라인(BKWL)으로부터 분리되므로, 상기 캐패시터(C2)가 방전하는 회로 패스가 차단되므로, 상기 제2 부스팅 전압(VB2)이 상기 블록 워드 라인(BKWL)에 전달되지 않는다. 결과적으로, 상기 퓨즈 회로(230)가 절단된 경우에는 상기 프리 디코딩 신호들(XA, XB, XC, XD)에 무관하게 상기 블록 워드 라인(BKWL)이 전압이 부스팅되지 않는다. 그 결과 상기 NMOS 트랜지스터들(SW1, SW2, SW3)이 모두 턴 오프된다. 이 때, 상기 제1 부스팅 회로(221)가 상기 클럭 신호에 응답하여 동작하지만, 상기 제1 부스팅 회로(221)가 상기 블록 워드 라인(BKWL)의 전압 레벨에 미치는 영향은 미약한 것이므로 무시될 수 있다.Meanwhile, when the fuse circuit 230 is disconnected, the source of the NMOS transistor N13 of the second boosting circuit 222 is separated from the block word line BKWL, so that the capacitor C2 discharges the circuit. Since the pass is blocked, the second boosting voltage VB2 is not transmitted to the block word line BKWL. As a result, when the fuse circuit 230 is cut off, the block word line BKWL does not boost the voltage regardless of the pre-decoded signals XA, XB, XC, and XD. As a result, all of the NMOS transistors SW1, SW2, and SW3 are turned off. At this time, the first boosting circuit 221 operates in response to the clock signal, but the influence of the first boosting circuit 221 on the voltage level of the block word line BKWL is slight and can be ignored. have.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 블록 스위치 회로 내에서 퓨즈 회로의 연결 위치를 변경함으로써, X-디코더의 크기와 그 소비 전류를 감소시킬 수 있다.As described above, according to the present invention, the size of the X-decoder and its current consumption can be reduced by changing the connection position of the fuse circuit in the block switch circuit.

Claims (5)

플래쉬 메모리 장치의 블록 스위치 회로에 있어서,In the block switch circuit of a flash memory device, 프리 디코딩 신호들과 프로그램 프리차지 제어 신호에 응답하여 블록 선택 신호를 출력하는 제어 로직 회로;A control logic circuit for outputting a block selection signal in response to the pre-decoded signals and the program precharge control signal; 어드레스 코딩 신호들에 응답하여 블록 워드 라인을 제1 전압 레벨로 프리차지하는 프리차지 회로;A precharge circuit for precharging the block word line to a first voltage level in response to the address coding signals; 상기 블록 선택 신호와 인에이블 신호에 응답하여 상기 블록 워드 라인을 제2 전압 레벨로 디스차지하는 디스차지 회로; 및A discharge circuit configured to discharge the block word line to a second voltage level in response to the block select signal and an enable signal; And 상기 프리차지 회로와 상기 블록 워드 라인 사이에 연결되고, 절단될 때 상기 프리차지 회로를 상기 블록 워드 라인으로부터 분리하는 퓨즈 회로를 포함하는 블록 스위치 회로.And a fuse circuit coupled between the precharge circuit and the block word line and separating the precharge circuit from the block word line when disconnected. 제1항에 있어서, 상기 프리차지 회로는,The method of claim 1, wherein the precharge circuit, 상기 퓨즈 회로를 통하여 상기 블록 워드 라인에 연결되고, 상기 어드레스 코딩 신호들에 응답하여 온 또는 오프되고, 온 될 때 상기 제1 전압을 상기 퓨즈 회로를 통하여 상기 블록 워드 라인에 전달하는 스위칭 회로; 및A switching circuit connected to the block word line through the fuse circuit and on or off in response to the address coding signals and transferring the first voltage to the block word line through the fuse circuit when on; And 상기 블록 워드 라인의 전압을 설정된 전압으로 클립핑하는 클립핑 회로를 포함하는 블록 스위치 회로.And a clipping circuit for clipping the voltage of the block word line to a set voltage. 제1항에 있어서,The method of claim 1, 상기 제1 전압이 상기 제2 전압 보다 높은 블록 스위치 회로.The block switch circuit of which the first voltage is higher than the second voltage. 플래쉬 메모리 장치의 블록 스위치 회로에 있어서,In the block switch circuit of a flash memory device, 프리 디코딩 신호들에 응답하여 블록 선택 신호를 출력하는 제어 로직 회로;A control logic circuit outputting a block select signal in response to the pre-decoded signals; 상기 블록 선택 신호를 블록 워드 라인에 전달하는 패스 회로;A pass circuit for transferring the block select signal to a block word line; 상기 블록 선택 신호와 클럭 신호에 응답하여 펌핑 동작하고, 상기 블록 워드 라인에 펌핑 전압을 발생하여 상기 블록 워드 라인의 전압을 설정된 전압까지 증가시키는 로컬 펌핑 회로; 및A local pumping circuit configured to pump in response to the block selection signal and a clock signal, and generate a pumping voltage to the block word line to increase a voltage of the block word line to a predetermined voltage; And 상기 로컬 펌핑 회로와 상기 블록 워드 라인 사이에 연결되고, 절단될 때 상기 로컬 펌핑 회로를 상기 블록 워드 라인으로부터 분리하는 퓨즈 회로를 포함하는 블록 스위치 회로.And a fuse circuit coupled between the local pumping circuit and the block word line, the fuse circuit separating the local pumping circuit from the block word line when disconnected. 제4항에 있어서, 상기 로컬 펌핑 회로는,The method of claim 4, wherein the local pumping circuit, 상기 클럭 신호에 응답하여 제1 부스팅 전압을 상기 블록 워드 라인에 전달하여, 상기 블록 워드 라인의 전압을 증가시키는 제1 부스팅 회로;A first boosting circuit transferring a first boosting voltage to the block word line in response to the clock signal to increase a voltage of the block word line; 상기 클럭 신호와 상기 블록 선택 신호에 응답하여 제2 부스팅 전압을 상기 퓨즈 회로를 통하여 상기 블록 워드 라인에 전달하여, 상기 블록 워드 라인의 전압을 증가시키는 제2 부스팅 회로; 및A second boosting circuit transferring a second boosting voltage to the block word line through the fuse circuit in response to the clock signal and the block selection signal to increase the voltage of the block word line; And 상기 블록 워드 라인의 전압을 설정된 전압으로 클립핑하는 클립핑 회로를 포함하는 블록 스위치 회로.And a clipping circuit for clipping the voltage of the block word line to a set voltage.
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