KR20060068065A - 씨디엠에이 기지국의 디지털 송수신 장치 및 그 방법 - Google Patents

씨디엠에이 기지국의 디지털 송수신 장치 및 그 방법 Download PDF

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KR20060068065A
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Abstract

본 발명은 CDMA 기지국의 디지털 송수신 장치 및 그 방법을 제공하기 위한 것으로, 기지국의 상위 채널카드로부터 오는 신호를 받아 필터링을 수행하고 전치보상을 수행하며, RF 처리를 수행하는 DTRA와; 상기 DTRA의 출력을 전력 증폭하여 출력하는 전력 증폭부와; 상기 전력 증폭부의 출력을 입력받아 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정과 인버스 FFT FIR 필터 추정을 수행하여 상기 DTRA에서 보정이 수행되도록 하는 DPD-JIG를 포함하여 구성함으로서, 기지국의 다중 캐리어 송신에서의 선형성 향상 기능을 담당하는 DTRA의 디지털 전치 보상 기능이 메모리 효과에 취약한 점을 보완하여 피드 포워드 방식을 겸하여 전력 증폭기의 효율을 향상시키면서도 저가의 고성능 선형화 기술을 구현할 수 있게 되는 것이다.

Description

씨디엠에이 기지국의 디지털 송수신 장치 및 그 방법{Apparatus and method for digital transceiver in CDMA base transceiver station}
도 1은 종래 CDMA 기지국의 디지털 송수신 장치의 블록구성도이고,
도 2는 종래 CDMA 기지국의 디지털 송수신 방법을 보인 흐름도이며,
도 3은 종래 기술의 성능 측정 결과를 보인 스펙트럼 마스크의 그래프이고,
도 4는 본 발명의 일 실시예에 의한 CDMA 기지국의 디지털 송수신 장치의 블록구성도이고,
도 5는 본 발명의 다른 실시예에 의한 CDMA 기지국의 디지털 송수신 장치의 블록구성도이며,
도 6은 본 발명에 의한 CDMA 기지국의 디지털 송수신 방법을 보인 흐름도이고,
도 7은 본 발명에 의해 각 단계별 에러 수렴 효과를 보인 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : DTRA 11 : 링크 FPGA
12 : 컴바이너 13 : 디지털 전치 보상부
14 : RF 상향 처리부 20 : 전력 증폭부
30 : DPD-JIG 31 : RF 하향 처리부
32 : 제어부
본 발명은 CDMA(Code Division Multiple Access, 부호 분할 다원 접속) 기지국의 디지털 송수신 장치 및 그 방법에 관한 것으로, 특히 기지국의 다중 캐리어(Multi-Carrier) 송신에서의 선형성 향상 기능을 담당하는 DTRA(Digital Transceiver Assembly)의 디지털 전치 보상(Digital Pre-Distortion) 기능이 메모리 효과(Memory Effect)에 취약한 점을 보완하여 피드 포워드(Feed Forward) 방식을 겸하여 전력 증폭기의 효율을 향상시키면서도 저가의 고성능 선형화 기술을 구현하기에 적당하도록 한 CDMA 기지국의 디지털 송수신 장치 및 그 방법에 관한 것이다.
일반적으로 CDMA(Code Division Multiple Access, 부호 분할 다원 접속)는 각 채널의 신호를 부호화 처리해 구별 할 수 있도록 다원접속을 구현하는 방식이다. 그래서 전파신호를 0과 1로 코드화해 일정 단위로 쪼개 보낸다. 동일 주파수 대역의 여러 신호를 동시에 처리할 수 있는 장점에 힘입어 2세대 이동전화 단말기에 적용돼 왔으며 3세대 이동통신의 기반기술로 쓰이고 있다.
그리고 이러한 CDMA 시스템이 진화하면서, 데이터 서비스만을 위해 방식이 CDMA2000 시스템이다. 이러한 CDMA2000 시스템에는 기지국이 사용된다.
도 1은 종래 CDMA 기지국의 디지털 송수신 장치의 블록구성도이다.
이에 도시된 바와 같이, 기지국의 상위 채널카드로부터 오는 신호를 받아 필터링하는 링크 FPGA(Field Programmable Gate Array, 필드 프로그래머블 게이트 어레이)(1)와; 상기 링크 FPGA(1)에서 출력되는 각 신호를 결합시키는 컴바이너(Combiner)(2)와; 상기 컴바이너(2)의 출력에 대해 전력 증폭된 신호를 기저대역 신호로 변환하여 계산된 보상을 이용하여 디지털 전치 보상을 수행하는 디지털 전치 보상부(Digital Pre Distorter, DPD)(3)와; 상기 디지털 전치 보상부(3)의 출력을 입력받아 아날로그 신호로 변환시키고 RF(Radio Frequency) 신호로 상향 변환시키는 RF 상향 처리부(4)와; 상기 RF 상향 처리부(4)의 출력을 전력 증폭시켜 공기 중으로 방사시키는 전력 증폭부(5)와; 상기 전력 증폭부(5)에서 증폭된 신호를 입력받아 디지털 신호로 변환시키고 하향 변환을 수행하여 상기 디지털 전치 보상부(3)로 제공하는 RF 하향 변환부(6)와; 상기 링크 FPGA(1)와 상기 컴바이너(2)와 상기 디지털 전치 보상부(3)의 동작을 제어하는 제어부(7)로 구성된다.
도 2는 종래 CDMA 기지국의 디지털 송수신 방법을 보인 흐름도이다.
이에 도시된 바와 같이, 기지국의 상위 채널카드로부터 오는 신호를 받아 필터링하고, 각 신호를 결합시키는 단계(ST1)(ST2)와; 상기 결합 후 전치 보상을 수행하고 전력 증폭을 수행하는 단계(ST3)(ST4)와; 상기 전력 증폭된 신호를 기저대역 신호로 변환시켜 보상값을 계산한 다음 상기 전치 보상을 수행하는 단계로 리턴하는 단계(ST5)(ST6)와; 상기 전력 증폭된 신호를 공기 중으로 방사시키는 단계(ST7)를 수행한다.
이와 같이 구성된 종래 기술의 동작을 첨부한 도면에 의거하여 상세히 설명 하면 다음과 같다.
먼저 높은 출력을 송출하는 기지국의 RF 종단에서는 많은 비선형 성분이 발생한다.
그래서 전력 증폭기와 RF 상향 변환기(Up-converter)의 체인(Chain)에서 발생하는 이러한 비선형 성분은 기지국의 송신 용량 저하를 불러온다.
이를 해결하기 위해 전력 증폭기의 선형성을 높이는 방식에는 지금까지 주로 쓰이는 피드 포워드(Feed Forward) 방식을 이용한 LPA(Low Power Amplifier, 저전력 증폭기)를 이용하는 것과 현재 새로운 대안으로 떠오르는 디지털 전치 보상기(3)와 HPA(High Power Amplifier, 고전력 증폭기)를 이용한 방식이 있다.
LPA를 이용하면 탁월한 선형성을 보장하지만 그 가격이 매우 높으며, 디지털 전치 보상기(DPD)를 사용하면 가격 측면에서는 경쟁력이 있으나 성능을 구현해내기가 매우 까다로우며 정해진 성능의 지속적 유지가 어려운 단점이 있다.
또한 피드백 경로(Feed Back Path)를 설계에 기본적으로 반영하여 원가 상승의 요인으로 작용한다. 이 설계의 기본 구조는 도 1과 같다.
여기서 도 3은 종래 기술의 성능 측정 결과를 보인 스펙트럼 마스크의 그래프이다. 그래서 도 1과 같은 종래 장치의 성능을 측정한 결과는 도 3과 같다.
도 3을 보면, 성능은 기존의 LPA를 사용한 것에 버금가는 우수한 것이지만, 전력 증폭부(5)의 효율 측면에서 보면 지나친 백오프(Back Off)로 낭비 요소를 가지고 있다.
그리고 피드백 경로에서 현재 전력 증폭기(5)의 출력을 되먹임(Feed Back)하 여 적응(Adaptive)적으로 디지털 전치 보상 기능을 수행하며, 이를 위해 한 치의 오차 없는 높은 클럭(Clock)이 요구된다.
이러한 종래 기술의 동작을 좀더 상세히 설명하면 다음과 같다.
먼저 링크 FPGA(1)는 기지국의 상위 채널카드(Channel Card)로부터 오는 신호를 받아 필터링하여 컴바이너(2)로 넘겨준다.
그러면 컴바이너(2)에서는 각 신호를 컴바이닝(Combining)하여 디지털 전치 보상부(3)로 넘겨준다.
이에 따라 디지털 전치 보상부(3)에서는 넘겨받은 신호를 전치 왜곡하여 RF 상향 처리부(4)를 거쳐 전력 증폭부(5)로 넘겨준다.
그리고 전력 증폭부(5)에서는 이 신호를 증폭시켜 안테나를 통해 공기 중으로 방사되도록 한다.
또한 전력 증폭부(5)에서 50dB 감쇄를 먹인 신호 출력을 받아 RF 하향 변환부(106)로 넘기면, RF 하향 변환부(6)에서는 이를 기저 대역 신호로 변환하여 다시 디지털 전치 보상부(3)로 들어가도록 하여 전력 증폭부(5)와 RF 상향 처리부(4)에서 발생하는 비선형 성분들을 지속적으로 감시하고 계산하여 역으로 보상된 신호가 출력되도록 한다.
여기서 디지털 전치 보상부(3)에서 수행하는 역할을 고찰해보면 다음과 같다.
즉, RF 상향 처리부(4)와 전력 증폭부(5)에서 발생하는 벌크 루프 게인(Bulk Loop Gain), 벌크 위상 로테이션(Bulk Phase rotation), 벌크 시간 지연(Bulk Time Delay), 그룹 지연 편차(Group Delay Variation), AM(Amplitude Modulation, 진폭 변조)/AM - AM/PM(Phase Modulation, 위상 변조)의 비선형성(Non-Linearity), 메모리 효과(Memory Effect) 등의 계산과 지속적인 감시로 역으로 보상한 신호와 비선형 성분 사이의 에러 플로(Error Floor)를 충분히 감소시키는 동작을 수행하고 있다.
그러나 이러한 종래 기술은 다음과 같은 문제점이 있게 된다.
즉, 도 1의 디지털 전치 보상부(3)의 역할에서 벌크 루프 게인, 벌크 위상 로테이션, 벌크 시간 지연, 그룹 지연 편차 등은 초기에 계산 되는 값들이며, 단 한 번의 계산으로 더 이상의 업데이트(Update)가 필요치 않은 상수 값들이다.
그리고 전력 증폭부(5)의 주파수 종속 편차(Frequency Dependent Variation) 성분과 시간 히스테리시스(Time Hysteresis) / 메모리 효과(Memory Effect) 성분들은 지속적인 업데이트가 필요한 성분이기는 하나, RF 상향 변환부(4)와 전력 증폭부(5)의 충분한 트레이닝(Training) 시간이 있기만 하다면 적응(Adaptive)적으로 동작하여 에러 플로(Error Floor)를 낮추어 주는 기능은, 도 3의 결과에서와 같이 실험을 통한 결과를 생각해 보면, 그 효과는 미미하며, 이는 결국 피드백 경로의 RF 하향 변환부(6)와 제어부(7)의 보드 내 실장 필요성에 관해 재고해 볼 필요가 생긴다.
더구나 디지털 전치 보상의 한계는 디지털 블록의 클럭 속도(Clock Rate)와 밀접한 관련이 있으며, 실제로 DPD 기능은 비실시간(Non-Real Time)으로 동작하기에 DPD + HPA의 비선형성(Non-Linearity)의 보상(Compensation)은 근본적인 한계를 가지고 있다고 할 수 있다.
그리고 당초의 목표인 전력 증폭부(5)의 효율성 측면에서도 DPD + HPA는 피크값과 평균값 비율(Peak to Average Ration, PAR)의 변화에 능동적으로 따라가지 못하는 단점도 보이고 있다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 기지국의 다중 캐리어 송신에서의 선형성 향상 기능을 담당하는 DTRA의 디지털 전치 보상 기능이 메모리 효과에 취약한 점을 보완하여 피드 포워드 방식을 겸하여 전력 증폭기의 효율을 향상시키면서도 저가의 고성능 선형화 기술을 구현할 수 있는 CDMA 기지국의 디지털 송수신 장치 및 그 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 CDMA 기지국의 디지털 송수신 장치는,
기지국의 상위 채널카드로부터 오는 신호를 받아 필터링을 수행하고 전치 보상을 수행하며, RF 처리를 수행하는 DTRA와; 상기 DTRA의 출력을 전력 증폭하여 출력하는 전력 증폭부와; 상기 전력 증폭부의 출력을 입력받아 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정과 인버스 FFT FIR 필터 추정을 수행하여 상기 DTRA에서 보정이 수행되도록 하는 DPD-JIG를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 CDMA 기지 국의 디지털 송수신 방법은,
기지국의 상위 채널카드로부터 오는 신호를 받아 필터링하고, 각 신호를 결합시키는 제 1 단계와; 상기 제 1 단계 후 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정값과 인버스 FFT FIR 필터 추정값에 의해 디지털 전치 보상을 수행하고 전력 증폭을 수행하는 제 2 단계와; 상기 제 2 단계에서 전력 증폭된 신호를 공기 중으로 방사시키는 제 3 단계를 포함하여 수행함을 그 기술적 구성상의 특징으로 한다.
이하, 상기와 같은 본 발명, CDMA 기지국의 디지털 송수신 장치 및 그 방법의 기술적 사상에 따른 일실시예를 도면을 참조하여 설명하면 다음과 같다.
도 4는 본 발명의 일 실시예에 의한 CDMA 기지국의 디지털 송수신 장치의 블록구성도이고, 도 5는 본 발명의 다른 실시예에 의한 CDMA 기지국의 디지털 송수신 장치의 블록구성도이다.
이에 도시된 바와 같이, CDMA 기지국의 디지털 송수신 장치는, 기지국의 상위 채널카드로부터 오는 신호를 받아 필터링을 수행하고 전치 보상을 수행하며, RF 처리를 수행하는 DTRA(Digital Transceiver Assembly)(10)와; 상기 DTRA(10)의 출력을 전력 증폭하여 출력하는 전력 증폭부(20)와; 상기 전력 증폭부(20)의 출력을 입력받아 벌크 게인(Bulk Gain), 벌크 위상(Bulk Phase), 벌크 지연에 의한 정정과 인버스(Inverse) FFT(Fast Fourier Transform, 고속 푸리에 변환) FIR(Finite Impulse Response, 유한 임펄스 응답) 필터 추정을 수행하여 상기 DTRA(10)에서 보 정이 수행되도록 하는 DPD-JIG(30)를 포함하여 구성된다.
상기에서 DTRA(10)는, 기지국의 상위 채널카드로부터 오는 신호를 받아 필터링하는 링크 FPGA(11)와; 상기 링크 FPGA(11)에서 출력되는 각 신호를 결합시키는 컴바이너(12)와; 상기 컴바이너(12)의 출력에 대해 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정과 인버스 FFT FIR 필터 추정에 의해 디지털 전치 보상을 수행하는 디지털 전치 보상부(13)와; 상기 디지털 전치 보상부(13)의 출력을 입력받아 아날로그 신호로 변환시키고 RF 신호로 상향 변환시켜 상기 전력 증폭부(20)로 출력하는 RF 상향 처리부(14)를 포함하여 구성된다.
상기에서 DPD-JIG(30)는, 상기 전력 증폭부(20)에서 증폭된 신호를 입력받아 디지털 신호로 변환시키고 하향 변환을 수행하는 RF 하향 변환부(31)와; 상기 RF 하향 변환부(31)의 출력을 입력받아 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정과 인버스 FFT FIR 필터 추정에 의한 제어 신호를 상기 DTRA(10) 내의 디지털 전치 보상부(13)로 출력하는 제어부(32)를 포함하여 구성된다.
또한 CDMA 기지국의 디지털 송수신 장치는, 기지국의 상위 채널카드로부터 오는 신호를 받아 필터링하는 링크 FPGA(11)와; 상기 링크 FPGA(11)에서 출력되는 각 신호를 결합시키는 컴바이너(12)와; 상기 컴바이너(12)의 출력에 대해 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정과 인버스 FFT FIR 필터 추정에 의해 디지털 전치 보상을 수행하는 디지털 전치 보상부(13)와; 상기 디지털 전치 보상부(13)의 출력을 입력받아 아날로그 신호로 변환시키고 RF 신호로 상향 변환시켜 상기 전력 증폭부(20)로 출력하는 RF 상향 처리부(14)와; 상기 RF 상향 처리부(14)의 출력을 전력 증폭하여 공기 중으로 방사하는 전력 증폭부(20)를 포함하여 구성된다.
또한 CDMA 기지국의 디지털 송수신 장치는, 전력 증폭부(20)에서 증폭된 신호를 입력받아 디지털 신호로 변환시키고 하향 변환을 수행하는 RF 하향 변환부(31)와; 상기 RF 하향 변환부(31)의 출력을 입력받아 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정과 인버스 FFT FIR 필터 추정에 의한 제어 신호를 상기 DTRA(10) 내의 디지털 전치 보상부(13)로 출력하는 제어부(32)를 포함하여 구성된다.
도 6은 본 발명에 의한 CDMA 기지국의 디지털 송수신 방법을 보인 흐름도이다.
이에 도시된 바와 같이, CDMA 기지국의 디지털 송수신 방법은, 기지국의 상위 채널카드로부터 오는 신호를 받아 필터링하고, 각 신호를 결합시키는 제 1 단계(ST11)(ST12)와; 상기 제 1 단계 후 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정값과 인버스 FFT FIR 필터 추정값에 의해 디지털 전치 보상을 수행하고 전력 증폭을 수행하는 제 2 단계(ST13)(ST14)와; 상기 제 2 단계에서 전력 증폭된 신호를 공기 중으로 방사시키는 제 3 단계(ST15)를 포함하여 수행한다.
이에 도시된 바와 같이, 상기 CDMA 기지국의 디지털 송수신 방법은, 상기 제 2 단계에서 전력 증폭된 신호를 기저대역 신호로 변환시켜 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정값과 인버스 FFT FIR 필터 추정값을 계산한 다음 상기 제 2 단계로 리턴하는 제 4 단계(ST16 ~ ST18)를 더욱 포함하여 수행한다.
상기에서 제 4 단계는, 상기 제 2 단계에서 전력 증폭된 신호를 기저대역 신호로 변환시켜 디지털 트레이닝(Training) 신호를 입력하여 벌크 게인, 벌크 위상, 벌크 지연 추정값을 계산하는 제 11 단계(ST16)와; 상기 제 11 단계 후 전력 증폭된 피드백 신호를 입력신호에 매치(Match)시키기 위한 스케일드(Scaled), 로테이티드(rotated), 딜레이(Delay)를 계산하는 제 12 단계(ST17)와; 상기 제 12 단계 후 협대역 시그널을 전대역에 스위프(sweep)시켜 진폭과 위상을 계산하여 인버스 FFT FIR 필터 추정을 수행한 다음 상기 제 2 단계로 리턴하는 제 13 단계(ST18)를 포함하여 수행한다.
이와 같이 구성된 본 발명에 의한 CDMA 기지국의 디지털 송수신 장치 및 그 방법의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
먼저 본 발명은 기지국의 다중 캐리어 송신에서의 선형성 향상 기능을 담당하는 DTRA의 디지털 전치 보상 기능이 메모리 효과에 취약한 점을 보완하여 피드 포워드 방식을 겸하여 전력 증폭기의 효율을 향상시키면서도 저가의 고성능 선형화 기술을 구현하고자 한 것이다.
그래서 본 발명은 도 4에서와 같이 DTRA(10)와 전력 증폭부(20)와 DPD-JIG(30)로 구성하여 테스트 할 수 있다.
또한 본 발명은 테스트가 끝나고 기지국에 실제로 실장할 경우에는 도 5에서와 같이, DTRA(10)와 전력 증폭부(20) 만으로 구성되도록 할 수 있다.
또한 본 발명은 테스트를 위해서 DPD-JIG(30) 만으로 구성되도록 할 수 있다.
그래서 도 4에서 링크 FPGA(11), 컴바이너(12), 디지털 전치 보상부(13), RF 상향 처리부(14)를 거친 신호는 바로 전력 증폭부(20)로 유입된다. 즉, 오픈 루프 (Open Loop) 구조의 신호만이 있을 뿐 되먹임되는 신호는 별도의 지그(Jig) 형태로 밖으로 나왔다.
이러한 DPD-JIG(30)와 같은 지그 보드(Jig Board) 한 장으로 다수의 DTRA(10)를 튜닝(Tuning) 할 수 있으며, 실제 기지국에 장착할 때는 DPD-JIG(30)를 제거하여 피드백 경로(Feed Back Path)를 절감할 수 있다. 이는 비용 측면에서의 장점 뿐만 아니라, 보드 내의 구성이 단순화되어 불량률을 줄일 수도 있고, 피드백 경로에서 나오는 간섭 성분까지를 배제시킬 수 있다.
그리고 DPD-JIG(30)의 RF 하향 변환부(31)와 제어부(32)는 초기의 지연(Delay)이나 IMD(Inter Modulation Distortion, 변조간 왜곡) 성분을 계산하고 적응(Adaptive)적으로 동작을 수행하는 클로즈드 루프(Closed Loop)를 구성하는 블록인데, 이를 하나의 지그(Jig)화 함으로써 적응 에러 정정(Adaptive Error Correction) 기능은 실제 기지국에 장착할 때 제외하여 포기하도록 한다.
한편 DTRA(10)와 전력 증폭부(20)의 RF 튜닝(Tuning)이 마무리 된 시점에 DTRA(10)와 DPD-JIG(30)를 연결하여 클로즈드 루프(Closed Loop)를 구성한 뒤 디지털 전치 보상부(13)에 디지털 트레이닝 신호를 입력하여 벌크 게인(Bulk Gain), 벌크 위상(Bulk Phase), 벌크 지연(Bulk Delay) 추정값(Estimation Value)을 계산한다. 그 계산식은 다음의 수학식 1 내지 수학식 3과 같다.
Figure 112004059036089-PAT00001
Figure 112004059036089-PAT00002
Figure 112004059036089-PAT00003
여기서 R은 벌크 지연 시간이고, θ는 벌크 위상이며, G는 벌크 게인이고, T와 t는 시간이며, Vm(t)는 입력 신호이고, Vf(t)는 피드백 신호이며, E는 에너지이다.
일단 위의 수학식 1 내지 수학식 3과 같은 벌크 지연 시간, 벌크 위상, 벌크 게인의 세 가지 파라미터가 계산되면, 전력 증폭부(20)의 피드백 신호인 Vf(t)를 입력신호 Vm(t)에 매치시키기 위한 스케일드(Scaled), 로테이티드(rotated), 딜레이(Delay)의 계산이 가능하다.
이는 결국 간단한 복소수 게인(Gain)과 벌크(Bulk) 전파지연 필터(Filter)로 구현이 가능하게 된다.
이로써 전력 증폭부(20)의 예상 출력 파형은 계산상으로는 시간적으로 동기화되고, 진폭과 위상은 매치(Match)가 된다.
두 번째 과정은 게인 차원에서 광대역 주파수 영역에서 주파수를 변수로 하 는 함수를 구현하기 위해 협대역 시그널(Narrow Band Signal)을 전 대역에 스위프(Sweep)시켜 진폭(Amplitude)과 위상(Phase)을 계산하는 것이다.
이는 전력 증폭부(20)의 포화 영역 이상의 전력과 PAR(피크값과 평균값 비율)을 고려하여 충분한 크기의 신호를 좁은 해상도(Resolution)로 뿌려 주파수를 변수로 하는 정밀한 함수를 계산하도록 하는 것이 관건이다.
각각의 주파수에 따른 게인 벡터(Gain Vector) k와 위상(Phase)의 응답은 입력 디지털 신호의 각각에 매칭이 되도록 1:1 매핑(Mapping)이 되며, 이에 상응하는 계산식은 다음의 수학식 4 및 수학식 5와 같다.
Figure 112004059036089-PAT00004
Figure 112004059036089-PAT00005
그래서 수학식 4와 수학식 5에서의 계산과 같이 전력 증폭부(20)의 광대역 주파수의 각각의 응답을 표현하는 개개의 FIR 필터들은 상수(Arg) 진폭과 변동 주파수의 크로스 디멘션(Cross Dimension)을 통한 행렬에 벡터(Vector, "*")를 취함으로 계수(Coefficients)를 계산한다.
또한 이를 시간 축 상에서 인버스 고속 푸리에 변환(Inverse Fast Fourier Transform)을 통해 필터 탭(Filter Tab)을 계산한다.
이러한 과정은 모든 입력 신호의 128 크기(magnitude)에 따라 반복되고, 이러한 필터 세트(Filter Set)를 전력 증폭 모델로 하여 디지털 전치 보상부(13) 내부의 RAM(Random Access Memory)에 저장한다.
그래서 DTRA(10)는 이러한 일련의 과정 뒤에 적응적인 동작을 위해 수학식 1 내지 수학식 5의 계산에 의해 만들어진 전력 증폭 모델(Power Amplifier Model)의 에러 플로(Error Floor)를 낮추는 일련의 과정을 거친다.
그 과정을 통한 에러 수렴 플로(Error Convergence Floor)를 도 7에 보였다. 이러한 도 7은 본 발명에 의해 각 단계별 에러 수렴 효과를 보인 그래프이다.
그래서 도 4의 Step No. 1의 "Bulk Delay, Gain, & Phase Correction"과 Step No. 2의 "Inverse FFT FIR Filter Estimation" 만으로 에러 크기(Error Magnitude)를 10E-3까지 내릴 수 있음을 볼 수 있다.
그러므로 Step No. 2 까지만 수행해도 실제 기지국에 적용할 때 문제가 없다.
그 이후의 온도나 전력 증폭부(20)의 트랜지스터 다이(Transistor Die)의 특성에 의한 IMD 변화량은 지극히 미미하고, 이는 적은 량의 에러 발생량이므로, 이를 보상하기 위해서는 기존의 LPA를 사용하면 될 것이다. 하지만 현재까지 사용하던 LPA 구조에서 그 용량을 절 반 이상으로 줄여도 성능에 영향이 없음을 도 7에서와 같이 실험을 통해 확인하였다. 즉, Step No. 2 까지만 수행시킨 LPA를 사용할 경우 기존의 30 Watt 정격 용량의 전력 증폭부(20)를 70 Watt 이상 사용할 수 있음이 이미 증명되었다. 이는 실험을 통해 이미 확인한 결과이며, 디지털 전치 보상부 (13)의 구조가 비실시간(Non-Real Time)으로 동작하고, 동작 주파수가 제한되어 있기 때문에 태생적으로 안고 갈 수 밖에 없는 비선형 성분 보상을 위한 시간 지연 부분도 해결이 가능하다.
또한 트레이닝이 충분히 된 상태에서 DTRA(10)에 연결된 DPD-JIG(30)를 제거한 상태, 즉 시스템에 실제로 실장 될 형태의 DTRA(10)와 전력 증폭부(20)를 도 5에 나타내었다. 그래서 도 5에서와 같이 내부 블록이 단순화 되었고, 원가 절감과 성능 향상과 빠른 에러 수렴 시간을 가질 수 있게 된다.
이처럼 본 발명은 기지국의 다중 캐리어 송신에서의 선형성 향상 기능을 담당하는 DTRA의 디지털 전치 보상 기능이 메모리 효과에 취약한 점을 보완하여 피드 포워드 방식을 겸하여 전력 증폭기의 효율을 향상시키면서도 저가의 고성능 선형화 기술을 구현하게 되는 것이다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이, 본 발명에 의한 CDMA 기지국의 디지털 송수신 장치 및 그 방법은 기지국의 다중 캐리어 송신에서의 선형성 향상 기능을 담당하는 DTRA의 디지털 전치 보상 기능이 메모리 효과에 취약한 점을 보완하여 피드 포워드 방식을 겸하여 전력 증폭기의 효율을 향상시키면서도 저가의 고성능 선형화 기술을 구현할 수 있는 효과가 있게 된다.
따라서 본 발명의 장점을 정리하면 다음과 같이 설명할 수 있다.
1) 전력 증폭기의 선형화 성능 극대화.
2) RF 처리 블록의 원가 절감.
3) 사업자들의 LPA 구조 선호도 만족.
4) 전력 증폭기의 전력 효율 상승.
5) 트랜시버의 피드백 경로를 없애 원가 절감 및 가격 경쟁력 확보.

Claims (8)

  1. 기지국의 상위 채널카드로부터 오는 신호를 받아 필터링을 수행하고 전치 보상을 수행하며, RF 처리를 수행하는 DTRA와;
    상기 DTRA의 출력을 전력 증폭하여 출력하는 전력 증폭부와;
    상기 전력 증폭부의 출력을 입력받아 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정과 인버스 FFT FIR 필터 추정을 수행하여 상기 DTRA에서 보정이 수행되도록 하는 DPD-JIG를 포함하여 구성된 것을 특징으로 하는 CDMA 기지국의 디지털 송수신 장치.
  2. 제 1 항에 있어서, 상기 DTRA는,
    기지국의 상위 채널카드로부터 오는 신호를 받아 필터링하는 링크 FPGA와;
    상기 링크 FPGA에서 출력되는 각 신호를 결합시키는 컴바이너와;
    상기 컴바이너의 출력에 대해 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정과 인버스 FFT FIR 필터 추정에 의해 디지털 전치 보상을 수행하는 디지털 전치 보상부와;
    상기 디지털 전치 보상부의 출력을 입력받아 아날로그 신호로 변환시키고 RF 신호로 상향 변환시켜 상기 전력 증폭부로 출력하는 RF 상향 처리부를 포함하여 구성된 것을 특징으로 하는 CDMA 기지국의 디지털 송수신 장치.
  3. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서, 상기 DPD-JIG는,
    상기 전력 증폭부에서 증폭된 신호를 입력받아 디지털 신호로 변환시키고 하향 변환을 수행하는 RF 하향 변환부와;
    상기 RF 하향 변환부의 출력을 입력받아 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정과 인버스 FFT FIR 필터 추정에 의한 제어 신호를 상기 DTRA 내의 디지털 전치 보상부로 출력하는 제어부를 포함하여 구성된 것을 특징으로 하는 CDMA 기지국의 디지털 송수신 장치.
  4. 기지국의 상위 채널카드로부터 오는 신호를 받아 필터링하는 링크 FPGA와;
    상기 링크 FPGA에서 출력되는 각 신호를 결합시키는 컴바이너와;
    상기 컴바이너의 출력에 대해 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정과 인버스 FFT FIR 필터 추정에 의해 디지털 전치 보상을 수행하는 디지털 전치 보상부와;
    상기 디지털 전치 보상부의 출력을 입력받아 아날로그 신호로 변환시키고 RF 신호로 상향 변환시켜 상기 전력 증폭부로 출력하는 RF 상향 처리부와;
    상기 RF 상향 처리부의 출력을 전력 증폭하여 공기 중으로 방사하는 전력 증폭부를 포함하여 구성된 것을 특징으로 하는 CDMA 기지국의 디지털 송수신 장치.
  5. 전력 증폭부에서 증폭된 신호를 입력받아 디지털 신호로 변환시키고 하향 변환을 수행하는 RF 하향 변환부와;
    상기 RF 하향 변환부의 출력을 입력받아 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정과 인버스 FFT FIR 필터 추정에 의한 제어 신호를 상기 DTRA 내의 디지털 전치 보상부로 출력하는 제어부를 포함하여 구성된 것을 특징으로 하는 CDMA 기지국의 디지털 송수신 장치.
  6. 기지국의 상위 채널카드로부터 오는 신호를 받아 필터링하고, 각 신호를 결합시키는 제 1 단계와;
    상기 제 1 단계 후 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정값과 인버스 FFT FIR 필터 추정값에 의해 디지털 전치 보상을 수행하고 전력 증폭을 수행하는 제 2 단계와;
    상기 제 2 단계에서 전력 증폭된 신호를 공기 중으로 방사시키는 제 3 단계를 포함하여 수행하는 것을 특징으로 하는 CDMA 기지국의 디지털 송수신 방법.
  7. 제 6 항에 있어서, 상기 CDMA 기지국의 디지털 송수신 방법은,
    상기 제 2 단계에서 전력 증폭된 신호를 기저대역 신호로 변환시켜 벌크 게인, 벌크 위상, 벌크 지연에 의한 정정값과 인버스 FFT FIR 필터 추정값을 계산한 다음 상기 제 2 단계로 리턴하는 제 4 단계를 더욱 포함하여 수행하는 것을 특징으로 하는 CDMA 기지국의 디지털 송수신 방법.
  8. 제 7 항에 있어서, 상기 제 4 단계는,
    상기 제 2 단계에서 전력 증폭된 신호를 기저대역 신호로 변환시켜 디지털 트레이닝 신호를 입력하여 벌크 게인, 벌크 위상, 벌크 지연 추정값을 계산하는 제 11 단계와;
    상기 제 11 단계 후 전력 증폭된 피드백 신호를 입력신호에 매치시키기 위한 스케일드, 로테이티드, 딜레이를 계산하는 제 12 단계와;
    상기 제 12 단계 후 협대역 시그널을 전대역에 스위프시켜 진폭과 위상을 계산하여 인버스 FFT FIR 필터 추정을 수행한 다음 상기 제 2 단계로 리턴하는 제 13 단계를 포함하여 수행하는 것을 특징으로 하는 CDMA 기지국의 디지털 송수신 방법.
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