KR20060064861A - Methods for forming minimum patterns of semiconductor devices - Google Patents

Methods for forming minimum patterns of semiconductor devices Download PDF

Info

Publication number
KR20060064861A
KR20060064861A KR1020040103533A KR20040103533A KR20060064861A KR 20060064861 A KR20060064861 A KR 20060064861A KR 1020040103533 A KR1020040103533 A KR 1020040103533A KR 20040103533 A KR20040103533 A KR 20040103533A KR 20060064861 A KR20060064861 A KR 20060064861A
Authority
KR
South Korea
Prior art keywords
photoresist
pattern
layer
film
patterns
Prior art date
Application number
KR1020040103533A
Other languages
Korean (ko)
Inventor
신철호
채윤숙
민경진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040103533A priority Critical patent/KR20060064861A/en
Publication of KR20060064861A publication Critical patent/KR20060064861A/en

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/095—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having more than one photosensitive layer
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

반도체 소자의 미세 패턴 형성 방법을 제공한다. 이 방법에 따르면, 기판의 하부 물질층 상에 제1 감광막을 형성하고, 제1 감광막을 패터닝하여 하부 물질층 상에 옆으로 서로 이격된 제1 감광막 패턴들을 형성한다. 제1 감광막 패턴의 표면에 반응방지막을 형성하고, 반응방지막을 갖는 기판 전면에 제2 감광막을 형성한다. 제2 감광막을 패터닝하여 제1 감광막 패턴들 사이의 영역에 제2 감광막 패턴을 형성한다. 이때, 제1 및 제2 감광막 패턴들은 서로 이격되며, 반응방지막은 제1 감광막 패턴과 제2 감광막간의 반응을 방지한다.A method of forming a fine pattern of a semiconductor device is provided. According to this method, a first photoresist film is formed on a lower material layer of the substrate, and the first photoresist film is patterned to form first photoresist patterns spaced apart from each other on the lower material layer. A reaction prevention film is formed on the surface of the first photoresist film pattern, and a second photoresist film is formed on the entire surface of the substrate having the reaction prevention film. The second photoresist film is patterned to form a second photoresist pattern in an area between the first photoresist patterns. In this case, the first and second photoresist patterns are spaced apart from each other, and the reaction prevention layer prevents the reaction between the first photoresist pattern and the second photoresist layer.

Description

반도체 소자의 미세 패턴 형성 방법{METHODS FOR FORMING MINIMUM PATTERNS OF SEMICONDUCTOR DEVICES}TECHNICAL FORMING METHOD FOR SEMICONDUCTOR DEVICES

도 1은 종래의 포토리소그라피 공정을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a conventional photolithography process.

도 2 내지 도 6은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들이다.2 to 6 are cross-sectional views illustrating a method for forming a fine pattern according to an embodiment of the present invention.

도 7 내지 도 9는 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들이다.7 to 9 are cross-sectional views illustrating a method for forming a fine pattern according to another exemplary embodiment of the present invention.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 미세 패턴을 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a fine pattern.

반도체 소자의 패턴들은 주로 포토리소그라피 공정에 의해 정의된다. 반도체 소자의 고집적화 경향에 따라, 반도체 패턴들은 점점 미세해지고 있다. 이에 반해, 포토리소그라피 공정을 수행하는 노광장치의 분해능(resolution)이 한계에 다다르고 있어 미세 패턴의 구현이 점점 어려워지고 있다. 따라서, 노광장치의 한계를 극복할 수 있는 여러가지 방안들에 대해 많은 연구가 진행되고 있다. The patterns of the semiconductor device are mainly defined by a photolithography process. In accordance with the trend toward higher integration of semiconductor devices, semiconductor patterns are becoming finer. In contrast, since the resolution of the exposure apparatus that performs the photolithography process is approaching the limit, it is increasingly difficult to implement a fine pattern. Therefore, many studies have been conducted on various ways to overcome the limitations of the exposure apparatus.                         

도 1은 종래의 포토리소그라피 공정을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a conventional photolithography process.

도 1을 참조하면, 기판(1) 상에 감광막을 형성하고, 상기 감광막에 선택적으로 노광하는 노광 공정을 수행한다. 이어서, 상기 기판(1)에 현상 공정을 수행하여 감광막 패턴들(2)을 형성한다. 인접한 한쌍의 감광막 패턴들(2)은 소정의 간격(3)으로 서로 이격되어 있다.Referring to FIG. 1, an exposure process of forming a photoresist film on the substrate 1 and selectively exposing the photoresist film is performed. Subsequently, a development process is performed on the substrate 1 to form photoresist patterns 2. The pair of adjacent photoresist patterns 2 are spaced apart from each other at a predetermined interval 3.

반도체 소자의 고집적화 경향이 심화됨에 따라, 상기 간격(3)은 주로 디자인룰의 최소폭으로 정의되고 있다. 이러한 상황에서, 반도체 소자의 최소폭이 나노(nano)급으로 극소화되고 있어 상기 감광막 패턴들(2)의 불량들이 유발되고 있다. 특히, 상술한 바와 같이, 상기 간격(3)이 디자인룰의 최소폭이 됨으로써, 이웃하는 상기 감광막 패턴들(2)의 간섭등에 의해, 상기 감광막 패턴들(2)의 불량이 심화되고 있다. 이러한 상기 감광막 패턴(2)의 불량은 단위 소자를 구성하는 실(real) 패턴들의 불량을 유발시킴으로써, 반도체 소자의 특성이 매우 열화될 수 있다.As the trend toward higher integration of semiconductor devices is intensified, the gap 3 is mainly defined as the minimum width of the design rule. In this situation, the minimum width of the semiconductor device is minimized to nanoscale, causing defects of the photoresist patterns 2. In particular, as described above, since the gap 3 becomes the minimum width of the design rule, defects of the photoresist patterns 2 are deepened due to interference of the neighboring photoresist patterns 2. Such a failure of the photosensitive film pattern 2 causes a failure of the real patterns constituting the unit device, thereby deteriorating the characteristics of the semiconductor device.

본 발명은 상술한 문제점들을 해결하기 위한 것으로, 고집적화에 매우 용이한 반도체 소자의 미세 패턴 형성 방법을 제공하는데 있다.The present invention is to solve the above-described problems, and to provide a method of forming a fine pattern of a semiconductor device very easy to high integration.

상술한 기술적 과제를 해결하기 위한 반도체 소자의 미세 패턴 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 기판의 하부 물질층 상에 제1 감광막을 형성하고, 상기 제1 감광막을 패터닝하여 상기 하부 물질층 상에 옆으로 서 로 이격된 제1 감광막 패턴들을 형성한다. 상기 제1 감광막 패턴의 표면에 반응방지막을 형성하고, 상기 반응방지막을 갖는 기판 전면에 제2 감광막을 형성한다. 상기 제2 감광막을 패터닝하여 상기 제1 감광막 패턴들 사이의 영역에 제2 감광막 패턴을 형성한다. 이때, 상기 제1 및 제2 감광막 패턴들은 서로 이격되며, 상기 반응방지막은 상기 제1 감광막 패턴과 상기 제2 감광막간의 반응을 방지한다.To provide a fine pattern forming method of a semiconductor device for solving the above technical problem. This method includes the following steps. A first photoresist layer is formed on the lower material layer of the substrate, and the first photoresist layer is patterned to form first photoresist patterns spaced apart from each other on the lower material layer. A reaction prevention film is formed on the surface of the first photoresist film pattern, and a second photoresist film is formed on the entire surface of the substrate having the reaction prevention film. The second photoresist layer is patterned to form a second photoresist layer pattern in a region between the first photoresist layer patterns. In this case, the first and second photoresist patterns are spaced apart from each other, and the reaction prevention layer prevents a reaction between the first photoresist pattern and the second photoresist layer.

일 실시예에 있어서, 상기 반응방지막을 형성하는 단계는 상기 제1 감광막 패턴을 갖는 기판에 실리콘을 공급하여 상기 제1 감광막 패턴의 표면에 상기 실리콘을 확산시키는 단계를 포함할 수 있다. 이때, 상기 반응방지막은 상기 제1 감광막 패턴의 상기 실리콘이 확산된 부분이다. 이 경우에, 상기 방법은 상기 제2 감광막 패턴을 형성한 후에, 상기 제1 및 제2 감광막 패턴들 사이의 영역에 형성된 실리콘층을 제거하는 단계를 더 포함할 수 있다. 상기 실리콘은 스퍼터링 방식에 의해 상기 기판에 공급될 수 있다.In example embodiments, the forming of the reaction prevention layer may include supplying silicon to a substrate having the first photoresist pattern, thereby diffusing the silicon onto the surface of the first photoresist pattern. In this case, the reaction prevention film is a portion where the silicon of the first photoresist pattern is diffused. In this case, after forming the second photoresist pattern, the method may further include removing a silicon layer formed in a region between the first and second photoresist patterns. The silicon may be supplied to the substrate by a sputtering method.

일 실시예에 있어서, 상기 반응방지막을 형성하는 단계는 상기 제1 감광막 패턴을 갖는 기판에 콘포말하게 폴리머(polymer)층을 증착하는 단계를 포함할 수 있다. 이때, 상기 폴리머층은 불화탄소(CxFy), 불화탄화수소(CxHy Fz) 및 탄화수소(CxHy)으로 구성된 일군에서 선택된 적어도 하나의 성분을 포함하며, 상기 반응방지막은 상기 제1 감광막 패턴의 표면 상에 형성된 상기 폴리머층이다. 이 경우에, 상기 방법은 상기 제2 감광막 패턴을 형성한 후에, 상기 제2 감광막 패턴을 식각 마스크로 사용하여 제1 및 제2 감광막 패턴들 사이의 영역에 형성된 상기 폴리머층, 및 상기 반응방지막을 제거하는 단계를 더 포함할 수 있다.In example embodiments, the forming of the reaction prevention layer may include depositing a polymer layer conformally on a substrate having the first photoresist pattern. In this case, the polymer layer includes at least one component selected from the group consisting of carbon fluoride (C x F y ), hydrocarbon fluoride (C x H y F z ) and hydrocarbon (C x H y ), wherein the reaction prevention film The polymer layer formed on the surface of the first photosensitive film pattern. In this case, the method includes forming the second photoresist pattern, and then using the second photoresist pattern as an etch mask, the polymer layer formed in the region between the first and second photoresist patterns, and the reaction prevention film. It may further comprise the step of removing.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers (or films) and regions are exaggerated for clarity. In addition, where it is said that a layer (or film) is "on" another layer (or film) or substrate, it may be formed directly on another layer (or film) or substrate or a third layer between them. (Or membrane) may be interposed. Portions denoted by like reference numerals denote like elements throughout the specification.

(제1 실시예)(First embodiment)

도 2 내지 도 6은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들이다.2 to 6 are cross-sectional views illustrating a method for forming a fine pattern according to an embodiment of the present invention.

도 2를 참조하면, 상부에 하부 물질층(105)을 갖는 기판(100)을 준비한다. 상기 하부 물질층(105)는 상기 기판(100) 상에 화학기상증착법, 물리기상증착법, 원자층적층법 또는 에피택시얼법등으로 형성된 물질층일 수 있다. 이 경우에, 상기 기판(100)과 상기 하부 물질층(105) 사이에는 다른 물질층이 개재될 수 있다. 이와는 달리, 상기 하부 물질층(105)은 상기 기판(100)의 일부분 일수도 있다.Referring to FIG. 2, a substrate 100 having a lower material layer 105 is prepared. The lower material layer 105 may be a material layer formed on the substrate 100 by chemical vapor deposition, physical vapor deposition, atomic layer deposition, or epitaxial method. In this case, another material layer may be interposed between the substrate 100 and the lower material layer 105. Alternatively, the lower material layer 105 may be part of the substrate 100.

상기 하부 물질층(105) 상에 반사 방지막(110)을 형성한다. 상기 반사 방지 막(110)은 노광되는 빛의 난반사등을 방지할 수 있는 물질로 형성한다. 예컨대, 상기 반사 방지막은 유기 반사 방지막 또는 무기 반사방지막등으로 형성할 수 있다.An anti-reflection film 110 is formed on the lower material layer 105. The anti-reflection film 110 is formed of a material capable of preventing diffuse reflection of light to be exposed. For example, the antireflection film may be formed of an organic antireflection film or an inorganic antireflection film.

상기 반사 방지막(110) 상에 제1 감광막(115)을 형성한다. 상기 제1 감광막(115)은 상기 기판(100) 상에 코딩 방식으로 도포된 후에, 프리베이크(pre bake) 공정을 수행하여 형성할 수 있다.The first photosensitive film 115 is formed on the antireflection film 110. The first photoresist film 115 may be formed by applying a coding method on the substrate 100 and then performing a pre bake process.

도 3을 참조하면, 상기 제1 감광막(115)에 순차적인 노광 공정 및 현상 공정을 포함하는 패터닝 공정을 수행하여 상기 반사 방지막(110) 상에 복수개의 제1 감광막 패턴들(115a)을 형성한다. 인접한 상기 제1 감광막 패턴들(115a)은 제1 간격(W1)으로 서로 옆으로 이격되어 있다.Referring to FIG. 3, a plurality of first photoresist patterns 115a are formed on the anti-reflection film 110 by performing a patterning process including a sequential exposure process and a development process on the first photoresist layer 115. . Adjacent first photoresist patterns 115a are laterally spaced apart from each other at a first interval W1.

상기 제1 감광막 패턴(115a)을 갖는 기판(100)에 실리콘들을 공급하여 상기 제1 감광막 패턴(115a)의 표면에 실리콘을 확산시킨다. 이때, 상기 제1 감광막 패턴(115a)의 실리콘이 확산된 부분은 반응방지막(120a)에 해당한다. 상기 반응방지막(120a)은 상기 실리콘이 상기 제1 감광막 패턴(115a)의 표면으로 확산됨으로써, 상기 반응방지막(120a)을 갖는 상기 제1 감광막 패턴(115a)의 선폭은 상기 제1 감광막 패턴(115a)과 동일할 수 있다.Silicon is supplied to the substrate 100 having the first photoresist pattern 115a to diffuse silicon onto the surface of the first photoresist pattern 115a. In this case, a portion where silicon is diffused in the first photoresist layer pattern 115a corresponds to the reaction prevention layer 120a. Since the silicon is diffused to the surface of the first photoresist pattern 115a, the line width of the first photoresist pattern 115a having the reaction prevention layer 120a is the first photoresist pattern 115a. May be the same as).

상기 실리콘은 스퍼터링(sputtering) 방식에 의해 공급되는 것이 바람직하다. 상기 반응방지막(120a)이 형성될때, 상기 제1 감광막 패턴들(115a) 사이에 노출된 상기 반사 방지막(110) 상에 실리콘층(120)이 형성될 수 있다.The silicon is preferably supplied by a sputtering method. When the reaction prevention layer 120a is formed, the silicon layer 120 may be formed on the anti-reflection layer 110 exposed between the first photoresist pattern 115a.

도 4 및 도 5를 참조하면, 상기 반응방지막(120a)을 갖는 기판(100) 상에 제2 감광막(125)을 형성한다. 이때, 상기 반응방지막(120a)은 상기 제1 감광막 패턴 (115a)과 상기 제2 감광막(125)간의 상호혼합등의 반응을 방지한다. 이에 따라, 상기 제1 감광막 패턴(115a)은 패터닝된 상태를 그대로 유지한다. 좀더 구체적으로, 상기 제1 감광막 패턴(115a)이 포스트 베이크(post bake) 공정등으로 그 구조가 치밀해졌다할지라도, 상기 제1 감광막 패턴(115a) 및 상기 제2 감광막(125)은 모두 감광막들임으로, 상호혼합등의 반응이 유발될 수 있다. 이에, 상기 제1 감광막 패턴(115a)의 표면에 상기 반응방지막(120a)이 형성됨으로써, 상기 제1 감광막 패턴(115a)은 상기 제2 감광막(125)과 반응하지 않고, 그 형태를 그대로 유지할 수 있다.4 and 5, the second photoresist film 125 is formed on the substrate 100 having the reaction prevention film 120a. In this case, the reaction prevention film 120a prevents a reaction such as mutual mixing between the first photoresist film pattern 115a and the second photoresist film 125. Accordingly, the first photoresist pattern 115a maintains the patterned state as it is. More specifically, although the structure of the first photoresist pattern 115a is dense by a post bake process or the like, both the first photoresist pattern 115a and the second photoresist 125 are photoresist films. As a result, a reaction such as intermixing may be induced. As a result, the reaction prevention film 120a is formed on the surface of the first photoresist pattern 115a, so that the first photoresist pattern 115a does not react with the second photoresist layer 125 and maintains its shape. have.

이어서, 상기 제2 감광막(125)에 노광 공정 및 현상 공정을 포함하는 패터닝 공정을 수행하여 제2 감광막 패턴들(125a)을 형성한다. 상기 제2 감광막 패턴들(125a)은 인접한 상기 제1 감광막 패턴들(115a) 사이에 형성된다. 인접한 상기 제2 감광막 패턴들(125a)은 제2 간격(W2)으로 이격되어 있다. 상기 기판(100) 상에는 상기 제1 및 제2 감광막 패턴들(115a,125a)이 옆으로 교대로 반복적으로 형성된다. 인접한 상기 제1 및 제2 감광막 패턴들(115a,125a)도 서로 이격되어 있다. 상기 제2 감광막 패턴(125a)은 상기 제1 감광막 패턴들(115a) 사이의 상기 실리콘층(120) 상에 형성될 수 있다.Subsequently, the second photoresist layer 125 may be patterned to include the exposure process and the development process, thereby forming the second photoresist layer patterns 125a. The second photoresist patterns 125a are formed between adjacent first photoresist patterns 115a. Adjacent second photoresist patterns 125a are spaced apart from each other by a second interval W2. The first and second photoresist patterns 115a and 125a are alternately and alternately formed on the substrate 100. Adjacent first and second photoresist patterns 115a and 125a are also spaced apart from each other. The second photoresist layer pattern 125a may be formed on the silicon layer 120 between the first photoresist layer patterns 115a.

상기 제1 간격(W1)은 상기 제2 감광막 패턴(125a)의 선폭과, 상기 제2 감광막 패턴(125a)과 그것의 양측에 배치된 상기 제1 감광막 패턴들(115a)간의 간격들의 합에 해당한다. 이에 따라, 상기 제1 간격(W1)은 종래의 감광막 패턴들간의 간격에 비하여 월등히 넓다. 이와 마찬가지로, 상기 제2 간격(W2)은 상기 제1 감광막 패턴(115a)의 선폭과, 상기 제1 감광막 패턴(115a)과 그것의 양측에 배치된 상기 제2 감광막 패턴들(125a)간의 간격들의 합에 해당한다. 따라서, 상기 제2 간격(W1)도 종래의 감광막 패턴들간의 간격이 비하여 월등히 넓다. 상기 제1 및 제2 감광막 패턴들(115a,125a)의 선폭이 디자인룰의 최소폭이고, 인접한 상기 제1 및 제2 감광막 패턴들(115a,125a)간의 간격도 디자인룰의 최소폭일 경우, 상기 제1 및 제2 간격들(W1,W2)은 3배의 최소폭에 해당할 수 있다.The first interval W1 corresponds to the sum of the line widths of the second photoresist pattern 125a and the intervals between the second photoresist pattern 125a and the first photoresist patterns 115a disposed on both sides thereof. do. Accordingly, the first gap W1 is much wider than the gap between conventional photoresist patterns. Similarly, the second gap W2 is a line width of the first photoresist pattern 115a and a gap between the first photoresist pattern 115a and the second photoresist patterns 125a disposed on both sides thereof. It is the sum. Accordingly, the second gap W1 is also much wider than the gap between the conventional photoresist patterns. When the line widths of the first and second photoresist patterns 115a and 125a are the minimum width of the design rule, and the interval between adjacent first and second photoresist patternes 115a and 125a is also the minimum width of the design rule, The first and second intervals W1 and W2 may correspond to three times the minimum width.

이에 더하여, 인접한 상기 제1 및 제2 감광막 패턴들(115a,125a)간의 간격은 디자인룰에 최소폭 보다 작게 형성할 수도 있다. 예컨대, 인접한 상기 제1 및 제2 감광막 패턴들(115a,125a)간의 간격이 디자인룰 상 최소폭의 1/2일지라도, 상기 제1 및 제2 간격들(W1,W2)은 2배의 최소폭에 해당한다. 이에 따라, 상기 제1 및 제2 감광막 패턴들(115a,125a)은 충분히 형성할 수 있다. 그 결과, 상기 제1 및 제2 감광막 패턴들(115a,125a)간의 간격을 디자인룰의 최소폭보다 감소시켜 더욱 고집적화된 반도체 소자를 구현할 수 있다.In addition, the distance between the adjacent first and second photoresist pattern 115a and 125a may be smaller than the minimum width in the design rule. For example, even if the distance between the adjacent first and second photoresist patterns 115a and 125a is 1/2 of the minimum width according to the design rule, the first and second gaps W1 and W2 are twice the minimum width. Corresponds to Accordingly, the first and second photoresist layer patterns 115a and 125a may be sufficiently formed. As a result, the semiconductor device may be more highly integrated by reducing the gap between the first and second photoresist pattern patterns 115a and 125a than the minimum width of the design rule.

결과적으로, 상기 기판(100) 상에 형성되는 감광막 패턴들(115a,125a)을 넓은 제1 간격(W1)의 제1 감광막 패턴(115a)과, 넓은 제2 간격(W2)의 제2 감광막 패턴(125a)으로 나누어 형성시킴으로써, 상기 제1 및 제2 감광막 패턴들(115a)은 모두 패터닝 공정이 매우 용이하다. 따라서, 나노급 또는 그 이하의 미세 패턴들도 매우 용이하게 형성할 수 있다.As a result, the photoresist patterns 115a and 125a formed on the substrate 100 may have a first photoresist pattern 115a having a wide first spacing W1 and a second photoresist pattern having a wide second spacing W2. By dividing into 125a, the first and second photoresist pattern 115a are very easily patterned. Therefore, the nano-patterns or below can be formed very easily.

또한, 상기 제1 감광막 패턴(115a)의 표면에 상기 반응 방지막(120a)을 형성시킴으로써, 상기 제1 감광막 패턴(115a)과 상기 제2 감광막(125)간의 상호혼합등 의 반응을 방지할 수 있다. 따라서, 상기 제1 및 제2 감광막 패턴들(115a,125a)은 그것의 손상 또는 손실 없이 구현할 수 있다.In addition, by forming the reaction prevention film 120a on the surface of the first photoresist film pattern 115a, a reaction such as mixing between the first photoresist film pattern 115a and the second photoresist film 125 may be prevented. . Therefore, the first and second photoresist layer patterns 115a and 125a may be implemented without damage or loss thereof.

도 6을 참조하면, 상기 감광막 패턴들(115a,125a)을 식각 마스크로 사용하여 상기 실리콘층(120)을 식각하여 상기 반사 방지막(110)을 노출시킨다. 이때, 상기 제1 감광막 패턴(115a) 표면의 상기 반응방지막(120a)은 실리콘 및 감광막이 결합된 물질로서 상기 실리콘층(120)과 다른 물질이다. 이에 따라, 상기 반응방지막(120a)은 그대로 유지될 수 있다. 이 경우에, 상기 반응방지막(120a)은 실리콘이 상기 제1 감광막 패턴(115a)의 표면으로 확산된 부분이다. 따라서, 상기 반응방지막(120a)을 갖는 상기 제1 감광막 패턴(115a)은 상기 반응방지막(120a)을 형성되기전의 상기 제1 감광막 패턴(115a)과 동일한 선폭을 가질 수 있다. 따라서, 후속에 형성되는 하부 물질 패턴들(105a)의 선폭은 그대로 유지된다. 상기 실리콘층(120)을 식각한 후에, 상기 제2 감광막 패턴(115a) 아래에는 실리콘층 패턴(120')이 배치된다.Referring to FIG. 6, the silicon layer 120 is etched using the photoresist patterns 115a and 125a as an etch mask to expose the anti-reflection film 110. In this case, the reaction prevention layer 120a on the surface of the first photoresist pattern 115a is a material in which silicon and the photoresist are combined and are different from the silicon layer 120. Accordingly, the reaction prevention film 120a may be maintained as it is. In this case, the reaction prevention film 120a is a portion in which silicon is diffused onto the surface of the first photoresist film pattern 115a. Therefore, the first photoresist layer pattern 115a having the reaction prevention layer 120a may have the same line width as the first photoresist layer pattern 115a before the reaction prevention layer 120a is formed. Thus, the line widths of the subsequent lower material patterns 105a are maintained. After etching the silicon layer 120, a silicon layer pattern 120 ′ is disposed under the second photoresist pattern 115a.

이어서, 상기 감광막 패턴들(115a,125a)을 다시 식각 마스크로 사용하여 상기 반사 방지막(110) 및 상기 하부 물질층(105)을 연속적으로 식각하여 차례로 적층된 하부 물질 패턴(105a) 및 반사 방지 패턴(110a)을 형성한다.Subsequently, the anti-reflection film 110 and the lower material layer 105 are successively etched using the photoresist patterns 115a and 125a as etching masks, and thus the lower material pattern 105a and the anti-reflection pattern are sequentially stacked. To form 110a.

이어서, 상기 반응방지막(120a), 감광막 패턴들(115a,125a), 실리콘층 패턴(120') 및 반사 방지 패턴(110a)을 제거하여 실(real) 패턴인 상기 하부 물질 패턴(105a)을 노출시킨다.Subsequently, the reaction layer 120a, the photoresist patterns 115a and 125a, the silicon layer pattern 120 'and the anti-reflection pattern 110a are removed to expose the lower material pattern 105a which is a real pattern. Let's do it.

(제2 실시예) (2nd Example)                     

본 실시예에서는 다른 형태의 반응 방지막을 보여준다. 본 실시예에 있어서, 상술한 제1 실시예와 동일한 구성요소들은 동일한 참조부호를 사용한다.In this embodiment, another type of reaction prevention film is shown. In the present embodiment, the same components as those of the first embodiment described above use the same reference numerals.

도 7 내지 도 9는 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들이다.7 to 9 are cross-sectional views illustrating a method for forming a fine pattern according to another exemplary embodiment of the present invention.

도 7을 참조하면, 기판(100)의 하부 물질층(105) 상에 반사 방지막(110)을 형성하고, 상기 반사 방지막(110) 상에 도 2의 제1 감광막(115)을 형성한다. 상기 제1 감광막(115)에 노광 공정 및 현상 공정을 포함하는 패터닝 공정을 수행하여 상기 반사 방지막(110) 상에 제1 감광막 패턴들(115a)을 형성한다. 인접한 상기 제1 감광막 패턴들(115a)은 상술한 제1 실시예와 같이, 제1 간격(W1)으로 이격되어 있다.Referring to FIG. 7, an antireflection film 110 is formed on the lower material layer 105 of the substrate 100, and the first photoresist film 115 of FIG. 2 is formed on the antireflection film 110. A first photoresist pattern 115a is formed on the anti-reflection layer 110 by performing a patterning process including an exposure process and a development process on the first photoresist layer 115. Adjacent first photoresist patterns 115a are spaced apart from each other by a first interval W1, as in the first embodiment described above.

상기 제1 감광막 패턴들(115a)을 갖는 기판(100) 전면에 폴리머층(150, polymer layer)을 콘포말하게 형성한다. 이때, 상기 제1 감광막 패턴(115a)의 표면에 형성된 상기 폴리머층(150)은 반응방지막에 해당한다. 상기 폴리머층(150)은 불화탄소(CxFy), 불화탄화수소(CxHyFz) 및 탄화수소(C xHy)으로 구성된 일군에서 선택된 적어도 하나의 성분을 포함하는 물질인 것이 바람직하다.A polymer layer 150 is conformally formed on the entire surface of the substrate 100 having the first photoresist patterns 115a. In this case, the polymer layer 150 formed on the surface of the first photoresist pattern 115a corresponds to a reaction prevention film. The polymer layer 150 may be a material including at least one component selected from the group consisting of carbon fluoride (C x F y ), hydrocarbon fluoride (C x H y F z ), and hydrocarbon (C x H y ). Do.

상기 폴리머층(150)을 갖는 기판(100) 상에 제2 감광막(125)을 형성한다. 이때, 상기 제1 감광막 패턴(115a)의 표면에 형성된 상기 폴리머층(150)인 상기 반응방지막에 의해, 상기 제1 감광막 패턴(115a)과 상기 제2 감광막(125)은 상호혼합등의 반응이 방지된다. The second photosensitive film 125 is formed on the substrate 100 having the polymer layer 150. In this case, the first photosensitive film pattern 115a and the second photosensitive film 125 may react with each other by the reaction preventing film, which is the polymer layer 150 formed on the surface of the first photosensitive film pattern 115a. Is prevented.                     

도 8을 참조하면, 상기 제2 감광막(125)에 노광 공정 및 현상 공정을 포함하는 패터닝 공정을 수행하여 상기 기판(100) 상에 제2 감광막 패턴들(125a)을 형성한다. 상기 제2 감광막 패턴(125a)은 인접한 상기 제1 감광막 패턴들(115a) 사이에 형성된다. 상기 제1 및 제2 감광막 패턴들(115a,125a)은 서로 이격된다. 인접한 상기 제2 감광막 패턴들(125a)은 상술한 제1 실시예의 제2 간격(W2)으로 이격된다. 상기 제2 감광막 패턴(125a)은 인접한 상기 제1 감광막 패턴들(115a) 사이의 상기 폴리머층(150) 상에 형성된다.Referring to FIG. 8, patterning processes including an exposure process and a developing process are performed on the second photoresist layer 125 to form second photoresist pattern 125a on the substrate 100. The second photoresist pattern 125a is formed between adjacent first photoresist patterns 115a. The first and second photoresist layer patterns 115a and 125a are spaced apart from each other. Adjacent second photoresist patterns 125a are spaced apart from each other by the second interval W2 of the first embodiment. The second photoresist layer pattern 125a is formed on the polymer layer 150 between the adjacent first photoresist layer patterns 115a.

도 9를 참조하면, 상기 제2 감광막 패턴(125a)을 식각 마스크로 하여 상기 제1 및 제2 감광막 패턴들(115a,125a) 사이의 상기 폴리머층(150)을 제거한다. 이때, 상기 제1 감광막 패턴(115a)의 표면에 형성된 폴리머층(150)인 상기 반응방지막도 제거되는 것이 바람직하다.Referring to FIG. 9, the polymer layer 150 between the first and second photoresist patterns 115a and 125a is removed using the second photoresist pattern 125a as an etch mask. In this case, the reaction prevention film, which is the polymer layer 150 formed on the surface of the first photoresist pattern 115a, may also be removed.

상기 폴리머층(150)으로 형성된 상기 반응방지막은 상기 제1 감광막 패턴(115a)의 표면에 증착된다. 이로써, 상기 폴리머층(150)의 상기 반응방지막을 갖는 제1 감광막 패턴(115a)의 선폭이 증가될 수 있다. 이에, 상기 제2 감광막 패턴(125a)을 식각마스크로 사용하여 상기 감광막 패턴들(115a,125a) 사이의 상기 폴리머층(150) 뿐만 아니라, 상기 폴리머층(150)의 반응방지막을 제거함으로써, 상기 제1 감광막 패턴(115a)의 선폭을 그대로 유지할 수 있다.The reaction prevention film formed of the polymer layer 150 is deposited on the surface of the first photoresist film pattern 115a. As a result, the line width of the first photoresist layer pattern 115a having the reaction prevention layer of the polymer layer 150 may be increased. Thus, by using the second photoresist pattern 125a as an etching mask, not only the polymer layer 150 between the photoresist patterns 115a and 125a but also the reaction prevention layer of the polymer layer 150 may be removed. The line width of the first photoresist pattern 115a may be maintained as it is.

상기 제2 감광막 패턴(125a)을 식각마스크로 상기 폴리머층(150)을 제거할때, 상기 제2 감광막 패턴(125a) 아래에는 폴리머층 패턴(150')이 형성될 수 있다.When the polymer layer 150 is removed using the second photoresist pattern 125a as an etch mask, a polymer layer pattern 150 ′ may be formed under the second photoresist pattern 125a.

이어서, 상기 감광막 패턴들(115a,125a)을 식각 마스크로 사용하여 상기 반 사 방지막(110) 및 하부 물질층(105)을 연속적으로 식각하여 도 6에 도시된 하부 물질 패턴(105a) 및 반사 방지 패턴(110a)을 형성한다.Subsequently, the anti-reflection film 110 and the lower material layer 105 are successively etched using the photoresist patterns 115a and 125a as an etching mask to prevent the lower material pattern 105a and the antireflection shown in FIG. 6. The pattern 110a is formed.

본 발명에 따르면, 매우 미세하고 조밀한 감광막 패턴들을 넓은 제1 간격의 제1 감광막 패턴들, 및 넓은 제2 간격을 갖고, 각각은 상기 제1 감광막 패턴들 사이의 영역에 형성되는 제2 감광막 패턴들로 나누어 형성시킨다. 이에 따라, 미세하고 조밀한 감광막 패턴들을 매우 용이하게 형성할 수 있다. 즉, 인접한 패턴들의 간섭에 의한 불량을 방지할 수 있다.According to the present invention, very fine and dense photoresist patterns have a first photoresist pattern having a wide first spacing, and a second wide photoresist, each of which is formed in a region between the first photoresist patterns. Divide into two to form. Accordingly, fine and dense photosensitive film patterns can be formed very easily. That is, it is possible to prevent a defect due to interference of adjacent patterns.

또한, 상기 제1 감광막 패턴을 형성하고, 상기 제1 감광막 패턴의 표면에 반응방지막을 형성한 후에, 제2 감광막을 도포함으로써, 상기 제1 감광막 패턴과 상기 제2 감광막간의 반응을 방지할 수 있다. 이에 따라, 상기 제1 감광막 패턴의 손실 또는 손상없이 상기 제1 및 제2 감광막 패턴들을 모두 우수한 형태의 패턴들로 형성할 수 있다.In addition, after the first photosensitive film pattern is formed and a reaction prevention film is formed on the surface of the first photosensitive film pattern, a second photosensitive film may be applied to prevent a reaction between the first photosensitive film pattern and the second photosensitive film. . Accordingly, the first and second photoresist patterns may be formed as patterns having excellent shapes without losing or damaging the first photoresist pattern.

Claims (6)

기판의 하부 물질층 상에 제1 감광막을 형성하는 단계;Forming a first photoresist film on the lower material layer of the substrate; 상기 제1 감광막을 패터닝하여 상기 하부 물질층 상에 옆으로 서로 이격된 제1 감광막 패턴들을 형성하는 단계;Patterning the first photoresist layer to form first photoresist patterns spaced apart from each other on the lower material layer; 상기 제1 감광막 패턴의 표면에 반응방지막을 형성하는 단계;Forming a reaction prevention film on a surface of the first photoresist pattern; 상기 반응방지막을 갖는 기판 전면에 제2 감광막을 형성하는 단계; 및Forming a second photosensitive film on an entire surface of the substrate having the reaction prevention film; And 상기 제2 감광막을 패터닝하여 상기 제1 감광막 패턴들 사이의 영역에 제2 감광막 패턴을 형성하는 단계를 포함하되, 상기 제1 및 제2 감광막 패턴들은 서로 이격되며, 상기 반응방지막은 상기 제1 감광막 패턴과 상기 제2 감광막간의 반응을 방지하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.Patterning the second photoresist layer to form a second photoresist pattern in a region between the first photoresist patterns, wherein the first and second photoresist patterns are spaced apart from each other, and the reaction prevention layer is formed on the first photoresist layer. A method of forming a fine pattern of a semiconductor device, characterized by preventing a reaction between a pattern and the second photosensitive film. 제 1 항에 있어서,The method of claim 1, 상기 반응방지막을 형성하는 단계는,Forming the reaction prevention film, 상기 제1 감광막 패턴을 갖는 기판에 실리콘을 공급하여 상기 제1 감광막 패턴의 표면에 상기 실리콘을 확산시키는 단계를 포함하되, 상기 반응방지막은 상기 제1 감광막 패턴의 상기 실리콘이 확산된 부분인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.Supplying silicon to the substrate having the first photoresist pattern, thereby diffusing the silicon on the surface of the first photoresist pattern, wherein the reaction prevention film is a portion in which the silicon of the first photoresist pattern is diffused. A fine pattern formation method of a semiconductor element. 제 2 항에 있어서,The method of claim 2, 상기 제2 감광막 패턴을 형성한 후에,After forming the second photosensitive film pattern, 상기 제1 및 제2 감광막 패턴들 사이의 영역에 형성된 실리콘층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.And removing a silicon layer formed in a region between the first and second photoresist patterns. 제 2 항에 있어서,The method of claim 2, 상기 실리콘은 스퍼터링 방식에 의해 상기 기판에 공급되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.And the silicon is supplied to the substrate by a sputtering method. 제 1 항에 있어서,The method of claim 1, 상기 반응방지막을 형성하는 단계는,Forming the reaction prevention film, 상기 제1 감광막 패턴을 갖는 기판에 콘포말하게 폴리머층을 증착하는 단계를 포함하되, 상기 폴리머(polymer)층은 불화탄소(CxFy), 불화탄화수소(CxH yFz) 및 탄화수소(CxHy)으로 구성된 일군에서 선택된 적어도 하나의 성분을 포함하고, 상기 반응방지막은 상기 제1 감광막 패턴의 표면 상에 형성된 상기 폴리머층인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.Conformally depositing a polymer layer on a substrate having the first photoresist pattern, wherein the polymer layer comprises carbon fluoride (C x F y ), hydrocarbon fluoride (C x H y F z ), and hydrocarbons And at least one component selected from the group consisting of (C x H y ), wherein the reaction prevention film is the polymer layer formed on the surface of the first photoresist pattern. 제 5 항에 있어서,The method of claim 5, wherein 상기 제2 감광막 패턴을 형성한 후에,After forming the second photosensitive film pattern, 상기 제2 감광막 패턴을 식각 마스크로 사용하여 제1 및 제2 감광막 패턴들 사이의 영역에 형성된 상기 폴리머층, 및 상기 반응방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.Removing the polymer layer formed in the region between the first and second photoresist patterns using the second photoresist pattern as an etch mask, and the reaction prevention film, and forming a fine pattern of the semiconductor device. Way.
KR1020040103533A 2004-12-09 2004-12-09 Methods for forming minimum patterns of semiconductor devices KR20060064861A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040103533A KR20060064861A (en) 2004-12-09 2004-12-09 Methods for forming minimum patterns of semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040103533A KR20060064861A (en) 2004-12-09 2004-12-09 Methods for forming minimum patterns of semiconductor devices

Publications (1)

Publication Number Publication Date
KR20060064861A true KR20060064861A (en) 2006-06-14

Family

ID=37160237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040103533A KR20060064861A (en) 2004-12-09 2004-12-09 Methods for forming minimum patterns of semiconductor devices

Country Status (1)

Country Link
KR (1) KR20060064861A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100829606B1 (en) * 2006-09-07 2008-05-14 삼성전자주식회사 Method of forming fine pattern in a semiconductor device fabricating
WO2009085598A2 (en) * 2007-12-21 2009-07-09 Lam Research Corporation Photoresist double patterning
WO2010024988A2 (en) * 2008-08-29 2010-03-04 Micron Technology, Inc. Methods of forming a photoresist-comprising pattern on a substrate
US8003540B2 (en) 2006-12-28 2011-08-23 Hynix Semiconductor Inc. Method for manufacturing semiconductor device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100829606B1 (en) * 2006-09-07 2008-05-14 삼성전자주식회사 Method of forming fine pattern in a semiconductor device fabricating
US8003540B2 (en) 2006-12-28 2011-08-23 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
WO2009085598A2 (en) * 2007-12-21 2009-07-09 Lam Research Corporation Photoresist double patterning
WO2009085598A3 (en) * 2007-12-21 2009-09-11 Lam Research Corporation Photoresist double patterning
US8282847B2 (en) 2007-12-21 2012-10-09 Lam Research Corporation Photoresist double patterning
TWI447800B (en) * 2007-12-21 2014-08-01 Lam Res Corp Photoresist double patterning
US8911587B2 (en) 2007-12-21 2014-12-16 Lam Research Corporation Photoresist double patterning apparatus
WO2010024988A2 (en) * 2008-08-29 2010-03-04 Micron Technology, Inc. Methods of forming a photoresist-comprising pattern on a substrate
WO2010024988A3 (en) * 2008-08-29 2010-04-29 Micron Technology, Inc. Methods of forming a photoresist-comprising pattern on a substrate
US8409457B2 (en) 2008-08-29 2013-04-02 Micron Technology, Inc. Methods of forming a photoresist-comprising pattern on a substrate

Similar Documents

Publication Publication Date Title
US8435884B2 (en) Method for forming an interconnect structure
KR101045090B1 (en) Method for forming micro-pattern of semiconductor device
US8956962B2 (en) Method for fabricating large-area nanoscale pattern
CN114585969A (en) Method for forming narrow groove
TW200925776A (en) Method of forming mask pattern
KR20090131889A (en) Method for forming fine patterns of semiconductor device
KR100835486B1 (en) Method for forming fine patterns of semiconductor devices
JP4497259B2 (en) PHOTOMASK AND METHOD FOR FORMING FINE PATTERN OF SEMICONDUCTOR ELEMENT USING THE SAME
CN101436529B (en) Method of manufacturing semiconductor device
KR20060064861A (en) Methods for forming minimum patterns of semiconductor devices
US20030027059A1 (en) Method for producing a mask and method for fabricating a semiconductor device
KR100946026B1 (en) Method of forming pattern for semiconductor
US6686129B2 (en) Partial photoresist etching
US6737200B2 (en) Method for aligning a contact or a line to adjacent phase-shifter on a mask
CN111640657A (en) Semiconductor device and method of forming the same
KR100948480B1 (en) Method of forming micro pattern for semiconductor device
CN112768351B (en) Pattern forming method
KR101087719B1 (en) Exposure mask and method for forming photoresist patterns by using the same
KR20090044834A (en) Method of forming pattern of semiconductor device
KR20040051912A (en) Method for forming a micro pattern
KR20090102165A (en) Method for fabricating fine pattern in semiconductor device
KR100653989B1 (en) Method for forming pattern of semiconductor device
KR20010056936A (en) Method for forming fine contact hole in semiconductor device
KR100324814B1 (en) Method for fabricating fine pattern of semiconductor device
KR0172279B1 (en) Contact mask and method of manufacturing contact hole using it

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination