KR20060062409A - Display apparatus - Google Patents

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KR20060062409A
KR20060062409A KR1020040101236A KR20040101236A KR20060062409A KR 20060062409 A KR20060062409 A KR 20060062409A KR 1020040101236 A KR1020040101236 A KR 1020040101236A KR 20040101236 A KR20040101236 A KR 20040101236A KR 20060062409 A KR20060062409 A KR 20060062409A
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김상우
박원상
어기한
윤해영
이재영
장영주
폰델라바이리나
차성은
이승규
임재익
김재현
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삼성전자주식회사
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Abstract

응답속도를 향상시킬 수 있는 표시장치가 개시된다. 표시장치는 표시패널, 제어부, 게이트 구동부 및 데이터 구동부를 포함한다. 표시패널은 다수의 게이트 라인과 다수의 데이터 라인으로 이루어져 영상을 표시한다. 제어부는 제1, 제2 및 제3 제어신호를 출력한다. 게이트 구동부는 제1 제어신호에 응답하여, 한 프레임 동안 다수의 게이트 라인에 게이트 신호를 순차적으로 출력한다. 데이터 구동부는 제2 제어신호에 응답하여, 한 프레임의 제1 구간동안은 다수의 데이터 라인을 프리챠징시키기 위한 프리챠징 전압을 출력하고, 나머지 제2 구간동안은 다수의 데이터 라인에 데이터 전압을 출력한다. 따라서, 표시장치의 응답속도를 향상시킬 수 있다.Disclosed is a display device capable of improving a response speed. The display device includes a display panel, a controller, a gate driver, and a data driver. The display panel is composed of a plurality of gate lines and a plurality of data lines to display an image. The controller outputs first, second and third control signals. The gate driver sequentially outputs the gate signals to the plurality of gate lines during one frame in response to the first control signal. The data driver outputs a precharging voltage for precharging the plurality of data lines during the first period of one frame in response to the second control signal, and outputs the data voltages to the plurality of data lines during the remaining second period. do. Therefore, the response speed of the display device can be improved.

Description

표시장치{DISPLAY APPARATUS}Display device {DISPLAY APPARATUS}

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블록 다이어그램이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 도 1에 도시된 데이터 구동부의 출력 파형도이다.FIG. 2 is an output waveform diagram of the data driver shown in FIG. 1.

도 3은 도 1에 도시된 액정표시장치의 평면도이다.FIG. 3 is a plan view of the liquid crystal display shown in FIG. 1.

도 4는 본 발명의 다른 실시예에 따른 액정표시장치의 블록 다이어그램이다.4 is a block diagram of a liquid crystal display according to another exemplary embodiment of the present invention.

도 5는 도 4에 도시된 데이터 구동부의 출력 파형도이다.FIG. 5 is an output waveform diagram of the data driver shown in FIG. 4.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 액정표시패널 201, 202 : 구동장치100: liquid crystal display panel 201, 202: driving device

210 : 게이트 구동부 220 : 데이터 구동부210: gate driver 220: data driver

221 : D/A 컨버터 230 : 보상부221: D / A converter 230: compensation unit

240 : 메모리부 250 : 제어부240 memory unit 250 control unit

260 : 구동칩 301, 302 : 액정표시장치260: driving chip 301, 302: liquid crystal display device

본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 응답속도를 향상시킬 수 있는 표시장치에 관한 것이다. The present invention relates to a display device, and more particularly, to a display device capable of improving a response speed.                         

일반적으로, 액정표시장치는 액정의 응답 속도를 고속화하기 위하여 DCC(Dynamic Capacitance Compensation) 방식을 채택하고 있다. DCC 방식은 현재 프레임의 목표 화소전압과 이전 프레임의 화소전압을 고려하여 보정 데이터 전압을 인가함으로써, 현재 프레임에서 바로 목표 화소전압에 도달한다. 따라서, 액정의 응답 속도가 고속화된다.In general, the liquid crystal display adopts a DCC (Dynamic Capacitance Compensation) method to speed up the response speed of the liquid crystal. The DCC method directly reaches the target pixel voltage in the current frame by applying a correction data voltage in consideration of the target pixel voltage of the current frame and the pixel voltage of the previous frame. Thus, the response speed of the liquid crystal is increased.

일반적으로, DCC 방식을 적용하기 이전에는 저계조에서 고계조로 변화될 경우 목표 계조 전압에 도달하는데 약 2 또는 3 프레임 정도의 시간이 소요됐다.In general, before applying the DCC method, it took about 2 or 3 frames to reach the target gray voltage when changing from low gray to high gray.

이러한 문제를 해결하기 위하여, DCC 방식에서 현재 프레임의 목표 계조전압이 이전 프레임의 계조전압으로부터 상승되는 경우, 목표 계조전압을 목표 계조전압보다 높은 전압으로 보정한다. 보정된 전압을 인가하면 현재 프레임에서 바로 목표 전압 레벨에 도달될 수 있다.In order to solve this problem, in the DCC method, when the target gray voltage of the current frame is increased from the gray voltage of the previous frame, the target gray voltage is corrected to a voltage higher than the target gray voltage. Applying the corrected voltage can reach the target voltage level directly in the current frame.

그러나, 종래의 DCC 방식에서도 목표 계조전압에 도달하는 데에는 1프레임 정도의 시간이 소요된다.However, even in the conventional DCC method, it takes about one frame to reach the target gradation voltage.

따라서, 본 발명의 목적은 응답속도를 향상시키기 위한 표시장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a display device for improving the response speed.

본 발명의 일 특징에 따른 표시장치는 표시패널, 제어부, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시패널은 다수의 게이트 라인과 다수의 데이터 라인이 구비되고, 영상을 표시한다. 상기 제어부는 제1, 제2 및 제3 제어신호를 출 력한다. 상기 게이트 구동부는 상기 제1 제어신호에 응답하여, 한 프레임 동안 상기 다수의 게이트 라인에 게이트 신호를 순차적으로 출력한다.According to an aspect of the present invention, a display device includes a display panel, a controller, a gate driver, and a data driver. The display panel includes a plurality of gate lines and a plurality of data lines and displays an image. The controller outputs first, second and third control signals. The gate driver sequentially outputs gate signals to the plurality of gate lines during one frame in response to the first control signal.

상기 데이터 구동부는 상기 제2 제어신호에 응답하여, 한 프레임의 제1 구간동안은 상기 다수의 데이터 라인을 프리챠징시키기 위하여 데이터 전압보다 높은 전압 레벨을 갖는 프리챠징 전압을 출력하고, 나머지 제2 구간동안은 상기 다수의 데이터 라인에 상기 데이터 전압을 출력한다.In response to the second control signal, the data driver outputs a precharging voltage having a voltage level higher than a data voltage during the first period of one frame to precharge the plurality of data lines, and the second second period. While the data voltage is output to the plurality of data lines.

이러한 표시장치에 따르면, 데이터 구동부는 한 프레임을 두 개 이상의 구간으로 구분한 후, 전 구간에서 데이터 전압보다 높은 계조에 대응하는 프리쟈징 전압을 출력하고, 후 구간에서 상기 데이터 전압을 출력함으로써, 상기 표시장치의 응답 속도를 향상시킬 수 있다.According to the display device, the data driver divides one frame into two or more sections, and then outputs a pre-jagging voltage corresponding to a gray level higher than the data voltage in the previous section, and outputs the data voltage in the subsequent section. The response speed of the display device can be improved.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블록 다이어그램이고, 도 2는 도 1에 도시된 데이터 구동부의 출력 파형도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2 is an output waveform diagram of the data driver shown in FIG. 1.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(301)는 액정표시패널(100) 및 상기 액정표시패널(100)을 구동하기 위한 구동장치(201)를 포함한다. 상기 구동장치(201)는 게이트 구동부(210), 데이터 구동부(220), 보상부(230), 메모리부(240) 및 제어부(250)를 구비한다.Referring to FIG. 1, a liquid crystal display device 301 according to an exemplary embodiment of the present invention includes a liquid crystal display panel 100 and a driving device 201 for driving the liquid crystal display panel 100. The driving device 201 includes a gate driver 210, a data driver 220, a compensator 230, a memory 240, and a controller 250.

상기 액정표시패널(100)에는 다수의 화소가 매트릭스 형태로 구비되고, 상기 각 화소는 게이트 라인, 데이터 라인, 박막 트랜지스터(110) 및 액정 커패시터 (Clc)로 이루어진다. 상기 박막 트랜지스터(110)의 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결되고, 소오스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)에 연결된다. 따라서, 상기 액정표시패널(100)에는 다수의 게이트 라인(GL1 ~ GLn)과 다수의 데이터 라인(DL1 ~ DLm)이 구비된다.The liquid crystal display panel 100 includes a plurality of pixels in a matrix form, and each pixel includes a gate line, a data line, a thin film transistor 110, and a liquid crystal capacitor Clc. The gate electrode of the thin film transistor 110 is connected to the first gate line GL1, the source electrode is connected to the first data line DL1, and the drain electrode is connected to the liquid crystal capacitor Clc. Accordingly, the liquid crystal display panel 100 includes a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm.

상기 제어부(250)는 외부 제어신호에 응답하여 제1 제어신호(CS1), 제2 제어신호(CS2) 및 제3 제어신호(CS3)를 출력하여 상기 게이트 구동부(210), 메모리부(240) 및 데이터 구동부(220)의 동작을 제어한다.The control unit 250 outputs a first control signal CS1, a second control signal CS2, and a third control signal CS3 in response to an external control signal to output the gate driver 210 and the memory unit 240. And control the operation of the data driver 220.

상기 게이트 구동부(210)는 상기 제어부(250)로부터 출력된 상기 제1 제어신호(CS1)에 응답하여 한 프레임 동안 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력한다. 여기서, 상기 게이트 신호는 상기 다수의 게이트 라인(GL1 ~ GLn)에 연결된 상기 박막 트랜지스터(110)를 턴-온시킬 수 있는 전압레벨을 갖는다.The gate driver 210 sequentially outputs gate signals to the gate lines GL1 to GLn for one frame in response to the first control signal CS1 output from the controller 250. Here, the gate signal has a voltage level capable of turning on the thin film transistor 110 connected to the plurality of gate lines GL1 to GLn.

상기 메모리부(240)는 상기 제어부(250)로부터 출력된 상기 제2 제어신호(CS2)에 응답하여 기 저장되어 있는 이전 프레임의 제1 계조 데이터(Gm-1)를 출력한다. 동시에, 상기 메모리부(240)는 외부로부터 현재 프레임의 제2 계조 데이터(Gm)를 수신하여 저장한다. 상기 메모리부(240)는 한 프레임 분량의 계조 데이터를 저장하는 프레임 메모리이다.The memory unit 240 outputs first grayscale data Gm-1 of a previous frame previously stored in response to the second control signal CS2 output from the controller 250. At the same time, the memory unit 240 receives and stores the second grayscale data Gm of the current frame from the outside. The memory unit 240 is a frame memory that stores one frame of grayscale data.

상기 보상부(230)는 외부로부터 상기 제2 계조 데이터(Gm)를 수신함과 동시에 상기 메모리부(240)로부터 출력된 상기 제1 계조 데이터(Gm-1)를 수신한다. 상 기 보상부(230)는 상기 제2 계조 데이터(Gm)와 상기 제1 계조 데이터(Gm-1)를 비교한 후 상기 제2 계조 데이터(Gm)를 상기 제2 계조 데이터(Gm)보다 큰 레벨을 갖는 제3 계조 데이터(Gm`)로 변환한다. 변환된 상기 제3 계조 데이터(Gm`)는 한 프레임의 제1 구간동안 상기 데이터 구동부(220)로 제공된다. 상기 한 프레임의 나머지 제2 구간동안 상기 제2 계조 데이터(Gm)가 상기 데이터 구동부(220)로 제공된다.The compensator 230 receives the second grayscale data Gm from the outside and receives the first grayscale data Gm-1 output from the memory unit 240. The compensator 230 compares the second grayscale data Gm with the first grayscale data Gm−1, and then increases the second grayscale data Gm larger than the second grayscale data Gm. The data is converted to third tone data Gm` having a level. The converted third grayscale data Gm` is provided to the data driver 220 during the first period of one frame. The second grayscale data Gm is provided to the data driver 220 during the remaining second period of the one frame.

상기 데이터 구동부(220)는 상기 제어부(250)로부터 출력된 상기 제3 제어신호(CS3)에 응답하여 디지털 신호를 아날로그 신호로 변환하는 D/A 컨버터(221)를 포함한다. 상기 D/A 컨버터(221)는 상기 제1 구간동안 상기 제3 계조 데이터(Gm`)를 프리챠징 전압으로 변환하고, 상기 제2 구간동안 상기 제2 계조 데이터(Gm)를 데이터 전압으로 변환한다.The data driver 220 includes a D / A converter 221 for converting a digital signal into an analog signal in response to the third control signal CS3 output from the controller 250. The D / A converter 221 converts the third grayscale data Gm` to a precharging voltage during the first period, and converts the second grayscale data Gm to a data voltage during the second period. .

한 프레임의 구동 주파수를 2배 또는 3배 이상으로 증가시키면, 한 프레임 은 2 또는 3구간으로 구분될 수 있고, 상기 데이터 구동부(220)는 한 프레임동안 각 구간마다 서로 다른 전압을 출력할 수 있다.When the driving frequency of one frame is increased by two or three times or more, one frame may be divided into two or three sections, and the data driver 220 may output different voltages for each section during one frame. .

도 2에 도시된 바와 같이, 제i 프레임(i frame)의 제1 구간(t1)동안 상기 데이터 구동부(220)는 제i 데이터 전압(DVi)보다 높은 제i 프리챠징 전압(PVi)을 출력한다. 상기 데이터 구동부(220)는 상기 제1 구간(t1)동안 한 프레임 분량의 상기 제i 프리챠징 전압(PVi)을 라인 단위로 상기 다수의 데이터 라인(DL1 ~ DLm)으로 출력한다. 따라서, 상기 다수의 데이터 라인(DL1 ~ DLm)은 상기 제i 프리챠징 전압(PVi)에 의해서 프리챠징된다.As illustrated in FIG. 2, the data driver 220 outputs the i th precharging voltage PVi higher than the i th data voltage DVi during the first period t1 of the i th frame i frame. . The data driver 220 outputs the i-th precharging voltage PVi of one frame for each of the plurality of data lines DL1 to DLm during the first period t1. Accordingly, the plurality of data lines DL1 to DLm are precharged by the i th precharge voltage PVi.

이후, 상기 제i 프레임(i frame)의 제2 구간(t2)동안 상기 데이터 구동부 (220)는 한 프레임 분량의 상기 제i 데이터 전압(DVi)을 라인 단위로 상기 다수의 데이터 라인(DL1 ~ DLm)으로 출력한다.Subsequently, during the second period t2 of the i-th frame i, the data driver 220 controls the plurality of data lines DL1 to DLm based on the i-th data voltage DVi of one frame. )

도 2에서는, 한 프레임의 구동 주파수가 3배로 증가된 경우를 제시하였다. 여기서, 상기 제1 구간(t1)은 상기 제i 프레임(i frame)의 1/3구간으로 정의되고, 상기 제2 구간(t2)은 상기 제i 프레임(i frame)의 2/3구간으로 정의된다. 따라서, 한 프레임의 1/3 구간에서 원하는 데이터 전압에 도달할 수 있음으로써, 상기 액정표시장치(301)의 응답속도를 더욱 향상시킬 수 있다.In FIG. 2, the driving frequency of one frame is increased by three times. Here, the first section t1 is defined as a third section of the i frame, and the second section t2 is defined as a 2/3 section of the i frame. do. Therefore, the desired data voltage can be reached in one third of one frame, thereby further improving the response speed of the liquid crystal display 301.

도면에 도시하지는 않았지만, 상기 보상부(230)에는 상기 제2 계조 데이터(Gm)와 상기 제1 계조 데이터(Gm-1)를 근거로하여 상기 제3 계조 데이터(Gm`)로 변환하는 룩-업 테이블(Look-Up Table)이 내장된다.Although not shown in the drawing, the compensator 230 converts the third grayscale data Gm` to the third grayscale data Gm` based on the second grayscale data Gm and the first grayscale data Gm-1. A look-up table is built in.

도 3은 도 1에 도시된 액정표시장치의 평면도이다.FIG. 3 is a plan view of the liquid crystal display shown in FIG. 1.

도 3을 참조하면, 액정표시장치(301)는 제1 기판(120), 제2 기판(130) 및 액정층(미도시)으로 이루어진 액정표시패널(100)을 포함한다. 상기 제1 기판(120)과 상기 제2 기판(130)은 서로 마주하고, 상기 액정층은 상기 제1 기판(120)과 상기 제2 기판(130)과의 사이에 개재된다.Referring to FIG. 3, the liquid crystal display device 301 includes a liquid crystal display panel 100 including a first substrate 120, a second substrate 130, and a liquid crystal layer (not shown). The first substrate 120 and the second substrate 130 face each other, and the liquid crystal layer is interposed between the first substrate 120 and the second substrate 130.

상기 액정표시패널(100)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)을 감싸는 제1 주변영역(PA1) 및 상기 제1 주변영역(PA1)에 인접한 제2 주변영역(PA2)으로 구분된다.The liquid crystal display panel 100 includes a display area DA for displaying an image, a first peripheral area PA1 surrounding the display area DA, and a second peripheral area PA2 adjacent to the first peripheral area PA1. ).

상기 제1 기판(120)의 표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn), 다수의 데이터 라인(DL1 ~ DLm), 다수의 박막 트랜지스터(110) 및 화소전극이 형성된 다. 상기 제2 기판(130)의 표시영역(DA)에는 상기 화소전극과 마주하는 공통전극이 형성된다. 따라서, 상기 화소전극, 공통전극 및 액정층에 의해서 액정 커패시터(Clc)가 정의된다. 도면에 도시하지는 않았지만, 상기 제2 기판(130)의 표시영역(DA)에는 컬러필터층이 더 구비될 수 있다.In the display area DA of the first substrate 120, a plurality of gate lines GL1 to GLn, a plurality of data lines DL1 to DLm, a plurality of thin film transistors 110 and pixel electrodes are formed. The common electrode facing the pixel electrode is formed in the display area DA of the second substrate 130. Accordingly, the liquid crystal capacitor Clc is defined by the pixel electrode, the common electrode, and the liquid crystal layer. Although not illustrated, a color filter layer may be further provided in the display area DA of the second substrate 130.

상기 액정표시장치(301)는 게이트 구동부(210)와 구동칩(260)을 더 포함한다. 상기 게이트 구동부(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부와 인접하는 상기 제1 기판(120)의 제1 주변영역(PA1)에 구비된다. 상기 게이트 구동부(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)과 전기적으로 연결되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력한다. 또한, 상기 게이트 구동부(210)는 상기 제1 기판(120)의 표시영역(DA)에 다수의 게이트 라인(GL1 ~ GLn), 다수의 데이터 라인(DL1 ~ DLm), 다수의 박막 트랜지스터(110) 및 화소전극을 형성할 때 상기 제1 주변영역(PA1)에 함께 형성된다.The liquid crystal display 301 further includes a gate driver 210 and a driving chip 260. The gate driver 210 is provided in the first peripheral area PA1 of the first substrate 120 adjacent to one end of the plurality of gate lines GL1 to GLn. The gate driver 210 is electrically connected to the plurality of gate lines GL1 to GLn to sequentially output gate signals to the plurality of gate lines GL1 to GLn. In addition, the gate driver 210 includes a plurality of gate lines GL1 to GLn, a plurality of data lines DL1 to DLm, and a plurality of thin film transistors 110 in the display area DA of the first substrate 120. And in the first peripheral area PA1 when forming the pixel electrode.

상기 구동칩(260)은 상기 제1 기판(120)의 제2 주변영역(PA2)에 실장되고, 상기 구동칩(260)에는 도 1에 도시된 제어부(250), 메모리부(240), 보상부(230) 및 데이터 구동부(220)가 내장된다. 상기 구동칩(260)은 상기 게이트 구동부(210)와 전기적으로 연결되어 상기 게이트 구동부(210)에 제1 제어신호(CS1)를 제공한다. 또한, 상기 구동칩(260)은 상기 다수의 데이터 라인(DL1 ~ DLm)과 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 프리챠징 전압 및 데이터 전압을 제공한다.The driving chip 260 is mounted on the second peripheral area PA2 of the first substrate 120, and the driving chip 260 includes the controller 250, the memory unit 240, and the compensation shown in FIG. 1. The unit 230 and the data driver 220 are embedded. The driving chip 260 is electrically connected to the gate driver 210 to provide a first control signal CS1 to the gate driver 210. In addition, the driving chip 260 is electrically connected to the plurality of data lines DL1 to DLm to provide a precharge voltage and a data voltage to the plurality of data lines DL1 to DLm.

도 4는 본 발명의 다른 실시예에 따른 액정표시장치의 블록 다이어그램이고, 도 5는 도 4에 도시된 데이터 구동부의 출력 파형도이다.4 is a block diagram of a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 5 is an output waveform diagram of the data driver shown in FIG. 4.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 액정표시장치(302)는 액정표시패널(100) 및 상기 액정표시패널(100)을 구동하기 위한 구동장치(202)를 포함한다. 상기 구동장치(202)는 게이트 구동부(210), 데이터 구동부(220), 메모리부(270) 및 제어부(250)를 구비한다.Referring to FIG. 4, the liquid crystal display device 302 according to another embodiment of the present invention includes a liquid crystal display panel 100 and a driving device 202 for driving the liquid crystal display panel 100. The driver 202 includes a gate driver 210, a data driver 220, a memory 270, and a controller 250.

상기 제어부(250)는 외부 제어신호에 응답하여 제1 제어신호(CS1), 제2 제어신호(CS2) 및 제3 제어신호(CS3)를 출력한다.The controller 250 outputs a first control signal CS1, a second control signal CS2, and a third control signal CS3 in response to an external control signal.

상기 게이트 구동부(210)는 상기 제어부(250)로부터 출력된 상기 제1 제어신호(CS1)에 응답하여 한 프레임 동안 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력한다.The gate driver 210 sequentially outputs gate signals to the gate lines GL1 to GLn for one frame in response to the first control signal CS1 output from the controller 250.

상기 메모리부(270)는 최상위 계조 데이터(MGm)를 저장하고, 상기 제2 제어신호(CS2)에 응답하여 상기 최상위 계조 데이터(MGm)를 상기 데이터 구동부(220)로 제공한다.The memory unit 270 stores the highest grayscale data MGm and provides the highest grayscale data MGm to the data driver 220 in response to the second control signal CS2.

상기 데이터 구동부(220)는 상기 제어부(250)로부터 출력된 상기 제3 제어신호(CS3)에 응답하여 디지털 신호를 아날로그 신호로 변환하는 D/A 컨버터(221)를 포함한다. 구체적으로, 상기 D/A 컨버터(221)는 외부로부터 현재 프레임의 제2 계조 데이터(Gm)를 입력받고, 상기 메모리부(270)로부터 프레임 분량의 최상위 계조 데이터(MGm)를 입력받는다. 상기 D/A 컨버터(221)는 현재 프레임의 제1 구간동안 상기 최상위 계조 데이터(MGm)를 프리챠징 전압으로 변환하고, 현재 프레임의 나머지 제2 구간동안 제2 계조 데이터(Gm)를 데이터 전압으로 변환한다. 따라서, 상기 프리챠징 전압은 상기 데이터 전압보다 크거나 같다.The data driver 220 includes a D / A converter 221 for converting a digital signal into an analog signal in response to the third control signal CS3 output from the controller 250. In detail, the D / A converter 221 receives the second grayscale data Gm of the current frame from the outside, and receives the highest grayscale data MGm of the frame amount from the memory unit 270. The D / A converter 221 converts the highest grayscale data MGm into a precharging voltage during the first period of the current frame, and converts the second grayscale data Gm into the data voltage during the remaining second period of the current frame. Convert. Thus, the precharging voltage is greater than or equal to the data voltage.

도 5에 도시된 바와 같이, 제i 프레임(i frame)의 제1 구간(t1)동안 상기 데이터 구동부(220)는 상기 최상위 계조 데이터(Gm`)에 대응하는 제i 프리챠징 전압(PVi)을 라인 단위로 상기 다수의 데이터 라인(DL1 ~ DLm)으로 출력한다. 따라서, 상기 다수의 데이터 라인(DL1 ~ DLm)은 상기 프리챠징 전압(PV)에 의해서 프리챠징된다.As illustrated in FIG. 5, during the first period t1 of the i-th frame i, the data driver 220 applies the i-th precharging voltage PVi corresponding to the highest gray level data Gm`. The data is output to the plurality of data lines DL1 to DLm in line units. Accordingly, the plurality of data lines DL1 to DLm are precharged by the precharge voltage PV.

이후, 상기 제i 프레임(i frame)의 제2 구간(t2)동안 상기 데이터 구동부(220)는 한 프레임 분량의 상기 제i 데이터 전압(DVi)을 라인 단위로 상기 다수의 데이터 라인(DL1 ~ DLm)으로 출력한다.Subsequently, during the second period t2 of the i-th frame i, the data driver 220 stores the i-th data voltage DVi of one frame for each of the plurality of data lines DL1 to DLm. )

이와 같이, 상기 다수의 데이터 라인(DL1 ~ DLm)을 최상위 계조값에 대응하는 전압으로 프리챠징시킨 이후에, 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 제i 데이터 전압(DVi)을 인가함으로써, 상기 액정표시장치(301)의 응답속도를 향상시킬 수 있다.As such, after precharging the plurality of data lines DL1 to DLm to a voltage corresponding to the highest gray level value, the i th data voltage DVi is applied to the plurality of data lines DL1 to DLm. In addition, the response speed of the liquid crystal display 301 may be improved.

도 5에서는 한 프레임의 구동 주파수가 3배로 증가된 경우를 제시하였다. 여기서, 상기 제1 구간(t1)은 상기 제i 프레임(i frame)의 1/3구간으로 정의되고, 상기 제2 구간(t2)은 상기 제i 프레임(i frame)의 2/3구간으로 정의된다. 따라서, 한 프레임의 1/3 구간에서 원하는 데이터 전압에 도달할 수 있음으로써, 상기 액정표시장치(301)의 응답속도를 더욱 향상시킬 수 있다.In FIG. 5, the driving frequency of one frame is increased by three times. Here, the first section t1 is defined as a third section of the i frame, and the second section t2 is defined as a 2/3 section of the i frame. do. Therefore, the desired data voltage can be reached in one third of one frame, thereby further improving the response speed of the liquid crystal display 301.

본 발명의 일 예로, 상기 프리챠징 전압(PV)은 4V이다. 상기 제i 프레임(i frame)의 제i 데이터 전압(DVi)과 제i+1 프레임(i+1 frame)의 제i+1 데이터 전압 (DVi+1)이 서로 다르더라도, 상기 프리챠징 전압(PV)은 상기 제i 및 제i+1 프레임(i frame, i+1 frame)에서 4V로 서로 동일하다.In one embodiment of the present invention, the precharging voltage PV is 4V. Although the i th data voltage DVi of the i th frame and the i th +1 data voltage DVi + 1 of the i + 1 th frame are different from each other, the precharging voltage PV) is equal to 4V in the i th and i + 1 frames (i frame, i + 1 frame).

이와 같이, 모든 프레임의 프리챠징 전압(PV)을 최상위 계조값에 대응하는 4V 전압으로 통일시킴으로써, 상기 구동장치(202)의 구성이 간소화될 수 있다. 그 결과, 상기 액정표시장치(302)의 상기 구동장치(202)를 하나의 구동칩(260, 도 3에 도시됨)에 내장시키기가 더욱 용이해진다.In this manner, the configuration of the driving device 202 can be simplified by unifying the precharging voltages PV of all the frames to 4V voltages corresponding to the highest gray level values. As a result, it is easier to embed the driving device 202 of the liquid crystal display device 302 in one driving chip 260 (shown in FIG. 3).

이와 같은 표시장치에 따르면, 한 프레임의 구동 주파수를 2배 또는 3배 이상으로 증가시키면, 데이터 구동부는 현재 프레임의 일부 구간동안에는 프리챠징 전압을 출력하고, 나머지 구간동안에는 데이터 전압을 출력할 수 있다.According to such a display device, when the driving frequency of one frame is increased by two or three times or more, the data driver may output a precharging voltage during some sections of the current frame and output a data voltage during the remaining sections.

이로써, 현재 프레임의 1/2 또는 1/3 지점에서 원하는 데이터 전압에 도달할 수 있음으로써, 상기 표시장치의 응답 속도가 더욱 향상될 수 있다.As a result, the desired data voltage may be reached at a half or a third point of the current frame, whereby the response speed of the display device may be further improved.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

Claims (6)

다수의 게이트 라인과 다수의 데이터 라인이 구비되고, 영상을 표시하는 표시패널;A display panel including a plurality of gate lines and a plurality of data lines and displaying an image; 제1, 제2 및 제3 제어신호를 출력하는 제어부;A controller for outputting first, second, and third control signals; 상기 제1 제어신호에 응답하여, 한 프레임 동안 상기 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하는 게이트 구동부; 및A gate driver sequentially outputting a gate signal to the plurality of gate lines during one frame in response to the first control signal; And 상기 제2 제어신호에 응답하여, 한 프레임의 제1 구간동안 상기 다수의 데이터 라인을 프리챠징시키기 위한 프리챠징 전압을 출력하고, 나머지 제2 구간동안은 상기 다수의 데이터 라인에 데이터 전압을 출력하는 데이터 구동부를 포함하는 것을 특징으로 하는 표시장치.In response to the second control signal, output a precharge voltage for precharging the plurality of data lines during a first period of one frame, and output a data voltage to the plurality of data lines for the second second period; And a data driver. 제1항에 있어서, 상기 제3 제어신호에 응답하여 이전 프레임의 제1 계조 데이터를 저장하는 메모리부; 및The memory device of claim 1, further comprising: a memory unit configured to store first grayscale data of a previous frame in response to the third control signal; And 상기 메모리부로부터 제공된 상기 제1 계조 데이터를 현재 프레임의 제2 계조 데이터보다 큰 제3 계조 데이터로 보상하는 보상부를 더 포함하는 것을 특징으로 하는 표시장치.And a compensator for compensating the first grayscale data provided from the memory unit with third grayscale data larger than the second grayscale data of the current frame. 제2항에 있어서, 상기 데이터 구동부는 상기 제1 구간동안 상기 제3 계조 데이터를 상기 프리챠징 전압으로 변환하고, 상기 제2 구간동안 상기 제2 계조 데이 터를 상기 데이터 전압으로 변환하는 D/A 컨버터를 포함하는 것을 특징으로 하는 표시장치.The D / A of claim 2, wherein the data driver converts the third grayscale data into the precharging voltage during the first period, and converts the second grayscale data into the data voltage during the second period. Display device comprising a converter. 제2항에 있어서, 상기 데이터 구동부, 상기 메모리부 및 상기 보상부는 하나의 구동칩에 모두 내장되고,The method of claim 2, wherein the data driver, the memory unit and the compensation unit are all embedded in one driving chip, 상기 구동칩은 상기 표시패널 상에 실장되는 것을 특징으로 하는 표시장치.And the driving chip is mounted on the display panel. 제1항에 있어서, 최상위 계조 데이터를 저장하고, 상기 제3 제어신호에 응답하여 저장된 상기 최상위 계조 데이터를 상기 데이터 구동부로 제공하는 메모리부를 더 포함하고,The memory device of claim 1, further comprising a memory unit configured to store the highest grayscale data and to provide the highest grayscale data stored in response to the third control signal to the data driver. 상기 프리챠징 전압은 최상위 계조에 대응하는 전압레벨을 갖는 것을 특징으로 하는 표시장치.And the precharging voltage has a voltage level corresponding to the highest gray level. 제1항에 있어서, 상기 제1 구간은 상기 한 프레임의 1/3구간으로 정의되고,The method of claim 1, wherein the first section is defined as a third section of the one frame, 상기 제2 구간은 상기 한 프레임의 나머지 2/3구간으로 정의되는 것을 특징으로 하는 표시장치.And the second section is defined as the remaining 2/3 sections of the one frame.
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