KR20060060493A - Semiconductor memory device - Google Patents

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KR20060060493A KR1020040099567A KR20040099567A KR20060060493A KR 20060060493 A KR20060060493 A KR 20060060493A KR 1020040099567 A KR1020040099567 A KR 1020040099567A KR 20040099567 A KR20040099567 A KR 20040099567A KR 20060060493 A KR20060060493 A KR 20060060493A
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 반도체 메모리 장치는 리던던시 셀 테스트 동작시에 리던던시 셀 선택신호에 응답하여 리던던시 워드 라인을 활성화하는 리던던시 워드 라인 선택부 및, 정상 동작시에는 센스 증폭기 인에이블 신호를 발생하고, 리던던시 셀 테스트 동작시에는 상기 센스 증폭기 인에이블 신호를 소정시간 지연하여 발생하는 센스 증폭기 인에이블 신호 발생부를 구비하는 것을 특징으로 한다.The present invention discloses a semiconductor memory device. The semiconductor memory device generates a redundancy word line selector for activating a redundancy word line in response to a redundancy cell select signal during a redundancy cell test operation, and generates a sense amplifier enable signal in a normal operation, and in a redundancy cell test operation. And a sense amplifier enable signal generator that is generated by delaying the sense amplifier enable signal by a predetermined time.

따라서, 정상동작시와 리던던시 테스트 동작시 센스 증폭기는 다른 동작시점을 갖는 센스 증폭기 인에이블 신호를 인가받음으로써, 정상동작시와 리던던시 테스트 동작시 차지 공유 마진을 동일하게 하여, 반도체 메모리 장치의 오버킬 요소를 극복할 수 있게 된다.Therefore, in the normal operation and the redundancy test operation, the sense amplifier receives a sense amplifier enable signal having a different operation point, thereby making the charge sharing margin the same in the normal operation and the redundancy test operation, thereby overkill the semiconductor memory device. The element can be overcome.

Description

반도체 메모리 장치{Semiconductor memory device}Semiconductor memory device

도1 은 종래의 반도체 메모리 장치의 리던던시 셀 테스트 회로의 등가회로이다. 1 is an equivalent circuit of a redundancy cell test circuit of a conventional semiconductor memory device.

도2a 는 반도체 메모리 장치의 정상 동작시의 워드라인 인에이블 신호, 센스증폭기 인에이블 신호, 비트라인 인에이블 신호들의 타이밍도이다.2A is a timing diagram of a word line enable signal, a sense amplifier enable signal, and a bit line enable signals in a normal operation of the semiconductor memory device.

도2b 는 종래의 반도체 메모리 장치의 리던던시 셀 테스트 시의 리던던시 워드라인 인에이블 신호, 센스증폭기 인에이블 신호, 비트라인 인에이블 신호들의 타이밍도이다.2B is a timing diagram of a redundancy word line enable signal, a sense amplifier enable signal, and a bit line enable signals during a redundancy cell test of a conventional semiconductor memory device.

도3 는 본 발명에 따른 실시예의 반도체 메모리 장치의 리던던시 셀 테스트 회로의 등가 회로이다.3 is an equivalent circuit of the redundancy cell test circuit of the semiconductor memory device of the embodiment according to the present invention.

도4a는 본 발명에 따른 실시예의 반도체 메모리 장치의 정상동작시의 리던던시 워드라인 인에이블 신호, 센스 증폭기 인에이블 신호, 비트라인 인에이블 신호들의 타이밍도이다.4A is a timing diagram of a redundancy word line enable signal, a sense amplifier enable signal, and a bit line enable signals in the normal operation of the semiconductor memory device according to the embodiment of the present invention.

도4b는 본 발명에 따른 반도체 장치의 실시예의 리던던시 셀 테스트 시의 리던던시 워드라인 인에이블 신호, 지연 센스 증폭기 인에이블 신호, 비트라인의 인에이블 신호들의 타이밍도이다.4B is a timing diagram of a redundancy word line enable signal, a delay sense amplifier enable signal, and enable signals of a bit line during a redundancy cell test in an embodiment of the semiconductor device according to the present invention.

본 발명은 메모리 장치에 관한 것으로, 특히 정상 동작시와 리던던시 셀 테스트 시를 구별하여 동작하는 회로를 구비한 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device, and more particularly, to a semiconductor memory device having a circuit for distinguishing between normal operation and redundancy cell testing.

일반적으로 반도체 메모리 장치는 수많은 셀들로 구성되어 있고, 고집적화 되어 감에 따라 칩 하나당 점점 더 많은 셀을 구비하게 되었다. 그러한 수많은 셀 중에 한개라도 결함이 있으면 반도체 메모리 장치으로써 제구실을 할 수 없으므로 불량품으로 처리된다. 하지만 소량의 셀에 발생한 결함 때문에 칩 전체를 불량품으로 폐기하는 것은 양품의 획득율을 낮추는 비효율적인 처리방식이다.In general, a semiconductor memory device is composed of a large number of cells, and as it is highly integrated, there are more and more cells per chip. If any one of such a number of cells is defective, the semiconductor memory device cannot be used as a defective part, and thus is treated as a defective product. However, discarding the entire chip as a defective product due to a defect in a small amount of cells is an inefficient treatment method that lowers the yield rate of the good product.

그러므로, 미리 반도체 메모리 장치내에 예비 메모리 셀을 설치해 두고 이것을 이용하여 불량셀을 대체시킴으로써 양품의 획득율을 높이는 방식을 채용하는데, 이 예비 메모리 셀을 리던던시 셀이라고 한다. Therefore, a method of increasing the acquisition rate of a good product by adopting a preliminary memory cell in a semiconductor memory device and replacing the defective cell by using the preliminary memory cell is called a redundancy cell.

이러한 리던던시 셀은 메모리 테스트시에 불량 메모리 셀을 골라내어 그에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하여 이에 따라 실제 사용시에 불량 메모리 셀에 대한 불량 라인에 해당하는 어드레스가 입력되면 해당 상기 불량라인 대신 해당하는 리던던시 셀에 대한 예비 라인으로 선택이 바뀌게 된다.Such a redundancy cell performs programming in the internal circuitry that selects a bad memory cell during a memory test and replaces the corresponding address with an address signal of the redundancy cell, so that an address corresponding to a bad line for the bad memory cell is not used. If input, the selection is changed to a spare line for the corresponding redundancy cell instead of the defective line.

이때, 내부 회로에 행한 프로그래밍이 제대로 되지 않아, 예비 라인으로 선택이 되지 않아서 리던던시 셀이 오작동 할 경우를 대비해서 몇 개의 샘플 리던던시 셀을 선택하여 리던던시 셀 테스트를 실시한다. At this time, in case that the redundancy cell is malfunctioned because the programming performed on the internal circuit is not properly performed and it is not selected as a spare line, a few sample redundancy cells are selected and the redundancy cell test is performed.                         

도 1은 종래의 반도체 메모리 장치의 일부분을 나타낸 블록도로서, 이 종래의 반도체 메모리 장치인 리던던시 워드라인 선택부(100)는 낸드게이트(10), 두 개의 인버터(22, 24)로 구성된 리던던시 지연부 회로(20), 및 인버터(30)로 구성되어 있다. FIG. 1 is a block diagram illustrating a portion of a conventional semiconductor memory device. The redundancy word line selector 100, which is a conventional semiconductor memory device, includes a NAND gate 10 and a redundancy delay composed of two inverters 22 and 24. The sub circuit 20 and the inverter 30 are comprised.

그리고 도면에는, 테스트 하고자 하는 리던던시 셀을 선택하고 정상 셀의 워드 라인을 활성 시키는 리던던시 셀 인에이블신호(DRAij), 리던던시 셀 선택신호(PRT), 리던던시 셀의 워드라인을 활성 시키는 신호인 리던던시 워드라인 인에이블신호(PRTRD) 및, 센스증폭기 인에이블신호(PS)가 도시되어 있다.In addition, a redundancy word line, which is a signal for selecting a redundancy cell to be tested and activating a redundancy cell enable signal DRAij, a redundancy cell select signal PRT, which activates a word line of a normal cell, and a redundancy cell word line. The enable signal PRTRD and the sense amplifier enable signal PS are shown.

도1 에 도시된 바와 같이, 리던던시 워드라인 선택부(100)는 리던던시 셀 선택신호와 리던던시 셀 인에이블 신호를 입력받는 리던던시 낸드게이트(10) 와 이 리던던시 낸드게이트(10)의 출력을 입력받는 복수개의 인버터로(22,24)로 구성된 리던던시 지연 논리부(20), 그리고, 위상을 맞추기 위해 상기 리던던시 지연 논리부(20)의 출력 신호를 반전시켜 상기 리던던시 워드라인 인에이블 신호를 출력하는 출력 인버터(30)로 구성되어 있다.As illustrated in FIG. 1, the redundancy word line selector 100 receives a redundancy NAND gate 10 that receives a redundancy cell selection signal and a redundancy cell enable signal and a plurality of inputs of the redundancy NAND gate 10. Redundant delay logic section 20 composed of two inverter paths 22 and 24, and an output inverter for outputting the redundancy word line enable signal by inverting the output signal of the redundancy delay logic section 20 to match the phase. It consists of 30.

도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 1 is as follows.

상기의 리던던시 낸드게이트(10)는 리던던시 셀 선택 신호와 리던던시 셀 인에이블 신호를 입력받아 반전 논리곱하여 신호를 출력하는 기능을 하며, 이 리던던시 낸드게이트(10) 사이즈를 크게 할 경우에는 리던던시 셀 인에이블 신호의 로딩이 커지게 되므로 사이즈를 작게 구성한다. 그러나, 리던던시 워드라인 선택부(100)의 출력 신호인 리던던시 워드라인 인에이블 신호는 정상동작시 보다 추가된 로직들을 거쳐야 하고, 이로인해, 추가적인 버퍼가 필요하다. 따라서, 리던던시 낸드게이트(10)와 출력 인버터(30) 사이에 버퍼역할을 하는 짝수개의 인버터(22,24) 구성된 리던던시 지연논리부(20)를 구비한다. 이에, 상기의 리던던시 낸드게이트(10)에서 입력받은 신호는 상기의 리던던시 지연논리부(20)로 입력되어 소정시간 지연되어 출력되고, 위상을 맞추기 위한 출력 인버터(30)를 통해서 재 반전되어 리던던시 워드라인 인에이블 신호로 출력된다.The redundancy NAND gate 10 receives the redundancy cell selection signal and the redundancy cell enable signal and performs an inverse AND operation to output a signal. When the redundancy NAND gate 10 is enlarged, the redundancy cell enable is enabled. Since the loading of the signal is increased, the size is made small. However, the redundancy word line enable signal, which is an output signal of the redundancy word line selector 100, must go through additional logics during normal operation, and thus, an additional buffer is required. Accordingly, a redundancy delay logic unit 20 including an even number of inverters 22 and 24 serving as a buffer between the redundancy NAND gate 10 and the output inverter 30 is provided. Accordingly, the signal received from the redundancy NAND gate 10 is inputted to the redundancy delay logic unit 20 and outputted with a predetermined time delay, and is inverted again through the output inverter 30 for adjusting the phase. It is output as a line enable signal.

따라서, 종래의 반도체 메모리 장치는 리던던시 셀 테스트 시에 리던던시 워드라인의 인에이블 시점이 늦쳐지게 된다. 하지만, 센스 증폭기 인에이블 신호는 이 워드라인 인에이블 신호의 영향을 받지 않으므로, 센스 증폭기 인에이블 시점은 정상 동작시와 같은 활성시점을 가진다.Therefore, in the conventional semiconductor memory device, the enable time of the redundancy word line is delayed during the redundancy cell test. However, since the sense amplifier enable signal is not affected by the word line enable signal, the sense amplifier enable time has the same active time as in normal operation.

도2a 은 종래의 반도체 메모리 장치의 정상 동작시 리던던시 워드라인 인에이블 신호, 센스 증폭기 인에이블 신호, 비트라인 인에이블 신호들의 타이밍도이다.2A is a timing diagram of a redundancy word line enable signal, a sense amplifier enable signal, and a bit line enable signals in a normal operation of a conventional semiconductor memory device.

일반적으로 반도체 메모리 장치의 읽기 동작을 살펴보면, 먼저 비트라인 쌍을 프리차지 시킨후 로우 어드레스를 공급하여 해당된 워드라인을 활성 시킨다. 그리고 비트라인 쌍과 셀의 캐패시터는 차지 공유를 하게 된다. 쓰기 동작도 상기의 읽기동작과 유사하다. 이때, 캐패시터의 전하에 의한 비트라인 쌍의 전압변화는 100mV 로 매우 작으므로 센싱 증폭기를 통하여 유효한 논리 값으로 비트라인의 전하량을 증폭시킨다. 워드라인이 활성되기 시작하고, 센싱 증폭기가 활성 되기까지의 시간을 차지 공유 마진(Charge Sharing Margin, CSM) 이라고 한다. In general, a read operation of a semiconductor memory device may first precharge a pair of bit lines and then supply a row address to activate a corresponding word line. The bit line pair and the capacitor of the cell share charge. The write operation is similar to the above read operation. At this time, since the voltage change of the bit line pair due to the charge of the capacitor is very small as 100mV, the charge amount of the bit line is amplified to a valid logic value through the sensing amplifier. The word line starts to become active and the time taken by the sensing amplifier to become active is called Charge Sharing Margin (CSM).                         

도2a 에 나타낸 그래프의 내용을 설명하면 다음과 같다. 도2a 에 도시된 바와 같이, 정상 동작시 리던던시 워드라인 인에이블 신호는 t1 에 활성되고, 센스 증폭기 인에이블 신호는 t2 에 활성 된다. 이때. t1 과 t2 의 간격차이가 차지공유마진(CSM)을 나타낸다.The contents of the graph shown in FIG. 2A are as follows. As shown in FIG. 2A, in a normal operation, the redundancy word line enable signal is activated at t1 and the sense amplifier enable signal is activated at t2. At this time. The gap between t1 and t2 represents the charge sharing margin (CSM).

도2b 은 종래의 반도체 메모리 장치의 리던던시 셀 테스트 동작시의 리던던시 워드라인 인에이블 신호, 센스 증폭기 인에이블 신호, 비트라인 인에이블 신호들의 타이밍도이다.2B is a timing diagram of a redundancy word line enable signal, a sense amplifier enable signal, and a bit line enable signals during a redundancy cell test operation of a conventional semiconductor memory device.

도2b 에 나타낸 그래프의 내용을 설명하면 다음과 같다. The contents of the graph shown in FIG. 2B are as follows.

도2b 에 도시된 바와 같이, 종래의 반도체 메모리 장치는 리던던시 셀 테스트 시는 정상 동작시 리던던시 워드라인의 활성시점인 도1 에 도시된 t1 보다 지연된 t1′ 의 활성시점을 갖게되고, 센스 증폭기 활성시점인 t2 는 리던던시 셀 테스트 시와 정상 동작시가 동일함으로, t1′ 와 t2 의 간격차이인 차지공유마진(CSM)이 정상 동작시 보다 작아진다. As shown in FIG. 2B, the conventional semiconductor memory device has an activation time of t1 'which is delayed from t1 shown in FIG. 1, which is the activation time of the redundancy word line in the normal operation during the redundancy cell test, and the activation time of the sense amplifier. Since t2 is the same as in the redundancy cell test and normal operation, the charge sharing margin (CSM), which is the difference between t1 'and t2, becomes smaller than during normal operation.

따라서, 상기의 반도체 메모리 장치는 리던던시 셀 테스트 시에 비트라인의 차지공유마진의 부족으로 인해 정상 동작하는 리던던시 셀까지 불량 판정을 받을 수 있다. 즉, 불필요하게 오버킬 요소가 발생하게 된다. Accordingly, the semiconductor memory device may receive a failure determination until a redundant cell that normally operates due to a lack of a charge sharing margin of a bit line during a redundancy cell test. In other words, an unkill element is unnecessarily generated.

이에 본 발명은 정상 동작시와 리던던시 셀 테스트 시 센스 증폭기의 인에이블 시점을 달리하는, 즉, 리던던시 셀 테스트 시에 리던던시 워드라인의 활성시점의 지연과 센스 증폭기의 인에이블 시점의 지연를 동일하게 해주는 회로를 구비한 반도체 메모리 장치를 제시하도록 한다. Accordingly, the present invention provides a circuit for differentiating the enable point of the sense amplifier during normal operation and the redundancy cell test, that is, the delay between the active point of the redundancy word line and the enable point of the sense amplifier during the redundancy cell test. To provide a semiconductor memory device having a.

본 발명의 목적은 정상동작시와 리던던시 셀 테스트 시의 경로를 구분해주는 회로를 구비함으로써, 리던던시 셀 테스트 시에 발생하는 차지공유마진을 극복하여, 테스트 시에 발생하는 오버킬 요소를 제거한 회로를 구비한 반도체 메모리 장치를 제공하는 데 있다.An object of the present invention is to provide a circuit for distinguishing a path during normal operation and a redundancy cell test, thereby overcoming a charge sharing margin occurring during a redundancy cell test and removing a overkill element generated during a test. One semiconductor memory device is provided.

상기 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치는 리던던시 셀 테스트 동작시에 리던던시 셀 선택신호에 응답하여 리던던시 워드 라인을 활성화하는 리던던시 워드 라인 선택부 및, 정상 동작시에는 센스 증폭기 인에이블 신호를 발생하고, 리던던시 셀 테스트 동작시에는 상기 센스 증폭기 인에이블 신호를 소정시간 지연하여 발생하는 센스 증폭기 인에이블 신호 발생부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the semiconductor memory device of the present invention generates a redundancy word line selector for activating a redundancy word line in response to a redundancy cell selection signal during a redundancy cell test operation, and a sense amplifier enable signal during normal operation. In the redundant cell test operation, a sense amplifier enable signal generation unit may be provided to delay the sense amplifier enable signal by a predetermined time.

이하 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.Hereinafter, a semiconductor memory device of the present invention will be described with reference to the accompanying drawings.

도 3는 본 발명의 실시예에 따른 반도체 메모리 장치(300)의 구조를 설명하기 위한 회로도이다.3 is a circuit diagram illustrating the structure of a semiconductor memory device 300 according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 블록도로서, 리던던시 워드라인 선택부(100), 센스 증폭기 인에이블 신호 발생부(200)로 구성되어 있고, 상기 리던던시 워드라인 선택부(100)은 도1 의 회로와 동일하며, 이 센스 증폭기 인에이블 발생부(200)는 정상동작 논리부(50), 지연동작 논리부(60) 및, 출력 논리부(70)로 구성되어 있다.3 is a block diagram illustrating a portion of a semiconductor memory device according to an exemplary embodiment of the present invention, and includes a redundancy word line selector 100 and a sense amplifier enable signal generator 200. The unit 100 is identical to the circuit of FIG. 1, and the sense amplifier enable generation unit 200 includes a normal operation logic unit 50, a delay operation logic unit 60, and an output logic unit 70. have.

그리고, 리던던시 셀 인에이블 신호, 리던던시 셀 선택신호 및 센스증폭기 인에이블 신호는 도1 과 동일하며, 그리고 지연 센스 증폭기 인에이블 신호는 지연동작 논리부(60)의 지연된 센스 인에이블 출력신호를 나타낸다.The redundancy cell enable signal, the redundancy cell select signal, and the sense amplifier enable signal are the same as those in FIG. 1, and the delay sense amplifier enable signal represents the delayed sense enable output signal of the delay operation logic unit 60.

도3 에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 3 is as follows.

리던던시 워드라인 선택부(100)의 기능은 도1 에서 설명한 것과 동일하며, 센스 증폭기 인에이블 신호 발생부(200)는 정상 동작시와 리던던시 셀 테스트 시를 구별하여 센스 증폭기 인에이블 신호를 지연 해준다.The function of the redundancy word line selector 100 is the same as that described with reference to FIG. 1, and the sense amplifier enable signal generator 200 delays the sense amplifier enable signal by distinguishing between normal operation and redundancy cell test.

도3 에 도시된 바와 같이, 센스 증폭기 인에이블 신호 발생부(200)는 리던던시 셀 선택 신호와 센스 증폭기 인에이블 신호가 정상동작시 경유하는 정상동작 논리부(50), 리던던시 셀 테스트시 경유하는 지연동작 논리부(60) 및 정상동작시 출력신호와 리던던시 셀 테스트 시 출력신호를 하나의 신호로 출력해주는 출력 논리부(70)로 구성되어 있다.As shown in FIG. 3, the sense amplifier enable signal generator 200 includes a normal operation logic unit 50 through which the redundancy cell selection signal and the sense amplifier enable signal pass through normal operation, and a delay through the redundancy cell test. The operation logic unit 60 and the output logic unit 70 outputting the output signal in the normal operation and the output signal in the redundancy cell test as a single signal.

계속하여 도면을 참조하면, 정상동작 논리부(50)는 리던던시 셀 선택신호와 센스 증폭기 인에이블 신호를 입력받는 정상경로 낸드게이트(54) 및 리던던시 셀 선택 신호의 입력라인에 구비되어 리던던시 테스트 인에이블 신호를 반전시키는 인버터(52)로 구성되어 있으며, 지연 동작 논리부(60)는 리던던시 셀 테스트 시 상기 리던던시 셀 선택신호와 상기 센스증폭기 인에이블 신호를 입력받는 지연경로 낸드게이트(62) 및 이 지연경로 낸드게이트(62)의 출력 신호를 입력받아 상기 센스 증폭기 인에이블 신호를 소정시간 지연시키는 짝수개의 인버터(64,66)로 구성되어 있 다.Referring to the drawings, the normal operation logic unit 50 is provided in the input line of the normal path NAND gate 54 and the redundancy cell selection signal to receive the redundancy cell selection signal and the sense amplifier enable signal. The inverter 52 is configured to invert the signal. The delay operation logic unit 60 includes a delay path NAND gate 62 that receives the redundancy cell selection signal and the sense amplifier enable signal during a redundancy cell test, and the delay. It consists of an even number of inverters (64, 66) for receiving the output signal of the path NAND gate 62 to delay the sense amplifier enable signal for a predetermined time.

본 발명의 반도체 메모리 장치(300)의 동작을 살펴보면 다음과 같다.The operation of the semiconductor memory device 300 of the present invention will be described below.

이 반도체 메모리 장치(300)에 리던던시 셀 테스트 시 즉, 리던던시 셀 선택 신호가 인가되었을 때, 이 리던던시 셀 선택 신호는 리던던시 워드 라인 선택부(100)와 센스 증폭기 인에이블 신호 발생부(200)에 각각 인가된다. 상기의 리던던시 셀 선택 신호는 리던던시 셀 인에이블 신호와 함께 리던던시 워드라인 선택부(100)에 인가된다. 전달된 상기의 리던던시 셀 선택신호와 상기의 리던던시 셀 인에이블 신호는 리던던시 워드라인 선택부(100)에 구비된 리던던시 낸드게이트(10)에 의하여 반전된 논리곱이 되어, 다음 경로인 리던던시 지연논리부(20)에 인가되고, 인가된 반전 논리곱 신호는 상기 리던던시 지연논리부(20)에 의해 지연 되어 다음 경로인 인버터(30)에 인가된다. 따라서, 지연된 반전 논리곱 신호는 이 인버터(30) 의해 재 반전되어 리던던시 워드라인 인에이블 신호가 출력된다.When the redundancy cell test is applied to the semiconductor memory device 300, that is, when the redundancy cell selection signal is applied, the redundancy cell selection signal is respectively provided to the redundancy word line selection unit 100 and the sense amplifier enable signal generation unit 200. Is approved. The redundancy cell selection signal is applied to the redundancy word line selection unit 100 together with the redundancy cell enable signal. The transmitted redundancy cell selection signal and the redundancy cell enable signal are inverted logical products inverted by the redundancy NAND gate 10 included in the redundancy word line selector 100, and thus, the redundancy delay logic unit (the next path). 20 is applied to the inverter 30, which is the next path, is delayed by the redundancy delay logic unit 20. Therefore, the delayed inverted AND signal is inverted again by the inverter 30 to output a redundancy word line enable signal.

또한, 상기의 리던던시 셀 선택 신호는 센스증폭기 인에이블 신호와 함께 센스 증폭기 인에이블 신호 발생부(200)에도 인가된다. 즉, 상기 리던던시 셀 선택신호와 상기 센스 증폭기 인에이블 신호는 센스 증폭기 인에이블 신호 발생부(200)의 정상동작 논리부(50)와 지연동작 논리부(60)에 입력된다. In addition, the redundancy cell selection signal is applied to the sense amplifier enable signal generator 200 together with the sense amplifier enable signal. That is, the redundancy cell selection signal and the sense amplifier enable signal are input to the normal operation logic unit 50 and the delay operation logic unit 60 of the sense amplifier enable signal generator 200.

상기 정상동작 논리부(50)는 리던던시 셀 테스트 시, 즉, 상기 리던던시 셀 선택신호가 인가되면, 정상경로 낸드게이트(54)에는 상기 리던던시 셀 선택 신호가 인버터(52)를 통해 반전되어 입력되므로, 상기 정상경로 낸드게이트(54)는 하이 레벨의 신호를 출력한다. When the redundancy cell test is applied to the normal operation logic unit 50, that is, when the redundancy cell selection signal is applied, the redundancy cell selection signal is inputted to the normal path NAND gate 54 through the inverter 52. The normal path NAND gate 54 outputs a high level signal.                     

또한, 지연동작 논리부(60)은 상기 리던던시 셀 선택신호가 인가되면, 지연경로 낸드게이트(62)을 통하여 출력된 상기 반전된 센스 증폭기 인에이블 신호를 복수개의 인버터(64,66) 출력 낸드게이트(70)로 출력한다.In addition, when the redundancy cell selection signal is applied, the delay operation logic unit 60 outputs the inverted sense amplifier enable signals output through the delay path NAND gate 62 to the plurality of inverters 64 and 66 NAND gates. Output to 70.

출력 낸드게이트(70)는 상기 소정시간 지연되고 반전된 센스증폭기 인에이블 신호와 상기 정상경로 낸드게이트(54)로부터 입력된 신호를 반전 논리곱하므로, 결과적으로 상기 센스증폭기 인에이블 신호는 지연 센스증폭기 인에이블 신호를 출력한다..The output NAND gate 70 inversely multiplies the input signal of the sense amplifier enable signal delayed and inverted by the predetermined time and the normal path NAND gate 54, so that the sense amplifier enable signal is a delayed sense amplifier. Output the enable signal.

만일, 정상 동작 시라면 상기 리던던시 셀 선택 신호는 비활성화 된다. 그러므로, 상기 센스 증폭기 인에이블 신호 발생부(200)의 정상동작 논리부(50)의 정상경로 낸드게이트(54)는 반전된 센스 증폭기의 신호를 출력한다. In the normal operation, the redundancy cell selection signal is deactivated. Therefore, the normal path NAND gate 54 of the normal operation logic unit 50 of the sense amplifier enable signal generator 200 outputs the inverted sense amplifier signal.

또한, 상기 센스 증폭기 인에이블 신호 발생부(200)의 지연동작 논리부(60)는 하이 레벨의 신호을 출력하게 된다. 이에, 출력 낸드게이트(70)는 상기의 센스 증폭기 인에이블 신호 발생부로부터의 입력신호와 정상동작 논리부(50)의 정상경로 낸드게이트(54)로부터 입력된 신호를 반전 논리곱하므로, 결과적으로 상기 센스증폭기 인에이블 신호는 지연되지 않은 센스증폭기 인에이블 신호를 출력한다.In addition, the delay operation logic unit 60 of the sense amplifier enable signal generator 200 outputs a high level signal. Therefore, the output NAND gate 70 inversely ANDs the input signal from the sense amplifier enable signal generator and the signal input from the normal path NAND gate 54 of the normal operation logic unit 50, and consequently, The sense amplifier enable signal outputs a non-delayed sense amplifier enable signal.

따라서, 센스 증폭기 인에이블 신호 발생부(200)는 리던던시 셀 테스트 시에는 센스증폭기 인에이블 신호를 지연동작 논리부(60)를 통하여 소정시간 지연시켜서 출력하지만, 정상 동작 시에는 센스증폭기 인에이블 신호를 지연 시키지 않고 출력하게 된다. Accordingly, the sense amplifier enable signal generator 200 outputs the sense amplifier enable signal by delaying the sense amplifier enable signal through the delay operation logic unit 60 for a predetermined time during the redundancy cell test, but outputs the sense amplifier enable signal during normal operation. Will output without delay.

도4 는 본 발명의 반도체 메모리 장치의 정상동작 시와 리던던시 셀 테스트 시의 리던던시 워드라인 활성신호, 센스증폭기 활성신호, 및 비트라인 활성신호들의 타이밍도를 나타낸 것이다.4 is a timing diagram of a redundancy word line activation signal, a sense amplifier activation signal, and a bit line activation signals during the normal operation and the redundancy cell test of the semiconductor memory device of the present invention.

도4a 를 살펴보면, 본 발명의 반도체 메모리 장치의 경우 정상 동작시 차지공유마진의 폭은 t1과 t2의 간격차이이며 종래의 차지공유마진의 폭과 동일하다. 또한, 도4b 에 도시한 바와 같이, 본 발명의 반도체 메모리 장치의 경우 리던던시 셀 테스트 시, 리던던시 셀에 대한 워드라인의 활성시점 t1′가 정상 동작시 활성시점 t1보다 지연되는 것은 종래의 경우와 동일하다. 그러나, 센스 증폭기의 활성시점 t2가 지연 센스 증폭기의 활성시점 t2′로 바뀌어 t1′와 t2′의 간격차이가 상기 정상 동작시와 동일하게 됨으로, 리던던시 셀 테스트 시에도 정상동작시와 동일한 차지공유마진(CSM)을 확보할 수 있다. 따라서, 리던던시 셀 테스트시에 발생할 수 있는 불필요한 오버킬 요소가 제거된다.Referring to FIG. 4A, in the semiconductor memory device of the present invention, the width of the charge sharing margin in the normal operation is the gap between t1 and t2 and is equal to the width of the conventional charge sharing margin. In addition, as shown in FIG. 4B, in the redundancy cell test of the semiconductor memory device of the present invention, the activation time t1 'of the word line for the redundancy cell is delayed from the activation time t1 in the normal operation as in the conventional case. Do. However, since the active time t2 of the sense amplifier is changed to the active time t2 'of the delayed sense amplifier, the gap difference between t1' and t2 'is the same as in the normal operation, so that the same charge sharing margin is used in the redundancy cell test. (CSM) can be secured. Thus, unnecessary overkill elements that may occur during redundancy cell testing are eliminated.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

상술한 바와 같이, 본 발명의 반도체 메모리 장치는, 정상 동작시와 리던던시 셀 테스트 동작시를 이원화하여 센스 활성 신호를 인가함으로써, 리던던시 셀 테스트 시에도 비트라인에 충분한 차지공유 시간이 확보됨에 따라 비트라인은 안정적인 차지 공유를 한다. 따라서, 리던던시 셀 테스트 시의 오버킬 요소를 감소시킬 수 있다. As described above, the semiconductor memory device of the present invention applies a sense activation signal by dualizing the normal operation and the redundancy cell test operation, thereby ensuring sufficient charge sharing time for the bit line even during the redundancy cell test. Has a stable charge share. Therefore, the overkill factor in redundancy cell test can be reduced.

Claims (6)

리던던시 셀 테스트 동작시에 리던던시 셀 선택신호에 응답하여 리던던시 워드 라인을 활성화하는 리던던시 워드 라인 선택부; 및A redundancy word line selection unit activating a redundancy word line in response to a redundancy cell selection signal during a redundancy cell test operation; And 정상 동작시에는 센스 증폭기 인에이블 신호를 발생하고, 리던던시 셀 테스트 동작시에는 상기 센스 증폭기 인에이블 신호를 소정시간 지연하여 발생하는 센스 증폭기 인에이블 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a sense amplifier enable signal generator for generating a sense amplifier enable signal in a normal operation and delaying the sense amplifier enable signal for a predetermined time in a redundant cell test operation. 제 1항에 있어서, 상기 리던던시 워드 라인 선택부는The method of claim 1, wherein the redundancy word line selector 상기 리던던시 셀 테스트 신호가 활성화되면 상기 리던던시 선택신호에 응답하여 상기 리던던시 워드 라인을 활성화하는 것을 특징으로 하는 반도체 메모리 장치.And when the redundancy cell test signal is activated, activates the redundancy word line in response to the redundancy select signal. 제 1항에 있어서, 상기 센스 증폭기 인에이블 신호 발생부는 The method of claim 1, wherein the sense amplifier enable signal generator 상기 리던던시 셀 테스트 신호가 활성화되면 상기 센스 증폭기 인에이블 신호를 입력하여 상기 소정시간만큼 지연하는 지연동작 논리부;A delay operation logic unit configured to delay the predetermined time by inputting the sense amplifier enable signal when the redundancy cell test signal is activated; 상기 리던던시 셀 테스트 신호가 활성화되지 않으면 상기 센스 증폭기 인에이블 신호를 입력하여 출력하는 정상동작 논리부; 및A normal operation logic unit configured to input and output the sense amplifier enable signal when the redundancy cell test signal is not activated; And 상기 지연동작 논리부와 정상동작 논리부의 출력신호를 조합하여 출력신호를 발생하는 출력논리부를 구비하고,An output logic unit configured to combine the output signals of the delay operation logic unit and the normal operation logic unit to generate an output signal, 상기 출력 논리부는 상기 정상동작시에는 상기 정상동작 논리부의 신호를 발생하고, 상기 리던던시 셀 테스트 동작시에는 상기 출력 논리부의 출력신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.And the output logic unit generates a signal of the normal operation logic unit in the normal operation, and generates an output signal of the output logic unit in the redundancy cell test operation. 제 3항에 있어서, 상기 지연동작 논리부는The logic of claim 3, wherein the delay operation logic unit 리던던시 셀 테스트 신호와 센스증폭기 인에이블 신호의 반전된 논리곱 신호를 소정시간 지연 시키기 위해 구비한 낸드게이트; 및A NAND gate provided to delay a predetermined time delay of the inverted AND signal of the redundancy cell test signal and the sense amplifier enable signal; And 상기 낸드게이트의 출력단에 직렬로 연결된 짝수개의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And an even number of inverters connected in series to the output terminal of the NAND gate. 제 3항에 있어서, 상기 정상동작 논리부는The logic unit of claim 3, wherein the normal operation logic unit. 상기 리던던시 셀 선택 신호를 반전하여 출력하는 인버터; 및An inverter for inverting and outputting the redundancy cell selection signal; And 상기 인버터의 출력 신호와 상기 센스 증폭기 인에이블 신호를 반전 논리곱하여 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a NAND gate inverting and outputting the output signal of the inverter and the sense amplifier enable signal. 제 3항에 있어서, 상기 출력 논리부는The method of claim 3, wherein the output logic unit 상기 정상동작 논리부의 출력 신호와 상기 지연동작 논리부의 출력 신호를 반전 논리곱 하여 상기 센스증폭기 인에이블 신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a NAND gate which inverts the output signal of the normal operation logic unit and the output signal of the delay operation logic unit to output the sense amplifier enable signal.
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