KR20060059675A - Method for forming the isolation layer - Google Patents

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KR20060059675A
KR20060059675A KR1020040098829A KR20040098829A KR20060059675A KR 20060059675 A KR20060059675 A KR 20060059675A KR 1020040098829 A KR1020040098829 A KR 1020040098829A KR 20040098829 A KR20040098829 A KR 20040098829A KR 20060059675 A KR20060059675 A KR 20060059675A
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Abstract

본 발명은 실리콘 기판 내부에 소정의 깊이를 가지는 트렌치를 형성하는 단계와, 트렌치를 가지는 실리콘 기판 전면에 라이너 질화막 및 라이너 산화막을 순차 형성하는 단계와, 라이너 산화막이 형성된 결과물에 오버행 구조를 형성하는 단계와, 오버행 구조가 형성된 기판 전면에 제 1 산화막을 증착하는 단계와, 제 1 산화막이 증착된 기판 전면에 제 2 산화막을 증착하는 단계를 포함하는 소자분리막 제조방법을 제공한다.The present invention provides a method of forming a trench having a predetermined depth inside a silicon substrate, sequentially forming a liner nitride film and a liner oxide film on a silicon substrate having a trench, and forming an overhang structure on a resultant liner oxide film. And depositing a first oxide film on the entire surface of the substrate on which the overhang structure is formed, and depositing a second oxide film on the entire surface of the substrate on which the first oxide film is deposited.

HDP, 갭필, 소자분리막, UBUC, 오버행HDP, Gap Fill, Device Separator, UBUC, Overhang

Description

소자분리막 제조방법{METHOD FOR FORMING THE ISOLATION LAYER} METHODS FOR FORMING THE ISOLATION LAYER             

도 1은 종래 소자분리막 제조방법에 의해 제조된 소자분리막을 설명하기 위해 나타낸 도면이다. 1 is a view illustrating a device isolation film manufactured by a conventional device isolation film manufacturing method.

도 2는 종래 소자분리막 제조방법에 의해 제조된 소자분리막의 문제점을 나타낸 사진이다.2 is a photograph showing a problem of a device isolation film manufactured by a conventional device isolation film manufacturing method.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
3A through 3D are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film according to an exemplary embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명--Explanation of the symbols for the main parts of the drawings-

100 : 실리콘 기판 110 : 패드 산화막100 silicon substrate 110 pad oxide film

115 : 패드 질화막 118 : 패드 패턴115: pad nitride film 118: pad pattern

120 : 트렌치 121 : 버퍼 산화막120: trench 121: buffer oxide film

125 : 라이너 질화막 127 : 라이너 산화막 125: liner nitride film 127: liner oxide film

130 : 오버행 140 : 제 1 산화막130: overhang 140: first oxide film

150 : 제 2 산화막 200 : 소자분리막
150: second oxide film 200: device isolation film

본 발명은 소자분리막 형성 시, 활성영역과 소자분리막의 경계부분인 모우트에서 클리핑(clipping) 현상이 발생하는 것을 방지하여 소자의 신뢰성을 향상시킬수 있는 소자분리막 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a device isolation film which can improve the reliability of the device by preventing a clipping phenomenon from occurring in the moat which is a boundary between the active region and the device isolation film when forming the device isolation film.

일반적으로, 반도체 기판 위에 디램 메모리 셀 제조 시, 반도체 기판에 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리 영역을 형성하게 된다. 반도체 기판에 활성영역과 소자분리 영역을 구분하는 공정으로는, STI(shallow trench isolation)공정이 이용되고 있다. In general, when fabricating a DRAM memory cell on a semiconductor substrate, an isolation region for forming a device isolation region to prevent the device from being electrically connected to an active region that is electrically conductive to the semiconductor substrate and to separate devices from each other. A shallow trench isolation (STI) process is used as a process for separating the active region and the device isolation region from the semiconductor substrate.

STI 공정은, 반도체 기판에 소정 깊이를 가지는 트렌치를 형성하고, 이 트렌치를 산화막으로 증착한 다음, 화학적기계적 연마공정으로 불필요한 부분의 산화막을 식각하여 소자분리막을 형성하는 기술이다.The STI process is a technique of forming a device isolation film by forming a trench having a predetermined depth in a semiconductor substrate, depositing the trench with an oxide film, and then etching an unnecessary portion of the oxide film by a chemical mechanical polishing process.

그러나, 최근 반도체 소자가 고집적화 되고 미세화 됨에 따라 각 개별 소자의 크기가 축소되어, 기판 내부에 소자분리막을 형성하기 위한 트렌치의 폭은 좁아지고 깊이 또한 깊어지고 있다. 이와 같이, 트렌치의 폭이 좁아지고 깊이가 깊어지게 되면, 트렌치 내부에 소자분리막을 형성하기 위한 산화막 매립시, 트렌치의 하부까지 산화막이 매립되지 않는 갭필(gap fill)능력이 저하되는 문제가 있다.However, in recent years, as semiconductor devices have been highly integrated and miniaturized, the size of each individual device is reduced, and the width of the trench for forming the device isolation layer inside the substrate is getting narrower and deeper. As such, when the width of the trench is narrowed and deepened, there is a problem in that a gap fill capability of not filling the oxide film to the lower portion of the trench is lowered when the oxide film is embedded to form the device isolation film in the trench.

따라서, 종래에는 상기와 같은 갭필 능력을 향상시키기 위해서 트렌치 내부 에 He기반의 HDP(high density plasma) 공정을 이용하여 산화막을 증착함에 있어서, 두 번의 단계로 나누어 산화막을 증착함으로써 갭필 능력을 향상하였다. Therefore, in the related art, in order to improve the gap fill capability as described above, in depositing an oxide film using a He-based high density plasma (HDP) process in the trench, the gap fill capability is improved by depositing the oxide film in two steps.

이하, 첨부한 도면을 참조하여 종래기술에 따른 소자분리막 제조방법에 대하여 상세히 설명하기로 한다.Hereinafter, a device isolation film manufacturing method according to the related art will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1c는 종래 기술에 따른 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.1A through 1C are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film according to the prior art.

먼저, 도 1a에 도시한 바와 같이 실리콘 기판(100) 위에 패드 패턴(118)을 형성한 다음, 상기 패드 패턴(118)을 선택 식각하여 트렌치(120)를 형성한다. 여기서, 상기 패트 패턴(118)은 패드 산화막(110) 및 패드 질화막(115)이 순차 적층되어 이루어진다.First, as shown in FIG. 1A, the pad pattern 118 is formed on the silicon substrate 100, and then the pad pattern 118 is selectively etched to form the trench 120. The pad pattern 118 is formed by sequentially stacking the pad oxide layer 110 and the pad nitride layer 115.

그 다음, 상기 트렌치(120) 내부에 열산화 공정을 진행하여 버퍼 산화막(121)을 형성하고, 상기 결과물 위에 라이너 질화막(125) 및 라이너 산화막(127)을 순차 형성한다.Next, a thermal oxidation process is performed in the trench 120 to form a buffer oxide layer 121, and a liner nitride layer 125 and a liner oxide layer 127 are sequentially formed on the resultant.

이어, 도 1b에 도시한 바와 같이 상기 트렌치 내부에 He기반의 HDP(high density plasma)을 이용하여 산화막을 증착한다. 보다 상세하게는 산화막 증착 시 먼저, 소량의 사일렌(SiH4)가스를 주입하여 제 1 산화막(140)을 증착하고, 이어 제 1 산화막(140)이 증착되고 남은 영역에 다량의 사일렌(SiH4) 가스를 주입하여 제 2 산화막(150)을 증착한다. 여기서, 상기 트렌치(120) 내부에 소량의 사일렌(SiH4) 가스를 주입하여 제 1 산화막(140)을 증착하게 되면, 사일렌(SiH4) 가스로 인하여 증착비율(deposition rate)이 작게 되어 갭필 능력을 향상시킬수 있다. Subsequently, as shown in FIG. 1B, an oxide film is deposited in the trench using He-based high density plasma (HDP). More specifically, when the oxide film is deposited, first, a small amount of SiH4 gas is injected to deposit the first oxide layer 140, and then a large amount of SiH4 is deposited in the remaining region after the first oxide layer 140 is deposited. The gas is injected to deposit the second oxide film 150. Here, when a small amount of SiH4 gas is injected into the trench 120 to deposit the first oxide layer 140, the deposition rate is reduced due to the SiH4 gas, and thus the gap fill capability is reduced. Can improve.                         

그 다음 도 1c에 도시한 바와 같이, 상기 패드 패턴(118)의 상부가 드러나도록 화학적기계적 연마공정(chemical mechanical polishing)을 진행하여 상기 기판(100) 위에 증착된 제 2 산화막(150) 및 제 1 산화막(140)을 순차 식각하고, 상기 패드패턴(118)을 제거하여 기판(100) 내에 소자분리막(200)을 형성한다. 이에 따라, 상기 소자분리막(200)은 제 1 산화막(140) 및 제 2 산화막(150)이 순차적으로 매립되어 이루어진다.Then, as shown in FIG. 1C, the second oxide film 150 and the first oxide film deposited on the substrate 100 are subjected to chemical mechanical polishing to expose the upper portion of the pad pattern 118. The oxide layer 140 is sequentially etched, and the pad pattern 118 is removed to form the device isolation layer 200 in the substrate 100. Accordingly, the device isolation layer 200 is formed by sequentially filling the first oxide layer 140 and the second oxide layer 150.

이와 같이 종래에는, 반도체 소자의 고집적화로 인하여 소자분리 영역의 고단차(aspect ratio)가 커지고 있는 바, 소자분리막을 형성하기 위한 갭필 능력을 향상시키 위해 트렌치 내부에 산화막의 증착 단계를 두단계로 나누어 진행하고 있으며, 특히 제 1 산화막을 증착하는 단계에서는 소량의 사일렌(SiH4) 가스를 이용하여 증착률을 작게 함으로써 갭필 능력을 향상시키고 있다.As described above, since the high aspect ratio of the device isolation region is increased due to the high integration of semiconductor devices, the deposition of the oxide film inside the trench is divided into two steps to improve the gap fill capability for forming the device isolation film. In the step of depositing the first oxide film, the gap fill capability is improved by using a small amount of xylene (SiH 4) gas to reduce the deposition rate.

그러나, 상기와 같은 소량의 사일렌(SiH4) 가스를 이용하여 제 1 산화막을 증착할 경우 갭필 능력은 향상이 되지만 트렌치의 양측벽에 증착되는 제 1 산화막의 두께( D₁)보다 트렌치의 바닥부분에 증착되는 제 1 산화막이 더 두꺼운 두께(D₂)로 증착되는 바텀 업(bottom up)현상이 발생한다.However, when the first oxide film is deposited using a small amount of SiH4 gas as described above, the gap fill capability is improved, but the thickness of the first oxide film deposited on both sidewalls of the trench is less than the thickness D₁ of the trench. A bottom up phenomenon occurs in which the deposited first oxide film is deposited to a thicker thickness D2.

이러한, 바텀 업 현상이 일어나게 되면 HDP를 이용하여 제 1 산화막을 증착하는 과정에서 바닥쪽 보다 제 1 산화막이 얇게 증착된 트렌치의 양 측벽이 HDP의 공정상의 특징 즉, In-situ 스퍼터링(sputtering)에 의해 도 2의 'A'와 같이 소자분리막과 인접하는 활셩영역의 경계부가 손상되는 클리핑(Clipping) 현상이 발생한다. When the bottom up phenomenon occurs, both sidewalls of the trench where the first oxide film is thinner than the bottom side in the process of depositing the first oxide film using the HDP are characterized by the process characteristics of the HDP, that is, in-situ sputtering. As a result, a clipping phenomenon occurs in which the boundary of the active region adjacent to the device isolation layer is damaged, as shown by 'A' in FIG. 2.                         

이와 같이, 클리핑 현상이 발생하게 되면, 소자의 구동시, 클리핑 현상이 발생한 지역으로 누설전류등이 발생하여 소자의 신뢰성을 저하시키는 문제가 있다.
As such, when the clipping phenomenon occurs, a leakage current or the like may occur in the region where the clipping phenomenon occurs when the device is driven, thereby lowering the reliability of the device.

본 발명은 상기와 같은 문제를 해결하기 위한 것으로써, 실리콘 기판 내부에 소정의 깊이를 가지는 트렌치를 형성하는 단계와, 상기 트렌치 내부에 소자분리막을 형성하기 전에, 활성영역의 상부에 인위적인 오버행 구조를 만듬으로써, 활성영역과 소자분리막의 경계부에 발생하는 클리핑 현상을 방지하는 소자분리막 제조방법을 제공하는데 있다.
The present invention is to solve the above problems, and before forming a trench having a predetermined depth inside the silicon substrate, and before forming a device isolation film in the trench, an artificial overhang structure is formed on the active region. The present invention provides a device isolation film manufacturing method for preventing clipping from occurring at the boundary between an active region and a device isolation film.

상기한 목적을 달성하기 위한 본 발명은, 트렌치를 가지는 실리콘 기판 전면에 라이너 질화막 및 라이너 산화막을 순차 형성하는 단계와, 상기 라이너 산화막이 형성된 결과물에 오버행 구조를 형성하는 단계와, 상기 오버행 구조가 형성된 기판 전면에 제 1 산화막을 증착하는 단계와, 상기 제 1 산화막이 증착된 기판 전면에 제 2 산화막을 증착하는 단계를 포함하는 소자분리막 제조방법을 제공한다.According to an aspect of the present invention, a liner nitride film and a liner oxide film are sequentially formed on a silicon substrate having a trench, an overhang structure is formed on a resultant on which the liner oxide film is formed, and the overhang structure is formed. And depositing a first oxide film on the entire surface of the substrate, and depositing a second oxide film on the entire surface of the substrate on which the first oxide film is deposited.

여기서, 상기 오버행 구조는 이웃하는 오버행 구조가 서로 접하지 않도록 트렌치를 중심으로 트렌치의 측벽으로부터 트렌치의 내부로 1/5 만큼 형성하는것이 바람직하다.Here, the overhang structure is preferably formed as much as 1/5 from the sidewall of the trench to the inside of the trench so that neighboring overhang structures do not contact each other.

또한, 상기 오버행 구조는 UBUC 프로세스에 의해 형성하는 것이 바람직하 다.In addition, the overhang structure is preferably formed by the UBUC process.

또한, 상기 UBUC 프로세스는 HF가 0W인 상태에서 진행하는것이 바람직하다.In addition, the UBUC process is preferably carried out while the HF is 0W.

또한, 상기 제 1 산화막을 증착하는 단계는 HF를 500~1500W로 하고 사일렌(SiH4)의 량을 10~40scm O2량을 15~60 sccm, He량을 600~1200 sccm으로 하여 제 1 산화막을 형성하는것이 바람직하다.
In the depositing of the first oxide film, the first oxide film may be HF of 500-1500 W, the amount of silen (SiH4) of 10 to 40 sccm O 2 of 15 to 60 sccm, and the amount of He of 600 to 1200 sccm. It is desirable to form

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 소자분리막 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다. Now, a device isolation method according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.3A through 3D are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film according to an exemplary embodiment of the present invention.

먼저, 실리콘 기판(100) 위에 패드 패턴(118)을 형성한 다음, 상기 패드 패턴(118)을 선택 식각하여 트렌치(120)를 형성한다. 이때, 상기 트렌치(120)는 반도체 소자의 고집적화로 고단차(aspect ratio)가 심화됨에 따라 좁은 폭과 깊은 깊이를 가지며 형성된다. 예컨대, 본 발명에서는 800Å폭과 2700Å의 깊이를 가지며 형 성된다. 여기서, 상기 패트 패턴(118)은 패드 산화막(110) 및 패드 질화막(115)이 순차 적층되어 이루어진다.First, the pad pattern 118 is formed on the silicon substrate 100, and then the pad pattern 118 is selectively etched to form the trench 120. In this case, the trench 120 is formed to have a narrow width and a deep depth as the aspect ratio is deepened due to high integration of the semiconductor device. For example, in the present invention, it is formed having a width of 800Å and a depth of 2700Å. The pad pattern 118 is formed by sequentially stacking the pad oxide layer 110 and the pad nitride layer 115.

그 다음, 상기 트렌치(120) 내부에 열 산화(wall oxidation) 공정을 진행하여 버퍼 산화막(121)을 형성하고, 상기 버퍼 산화막(121)이 형성된 기판(100) 위에 라이너 질화막(125) 및 라이너 산화막(127)을 순차 형성한다. 여기서, 상기 버퍼 산화막(121)은 상기 트렌치 형성 시, 식각 공정으로 인한 손상을 보상하고 하부 모서리를 라운드지게 형성하기 위함이다.Next, a wall oxidation process is performed in the trench 120 to form a buffer oxide film 121, and the liner nitride film 125 and the liner oxide film are formed on the substrate 100 on which the buffer oxide film 121 is formed. 127 is formed sequentially. In this case, the buffer oxide layer 121 is to compensate for the damage caused by the etching process and to round the lower edge when the trench is formed.

이어, 도 3b에 도시한 바와 같이 상기 결과물 위에 UBUC프로세스(Unbias/Unclamp)로 오버행(overhang)(130) 구조를 만든다. 보다 상세하게는 HF(High-Frequency wave)를 가하지 않은 상태에서 산화막을 증착하게 되면 In-situ 서퍼터링이 일어나지 않아 트렌치 내부로는 산화막이 증착이 되지 않고 활성영역의 상부에만 산화막이 증착되는 오버행(130) 구조가 형성된다. 여기서 상기 오버행(130)은 후술하는 제 1 산화막 및 제 2 산화막과 같은 물질로 이루어진다.Subsequently, as shown in FIG. 3B, an overhang 130 structure is formed by the UBUC process (Unbias / Unclamp) on the resultant product. More specifically, when the oxide film is deposited without applying a high-frequency wave (HF), in-situ surfering does not occur, so that the oxide film is not deposited inside the trench and the oxide film is deposited only on the active region. 130) A structure is formed. Here, the overhang 130 is made of the same material as the first oxide film and the second oxide film, which will be described later.

이와 같은 오버행(130) 구조는 후속 He기반의 HDP공정으로 제 1 산화막을 트렌치 내부에 증착할 때, 종래기술에 따른 문제점 즉, 트렌치 내부에 형성된 제 1 산화막의 양측벽과 바닥쪽의 두께차이(도 1b의 D₁,D₂참조)로 인하여 In-situ 서퍼터링에 의해 트렌치의 측벽이 식각되는 클리핑 현상을 방지하여준다. This overhang 130 structure is a problem according to the prior art when the first oxide film is deposited inside the trench by a He-based HDP process, that is, the thickness difference between the side walls and the bottom of the first oxide film formed in the trench ( In FIG. 1B, the sidewalls of the trench are etched by in-situ surfering to prevent clipping.

여기서, 상기 오버행(130) 구조의 폭(w₂)과 높이(h₂)는 각각 25~150Å와 50~300Å으로 형성하며, 이는 트렌치의 폭(w₁)과 높이(h₁)를 고려하여 형성한다. 예컨데, 'B'와 같이 트렌치의 중심을 기준으로 하여 트렌치의 측벽으로 부터 트렌 치 내부로 오버행이 1/5 들어오게 하여 이웃하는 오버행 구조가 서로 닿지 않도록 형성하여 고단차(aspect ratio)를 극복시킨다.(점선 참조)Here, the width (w₂) and the height (h₂) of the overhang 130 structure is formed of 25 ~ 150Å and 50 ~ 300Å, respectively, which is formed in consideration of the width (w₁) and height (h₁) of the trench. For example, as in 'B', an overhang 1/5 is introduced into the trench from the sidewall of the trench so that neighboring overhang structures do not touch each other, thereby overcoming the high aspect ratio. (See dotted line)

그 다음, 도 3c에 도시한 바와 같이 오버행(130) 구조가 형성된 상기 결과물 전면에 소량의 사일렌(SiH4)(SiH4)가스를 이용한 He기반의 HDP공정을 진행하여 상기 트렌치 내부에 제 1 산화막(140)을 증착한다. 여기서, 상기 트렌치(120) 내부에 소량의 사일렌(SiH4) 가스를 주입하여 제 1 산화막(140)을 증착하게 되면, 사일렌(SiH4) 가스로 인하여 증착비율(deposition rate)이 작게 되어 갭필 능력을 향상시킬수 있다.Next, as shown in FIG. 3C, a He-based HDP process using a small amount of SiH4 (SiH4) gas is performed on the entire surface of the resultant structure in which the overhang 130 is formed, thereby forming a first oxide film ( 140). Here, when a small amount of SiH4 gas is injected into the trench 120 to deposit the first oxide layer 140, the deposition rate is reduced due to the SiH4 gas, and thus the gap fill capability is reduced. Can improve.

이때, HF는 500~1500W로 하고, 사일렌(SiH4) 가스의 량을 10~40sccm, O₂량을 15~60sccm, He량을 600~1200sccm으로 하여 트렌치 내부에 제 1 산화막을 형성한다. 여기서, 상기 제 1 산화막의 두께는 500~2000Å으로 형성하는 것이 바람직하다. At this time, the HF is 500-1500W, the amount of the Siylene (SiH4) gas is 10 to 40sccm, the amount of O2 is 15 to 60sccm, the He is 600 to 1200sccm to form a first oxide film in the trench. Here, it is preferable that the thickness of the said 1st oxide film is 500-2000 micrometers.

그 다음, 제 1 산화막(140) 전면에 다량의 사일렌(SiH4) 가스를 이용한 He기반의 HDP공정을 진행하여 제 2 산화막(150)을 두텁게 증착한다. 여기서, 상기 제 2 산화막(150)은 2500Å로 증착하여 제 1 산화막 및 제 2 산화막의 총 매립 두께가 4500Å이 되도록 형성하는 것이 바람직하다.Next, a He-based HDP process using a large amount of xylene (SiH 4) gas is performed on the entire surface of the first oxide layer 140 to thickly deposit the second oxide layer 150. Here, the second oxide film 150 is preferably deposited at 2500 kPa to form a total buried thickness of 4500 kPa of the first oxide film and the second oxide film.

이어, 도 3d에 도시한 바와 같이, 상기 제 1 산화막(140) 및 제 2 산화막(150)을 상기 패드 패턴(118)의 상부가 드러나도록 화학적기계적 연마(chemical mechanical polishing)하여 불필요한 부분의 제 2 산화막(150) 및 제 1 산화막(140)을 순차 제거한 다음, 상기 남아있는 패드 패턴(118)을 제거하면 최종적인 소자분리막(200)이 형성된다.
Subsequently, as illustrated in FIG. 3D, the first oxide film 140 and the second oxide film 150 are chemically mechanically polished so that the upper portion of the pad pattern 118 is exposed. After removing the oxide layer 150 and the first oxide layer 140 sequentially, the remaining pad pattern 118 is removed to form a final device isolation layer 200.

상기한 바와 같이 본 발명에 따른 소자분리막 제조방법을 적용하게 되면, 트렌치 내부에 소자분리막을 형성하기 전에, 활성영역의 상부에 인위적인 오버행 구조를 만듬으로써, 소자분리막과 인접한 활성영역의 경계부근에 발생하는 클리핑 현상을 방지할 수 있다.As described above, when the device isolation film manufacturing method according to the present invention is applied, an artificial overhang structure is formed on the top of the active region before the device isolation film is formed in the trench, thereby generating near the boundary between the device isolation layer and the active region. It can prevent the clipping phenomenon.

이에 따라, 소자의 구동시, 클리핑 현상으로 인한 누설전류를 방지하여 신뢰성있는 소자를 제조할 수 있다.Accordingly, when the device is driven, a leakage current due to a clipping phenomenon can be prevented to manufacture a reliable device.

Claims (5)

실리콘 기판 내부에 소정의 깊이를 가지는 트렌치를 형성하는 단계와,Forming a trench having a predetermined depth inside the silicon substrate; 상기 트렌치를 가지는 실리콘 기판 전면에 라이너 질화막 및 라이너 산화막을 순차 형성하는 단계와,Sequentially forming a liner nitride film and a liner oxide film on the silicon substrate having the trench; 상기 라이너 산화막이 형성된 결과물에 오버행 구조를 형성하는 단계와,Forming an overhang structure on a resultant in which the liner oxide film is formed; 상기 오버행 구조가 형성된 기판 전면에 제 1 산화막을 증착하는 단계와,Depositing a first oxide film on an entire surface of the substrate on which the overhang structure is formed; 상기 제 1 산화막이 증착된 기판 전면에 제 2 산화막을 증착하는 단계를 포함하는 소자분리막 제조방법.And depositing a second oxide film on the entire surface of the substrate on which the first oxide film is deposited. 제 1 항에 있어서, 상기 오버행 구조는 이웃하는 오버행 구조가 서로 접하지 않도록 트렌치를 중심으로 트렌치의 측벽으로부터 트렌치의 내부로 1/5 만큼 형성하는 소자분리막 제조방법.The device isolation film manufacturing method of claim 1, wherein the overhang structure is formed by one fifth from the sidewall of the trench to the inside of the trench so that neighboring overhang structures do not contact each other. 제 1 항에 있어서, 상기 오버행 구조는 UBUC 프로세스에 의해 형성하는 소자분리막 제조방법.The method of claim 1, wherein the overhang structure is formed by a UBUC process. 제 3 항에 있어서, 상기 UBUC 프로세스는 HF가 0W인 상태에서 진행하는 소자분리막 제조방법.The method of claim 3, wherein the UBUC process is performed while HF is 0W. 제 1 항에 있어서, 상기 제 1 산화막을 증착하는 단계는 HF를 500~1500W로 하고 사일렌(SiH4)의 량을 10~40scm O2량을 15~60 sccm, He량을 600~1200 sccm으로 하여 제 1 산화막을 형성하는 소자분리막 제조방법.The method of claim 1, wherein the depositing of the first oxide layer comprises 500 to 1500 W of HF, 10 to 40 sccm of O 2 , 15 to 60 sccm of He, and 600 to 1200 sccm of He. To form a first oxide film.
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