KR20060038247A - Semiconductor device with segment of metallization - Google Patents

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KR20060038247A
KR20060038247A KR1020040087469A KR20040087469A KR20060038247A KR 20060038247 A KR20060038247 A KR 20060038247A KR 1020040087469 A KR1020040087469 A KR 1020040087469A KR 20040087469 A KR20040087469 A KR 20040087469A KR 20060038247 A KR20060038247 A KR 20060038247A
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김명진
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주식회사 하이닉스반도체
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Abstract

본 발명은 비트라인의 저항을 감소시키면서 AC 특성을 개선시킬 수 있는 세그먼트 구조의 금속배선을 갖는 반도체 메모리 장치를 제공하기 위한 것으로, 본 발명의 반도체 메모리 장치는 일방향으로 배열된 복수개의 워드라인, 상기 워드라인 상부에서 상기 워드라인과 수직으로 교차하는 방향으로 배열된 복수개의 비트라인, 상기 비트라인 상부에서 상기 비트라인과 수직으로 교차하는 방향으로 배열된 복수개의 제1금속배선, 및 상기 제1금속배선 상부에서 상기 제1금속배선과 수직으로 교차하는 방향으로 배열되되, 신호선과 연결되는 제2라인과 상기 비트라인과 연결되는 제1라인으로 이루어진 제2금속배선을 포함하여, 제2금속배선을 두 개의 라인으로 분할하므로써 실질적으로 신호선에 연결되는 제2금속배선의 라인폭을 줄이고, 신호선에 연결되지 않고 남는 여분의 제2금속배선을 이용하여 비트라인과 연결하여 비트라인의 저항을 감소시켜 AC 특성을 향상시킬 수 있는 효과가 있다.
SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device having a segmented metal wiring that can improve AC characteristics while reducing the resistance of a bit line. The semiconductor memory device of the present invention includes a plurality of word lines arranged in one direction. A plurality of bit lines arranged in a direction vertically intersecting the word lines on a word line, a plurality of first metal wires arranged in a direction perpendicular to the bit lines on the bit lines, and the first metal The second metal wiring line is arranged in a direction perpendicular to the first metal wiring line at an upper portion of the wiring line, and includes a second metal wiring line including a second line connected to a signal line and a first line connected to the bit line. By dividing into two lines, the line width of the second metal wiring connected to the signal line is substantially reduced, and the signal line is connected to the signal line. By using the extra second metal wiring, which is left behind, it is connected to the bit line, thereby reducing the resistance of the bit line, thereby improving the AC characteristic.

비트라인, 레이아웃, 저항, 세그먼트, 텅스텐막Bit Line, Layout, Resistor, Segment, Tungsten Film

Description

세그먼트 구조의 금속배선을 갖는 반도체 메모리 장치{SEMICONDUCTOR DEVICE WITH SEGMENT OF METALLIZATION} Semiconductor memory device having segmented metal wirings {SEMICONDUCTOR DEVICE WITH SEGMENT OF METALLIZATION}             

도 1은 종래기술에 따른 DRAM 셀의 간략한 레이아웃도,1 is a simplified layout diagram of a DRAM cell according to the prior art,

도 2는 본 발명의 제1실시예에 따른 DRAM 셀의 금속배선의 레이아웃도,2 is a layout view of metal wiring of a DRAM cell according to the first embodiment of the present invention;

도 3은 본 발명의 제2실시예에 따른 DRAM 셀의 금속배선의 레이아웃도,3 is a layout diagram of metal wiring of a DRAM cell according to a second embodiment of the present invention;

도 4는 도 3의 제2금속배선의 제1라인과 비트라인간 연결 구조를 도시한 도면이다.
FIG. 4 is a view illustrating a connection structure between a first line and a bit line of the second metal wire of FIG. 3.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

M10, M100 : 제1금속배선M10, M100: first metal wiring

M20, M200 : 제2금속배선M20, M200: Second Metal Wiring

M21, M201 : 제1라인M21, M201: First Line

M22, M202 : 제2라인M22, M202: Second Line

S1, S2 : 세그먼트
S1, S2: Segment

본 발명은 반도체 제조 기술에 관한 것으로, 특히 비트라인의 저항을 낮추기 위한 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor memory device for lowering a resistance of a bit line.

반도체 메모리 장치에서 비트라인은 트랜지스터로부터 전하를 받아 센스앰프로 전달하는 배선으로 사용된다. 이와 같은 역할을 하는 비트라인은 저항이 작아야 하고, 트랜지스터의 소스/드레인 지역에서 오믹 콘택(ohmic contact)을 형성해야 하며, 후속 열공정에 의해 열화되지 않는 특성을 가져야 한다. In a semiconductor memory device, a bit line is used as a wiring for receiving charge from a transistor and transferring it to a sense amplifier. Bitlines that do this must have a low resistance, form ohmic contacts in the source / drain regions of the transistor, and must not be degraded by subsequent thermal processes.

일반적으로 DRAM의 AC 특성(tRCD, tRP)을 향상시키기 위해서 비트라인의 저항을 낮추어야 하고, 이를 위해 위해 공정 조건 개선이나 저항이 낮은 새로운 물질의 비트라인을 개발하고자 하였다.In general, in order to improve the AC characteristics (tRCD, tRP) of DRAM, the resistance of the bit line should be lowered. For this purpose, the improvement of the process conditions and the development of the bit line of the new material with low resistance were made.

도 1은 종래기술에 따른 DRAM 셀의 간략한 레이아웃도이다.1 is a simplified layout diagram of a DRAM cell according to the prior art.

도 1에 도시된 바와 같이, 복수개의 워드라인(WL)이 일방향으로 배열되고, 워드라인(WL) 상부에 워드라인(WL)과 직교하는 방향으로 비트라인(BL)이 배열된다.As illustrated in FIG. 1, a plurality of word lines WL are arranged in one direction, and the bit lines BL are arranged in a direction orthogonal to the word lines WL on the word lines WL.

그리고 비트라인(BL) 상부에는 워드라인(WL)과 동일한 방향(즉, 비트라인과 직교하는 방향)으로 뻗은 제1금속배선(M1)이 배열되고, 제1금속배선(M1) 상부에는 비트라인(BL)과 동일한 방향으로 뻗은 제2금속배선(M2)이 배열된다.The first metal line M1 extending in the same direction as the word line WL (that is, the direction orthogonal to the bit line) is arranged on the bit line BL, and the bit line above the first metal line M1. The second metal wiring M2 extending in the same direction as BL is arranged.

도 1에서, 제1금속배선(M1)은 비트라인(BL)의 일측 끝단(도시 생략, 통상적으로 주변회로영역에 배열됨)에서 비트라인(BL)과 연결되고, 제2금속배선(M2)은 제1금속배선(M1)에 연결된다. In FIG. 1, the first metal wire M1 is connected to the bit line BL at one end of the bit line BL (not shown, typically arranged in the peripheral circuit area), and the second metal wire M2. Silver is connected to the first metal wiring M1.                         

종래기술은 DRAM의 AC 특성을 향상시키고자 비트라인(BL) 물질로 텅스텐막을 적용하고 있다.The prior art is applying a tungsten film as a bit line (BL) material to improve the AC characteristics of the DRAM.

그러나, 디자인룰이 점점 작아짐에 따라 새로운 물질 개발로는 비트라인의 저항을 낮추는데 한계가 있다.
However, as design rules become smaller and smaller, new material developments have limits in reducing the resistance of bit lines.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 비트라인의 저항을 감소시키면서 AC 특성을 개선시킬 수 있는 세그먼트 구조의 금속배선을 갖는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device having a segmented metal wiring which can improve AC characteristics while reducing the resistance of the bit line.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 일방향으로 배열된 복수개의 워드라인, 상기 워드라인 상부에서 상기 워드라인과 수직으로 교차하는 방향으로 배열된 복수개의 비트라인, 상기 비트라인 상부에서 상기 비트라인과 수직으로 교차하는 방향으로 배열된 복수개의 제1금속배선, 및 상기 제1금속배선 상부에서 상기 제1금속배선과 수직으로 교차하는 방향으로 배열되되, 신호선과 연결되는 제2라인과 상기 비트라인과 연결되는 제1라인으로 이루어진 제2금속배선을 포함하는 것을 특징으로 하고, 상기 제2라인과 상기 제1라인은 일체형 라인 형태이며, 서로 일정한 간격을 갖고 배열된 것을 특징으로 하며, 상기 제2라인과 상기 제1라인은 서로 일정한 간격을 갖고 배열되며, 상기 제2라인은 일체형 라인 형 태이고, 상기 제1라인은 여러개로 분할된 세그먼트 형태인 것을 특징으로 한다.A semiconductor memory device of the present invention for achieving the above object is a plurality of word lines arranged in one direction, a plurality of bit lines arranged in a direction perpendicular to the word line above the word line, the above the bit line A plurality of first metal wires arranged in a direction perpendicular to the bit lines, and a second line arranged in a direction perpendicular to the first metal wires on the first metal wires and connected to a signal line; And a second metal wire formed of a first line connected to the bit line, wherein the second line and the first line have an integral line shape and are arranged at regular intervals from each other. The second line and the first line are arranged at regular intervals from each other, the second line is in the form of an integrated line, and the first line is It characterized in that multiple pieces of a divided segment type.

바람직하게, 상기 비트라인과 상기 제2금속배선의 제1라인은 플러그를 통해 연결된 것을 특징으로 하고, 상기 비트라인은 텅스텐막이고, 상기 제2금속배선은 알루미늄막이며, 상기 플러그는 텅스텐막인 것을 특징으로 한다.Preferably, the bit line and the first line of the second metal wiring are connected through a plug, wherein the bit line is a tungsten film, the second metal wiring is an aluminum film, and the plug is a tungsten film. It is characterized by.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2는 본 발명의 제1실시예에 따른 DRAM 셀의 금속배선의 레이아웃도이다.2 is a layout diagram of metallization of a DRAM cell according to a first embodiment of the present invention.

도 2에 도시된 바와 같이, 일방향으로 배열되는 제1금속배선(M10)을 형성한다.이때, 제1금속배선(M10)은 일체형 라인 형태이다.As shown in FIG. 2, the first metal wiring M10 arranged in one direction is formed. In this case, the first metal wiring M10 is in the form of an integrated line.

그리고, 제1금속배선(M10) 상부에 제1금속배선(M10)과 수직으로 교차하는 방향으로 배열되는 제2금속배선(M20)을 형성한다.In addition, a second metal wire M20 is formed on the first metal wire M10 in a direction perpendicular to the first metal wire M10.

여기서, 도시하지 않았지만, 제1금속배선(M10) 아래에는 종래기술과 동일하게 복수개의 워드라인(WL)이 일방향으로 배열되고, 워드라인(WL) 상부에 워드라인(WL)과 직교하는 방향으로 비트라인(BL)이 배열된다.Although not shown, a plurality of word lines WL are arranged in one direction under the first metal wiring M10 in the same direction as the related art, and in a direction orthogonal to the word lines WL on the word lines WL. The bit line BL is arranged.

따라서, 비트라인(BL) 상부에는 워드라인(WL)과 동일한 방향(즉, 비트라인과 직교하는 방향)으로 뻗은 제1금속배선(M10)이 배열되는 것이고, 제1금속배선(M10) 상부에는 비트라인(BL)과 동일한 방향으로 제2금속배선(M20)이 배열되는 것이다.Therefore, the first metal line M10 extending in the same direction as the word line WL (ie, the direction orthogonal to the bit line) is arranged above the bit line BL, and above the first metal line M10. The second metal wiring M20 is arranged in the same direction as the bit line BL.

도 2에서, 종래기술과 달리 제2금속배선(M20) 각각을 두 개의 라인(M21, M22)으로 분리하여 제2금속배선(M20)의 라인폭을 감소시킨다. In FIG. 2, unlike the prior art, each of the second metal wires M20 is separated into two lines M21 and M22 to reduce the line width of the second metal wires M20.                     

제2금속배선(M20)에 대해 자세히 살펴보기로 한다.The second metal wiring (M20) will be described in detail.

제2금속배선(M20)은 종래기술의 제2금속배선(M2)와 동일한 방향으로 배열되며, 비트라인에 연결되는 제1라인(M21)과 각종 신호선(예, VDD, VSS 등)에 연결되는 제2라인(M22)으로 분리된다.The second metal wire M20 is arranged in the same direction as the second metal wire M2 of the prior art, and is connected to the first line M21 connected to the bit line and various signal lines (eg, VDD, VSS, etc.). It is separated by the second line M22.

여기서, 제1라인(M21)과 제2라인(M22)은 서로 일정 간격을 두고 나란히 배치되며, 일체형 라인 형태를 갖는다. Here, the first line M21 and the second line M22 are arranged side by side at a predetermined interval from each other, and have an integrated line shape.

이와 같이, 제2금속배선(M20)을 제1라인(M21)과 제2라인(M22)으로 분리하므로써 실질적으로 각종 신호선에 연결되어 제2금속배선 역할을 하는 제2라인(M22)은 종래기술의 제2금속배선의 폭(W1)에 비해 라인폭이 'W2'으로 현저히 감소하고 있다.As described above, the second line M22 that is connected to various signal lines and serves as the second metal wire by separating the second metal wire M20 into the first line M21 and the second line M22 is a prior art technology. Compared to the width W1 of the second metal wiring, the line width is significantly reduced to 'W2'.

그리고, 제1라인(M21)은 각종 신호선에 연결되지 않아 실질적인 제2금속배선 역할을 하지는 않지만 하부의 비트라인과 연결되어 비트라인의 저항을 감소시키는 역할을 한다.The first line M21 is not connected to various signal lines and thus does not function as a second metal wiring, but is connected to a lower bit line to reduce resistance of the bit line.

즉, 주요 신호선을 연결하는데 제2라인(M22)을 이용하고, 제2라인(M22)을 제외한 여분의 제1라인(M21)은 비트라인의 저항을 낮추는데 사용하는 것이다. 반면에, 종래기술은 제2금속배선의 갯수가 주요 신호선에 연결하도록 설정되어 그 수가 많지 않기 때문에 여분의 제2금속배선이 남지 않는다.That is, the second line M22 is used to connect the main signal lines, and the extra first line M21 except for the second line M22 is used to lower the resistance of the bit line. On the other hand, in the prior art, since the number of the second metal wirings is set to be connected to the main signal line and the number thereof is not large, no extra second metal wirings are left.

도 3은 본 발명의 제2실시예에 따른 금속배선의 레이아웃도이다.3 is a layout diagram of a metal wiring according to a second embodiment of the present invention.

도 3을 참조하면, 일방향으로 배열되는 제1금속배선(M100)을 형성한다. 이때, 제1금속배선(M100)은 일체형 라인 형태이다. Referring to FIG. 3, a first metal wire M100 arranged in one direction is formed. In this case, the first metal wiring M100 is in the form of an integrated line.                     

그리고, 제1금속배선(M100) 상부에 제1금속배선(M100)과 수직으로 교차하는 방향으로 배열되는 제2금속배선(M200)을 형성한다.In addition, a second metal wire M200 is formed on the first metal wire M100 in a direction perpendicular to the first metal wire M100.

여기서, 도시하지 않았지만, 제1금속배선(M100) 아래에는 종래기술과 동일하게 복수개의 워드라인(WL)이 일방향으로 배열되고, 워드라인(WL) 상부에 워드라인(WL)과 직교하는 방향으로 비트라인(BL)이 배열된다.Although not shown, a plurality of word lines WL are arranged in one direction under the first metal wiring M100 in the same direction as the prior art, and in a direction orthogonal to the word lines WL on the word lines WL. The bit line BL is arranged.

따라서, 비트라인(BL) 상부에는 워드라인(WL)과 동일한 방향(즉, 비트라인과 직교하는 방향)으로 뻗은 제1금속배선(M100)이 배열되는 것이고, 제1금속배선(M100) 상부에는 비트라인(BL)과 동일한 방향으로 제2금속배선(M200)이 배열되는 것이다.Therefore, the first metal wiring M100 extending in the same direction as the word line WL (ie, the direction orthogonal to the bit line) is arranged on the bit line BL, and above the first metal wiring M100. The second metal wiring M200 is arranged in the same direction as the bit line BL.

도 3에서, 종래기술과 달리 제2금속배선(M200) 각각을 두 개의 라인(M201, M202)으로 분리하여 제2금속배선(M200)의 라인폭을 감소시킨다.In FIG. 3, unlike the prior art, each of the second metal wires M200 is separated into two lines M201 and M202 to reduce the line width of the second metal wires M200.

제2금속배선(M200)에 대해 자세히 살펴보기로 한다.The second metal wiring (M200) will be described in detail.

제2금속배선(M200)은 종래기술의 제2금속배선(M2)과 동일한 방향으로 배열되며, 비트라인에 연결되는 제1라인(M201)과 각종 신호선(예, VDD, VSS 등)에 연결되는 제2라인(M202)으로 분리된다.The second metal wire M200 is arranged in the same direction as the second metal wire M2 of the related art, and is connected to the first line M201 connected to the bit line and various signal lines (eg, VDD, VSS, etc.). It is separated into the second line M202.

여기서, 제1라인(M201)과 제2라인(M202)은 서로 일정 간격을 두고 나란히 배치되며, 제2라인(M202)이 일체형 라인 형태를 갖는데 반해, 제1라인(M201)은 여러개의 세그먼트(Segment, S1/S2) 형태를 갖는다. Here, the first line (M201) and the second line (M202) are arranged side by side at a predetermined interval from each other, while the second line (M202) has an integrated line form, the first line (M201) is a plurality of segments ( Segment, S1 / S2).

이와 같이, 제2금속배선(M200)을 여러개의 세그먼트 형태(S1, S2)를 갖는 제1라인(M201)과 일체형 라인 형태를 갖는 제2라인(M202)으로 분리하므로써 실질적으 로 각종 신호선에 연결되어 제2금속배선 역할을 하는 제2라인(M202)은 종래기술의 제2금속배선의 폭(W1)에 비해 라인폭이 'W2'으로 현저히 감소하고 있다.As such, the second metal wiring M200 is substantially connected to various signal lines by separating the second metal wiring M200 into the first line M201 having several segment shapes S1 and S2 and the second line M202 having an integrated line shape. The second line M202 serving as the second metal wiring has a significantly reduced line width to 'W2' compared to the width W1 of the second metal wiring of the prior art.

그리고, 제1라인(M201)의 각 세그먼트(S1, S2)는 각종 신호선에 연결되지 않아 실질적인 제2금속배선 역할을 하지는 않지만 하부의 비트라인과 연결되어 비트라인의 저항을 감소시키는 역할을 한다.Each segment S1 and S2 of the first line M201 is not connected to various signal lines and thus does not function as a second metal wiring, but is connected to a lower bit line to reduce resistance of the bit line.

즉, 주요 신호선을 연결하는데 제2라인(M202)을 이용하고, 제2라인(M202)을 제외한 여분의 제1라인(M201)들의 세그먼트들(S1, S2)은 비트라인의 저항을 낮추는데 사용하는 것이다. 반면에, 종래기술은 제2금속배선의 갯수가 주요 신호선에 연결하도록 설정되어 그 수가 많지 않기 때문에 여분의 제2금속배선이 남지 않는다.That is, the second line M202 is used to connect the main signal lines, and the segments S1 and S2 of the extra first lines M201 except for the second line M202 are used to lower the resistance of the bit line. will be. On the other hand, in the prior art, since the number of the second metal wirings is set to be connected to the main signal line and the number thereof is not large, no extra second metal wirings are left.

도 4는 도 3의 제2금속배선의 제1라인과 비트라인간 연결 구조를 도시한 도면이다.FIG. 4 is a view illustrating a connection structure between a first line and a bit line of the second metal wire of FIG. 3.

도 4에 도시된 바와 같이, 비트라인(BL)이 형성된 구조 상부에 층간절연막(ILD, 30)이 형성되고, 층간절연막(30)을 관통하여 비트라인(BL)의 일부 표면을 노출시키는 콘택홀에 플러그(Plug, 31)가 매립되어 있다.As shown in FIG. 4, an interlayer insulating film ILD 30 is formed on the structure where the bit line BL is formed, and a contact hole for exposing a part surface of the bit line BL through the interlayer insulating film 30. Plugs 31 are embedded in the plugs.

그리고, 플러그(31) 상부에는 제2금속배선의 제1라인(M201) 중 어느 하나의 세그먼트(S1)가 연결되어 있다.In addition, one segment S1 of the first line M201 of the second metal wiring is connected to the plug 31.

도 4와 같은 구조의 형성 방법은, 먼저 비트라인(BL)의 저항을 낮추기 위해 화학기상증착방법(Chemical Vapor Deposition; CVD)을 이용하여 비트라인(BL)을 형성한다. 예컨대, 비트라인(BL)은 화학기상증착방법(CVD)을 이용하여 텅스텐막(W)으로 증착한 것이다. In the method of forming the structure as shown in FIG. 4, first, the bit line BL is formed by using chemical vapor deposition (CVD) to lower the resistance of the bit line BL. For example, the bit line BL is deposited by the tungsten film W using the chemical vapor deposition method (CVD).                     

다음으로, 비트라인(BL) 상부에 층간절연막(30)을 형성한 후, 층간절연막(30)을 식각하여 비트라인(BL)을 오픈시키는 다수의 콘택홀을 형성한다.Next, after the interlayer insulating layer 30 is formed on the bit line BL, a plurality of contact holes are formed by etching the interlayer insulating layer 30 to open the bit line BL.

이어서, 이 콘택홀에 매립되는 플러그(Plug, 31)를 형성한다. 이때, 플러그(31)는 텅스텐을 매립하여 텅스텐플러그로 형성한다.Subsequently, a plug 31 embedded in the contact hole is formed. At this time, the plug 31 is embedded with tungsten to form a tungsten plug.

다음으로, 플러그(31) 상부에 금속막을 증착하고 패터닝하여 제2금속배선을 형성한다. 이때, 도면에 보여지는 제2금속배선은 도 3에서 설명한 제1라인(M201) 중 하나의 세그먼트(S1)이다.Next, a metal film is deposited and patterned on the plug 31 to form a second metal wiring. In this case, the second metal wiring shown in the drawing is one segment S1 of the first line M201 described with reference to FIG. 3.

여기서, 제1라인을 포함하여 제2금속배선으로 사용되는 금속막은 알루미늄막으로 물리기상증착법(Physical Vapor Deposition; PVD)을 이용하여 증착한다. Here, the metal film used as the second metal wiring including the first line is deposited as an aluminum film using physical vapor deposition (PVD).

위와 같이, 비트라인(BL)으로 텅스텐막을 사용하고, 제2금속배선의 제1라인(M201)으로 물리기상증착법을 이용하여 알루미늄막을 사용하므로, 시트저항(Sheet resistance; Rs) 측면에서 30배 정도 낮다. 따라서, 플러그 물질로 텅스텐막을 사용하여 비트라인(BL)과 제2금속배선의 제1라인(M201) 중 하나의 세그먼트(S1)를 연결하면 비트라인의 저항을 낮게 만들 수 있다. As described above, since the tungsten film is used as the bit line BL and the aluminum film is used as the first line M201 of the second metal wiring by the physical vapor deposition method, about 30 times in terms of sheet resistance (Rs). low. Therefore, when the segment S1 of the bit line BL and the first line M201 of the second metal wiring M1 is connected using a tungsten film as the plug material, the resistance of the bit line may be lowered.

한편, 다른 세그먼트도 비트라인과 플러그를 통해 연결된다.Meanwhile, other segments are also connected through bit lines and plugs.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 제2금속배선을 두 개의 라인으로 분할하므로써 실질적으로 신호선에 연결되는 제2금속배선의 라인폭을 줄이고, 신호선에 연결되지 않고 남는 여분의 제2금속배선을 이용하여 비트라인과 연결하여 비트라인의 저항을 감소시켜 AC 특성을 향상시킬 수 있는 효과가 있다.
The present invention described above divides the second metal wiring into two lines, substantially reducing the line width of the second metal wiring connected to the signal line, and using the extra second metal wiring remaining without being connected to the signal line. By connecting, the resistance of the bit line can be reduced to improve the AC characteristic.

Claims (6)

일방향으로 배열된 복수개의 워드라인;A plurality of word lines arranged in one direction; 상기 워드라인 상부에서 상기 워드라인과 수직으로 교차하는 방향으로 배열된 복수개의 비트라인;A plurality of bit lines arranged above the word line in a direction perpendicular to the word line; 상기 비트라인 상부에서 상기 비트라인과 수직으로 교차하는 방향으로 배열된 복수개의 제1금속배선; 및A plurality of first metal wires arranged in a direction perpendicular to the bit line at an upper portion of the bit line; And 상기 제1금속배선 상부에서 상기 제1금속배선과 수직으로 교차하는 방향으로 배열되되, 신호선과 연결되는 제2라인과 상기 비트라인과 연결되는 제1라인으로 이루어진 제2금속배선A second metal wire arranged on the first metal wire in a direction perpendicular to the first metal wire and having a second line connected to a signal line and a first line connected to the bit line; 을 포함하는 반도체 메모리 장치.Semiconductor memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 제2라인과 상기 제1라인은 일체형 라인 형태이며, 서로 일정한 간격을 갖고 배열된 것을 특징으로 하는 반도체 메모리 장치.And the second line and the first line have an integrated line shape and are arranged at regular intervals from each other. 제1항에 있어서,The method of claim 1, 상기 제2라인과 상기 제1라인은 서로 일정한 간격을 갖고 배열되며, 상기 제 2라인은 일체형 라인 형태이고, 상기 제1라인은 여러개로 분할된 세그먼트 형태인 것을 특징으로 하는 반도체 메모리 장치.And the second line and the first line are arranged at regular intervals from each other, the second line is in the form of an integrated line, and the first line is in the form of several divided segments. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 비트라인과 상기 제2금속배선의 제1라인은 플러그를 통해 연결된 것을 특징으로 하는 반도체 메모리 장치.And the bit line and the first line of the second metal wiring are connected through a plug. 제4항에 있어서,The method of claim 4, wherein 상기 비트라인은 텅스텐막이고, 상기 제2금속배선은 알루미늄막이며, 상기 플러그는 텅스텐막인 것을 특징으로 하는 반도체 메모리 장치.And the bit line is a tungsten film, the second metal wiring is an aluminum film, and the plug is a tungsten film. 제5항에 있어서,The method of claim 5, 상기 비트라인으로 사용된 텅스텐막은 화학기상증착법에 의해 증착된 텅스텐막이고, 상기 제2금속배선으로 사용된 알루미늄막은 물리기상증착법에 의해 증착된 알루미늄막인 것을 특징으로 하는 반도체 메모리 장치.The tungsten film used as the bit line is a tungsten film deposited by chemical vapor deposition, and the aluminum film used as the second metal wiring is an aluminum film deposited by physical vapor deposition.
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