KR20060037061A - 반도체 소자 - Google Patents

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KR20060037061A
KR20060037061A KR1020040086193A KR20040086193A KR20060037061A KR 20060037061 A KR20060037061 A KR 20060037061A KR 1020040086193 A KR1020040086193 A KR 1020040086193A KR 20040086193 A KR20040086193 A KR 20040086193A KR 20060037061 A KR20060037061 A KR 20060037061A
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semiconductor device
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임남수
이정환
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주식회사 케이이씨
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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Abstract

본 발명은 반도체 장치에 관한 것으로서, 해결하고자 하는 기술적 과제는 반도체 제조시 소잉 영역 위에 파티클의 잔류를 방지하고, 후속 공정시에는 파티클에 의한 반도체의 오염을 방지하는데 있다.
이를 위해 본 발명에 의한 해결 방법의 요지는 낱개의 반도체 소자로 분리될 수 있도록 상면이 노출되어 소잉 영역이 형성된 웨이퍼와, 상기 소잉 영역 외측의 반도체 소자 표면에 계단형으로 형성된 다수의 절연층을 포함하여 이루어진 반도체 장치가 개시된다.
스크라이브 래인, 소잉 영역, 절연층, 계단형, 반도체 소자

Description

반도체 장치{Semiconductor device}
도 1a는 종래의 반도체 장치중 소잉 영역의 주변 구조를 도시한 부분 평면도이고, 도 1b는 그 단면도이다.
도 2a는 본 발명의 일실시예에 의한 반도체 장치중 소잉 영역의 주변 구조를 도시한 부분 평면도이고, 도 2b는 그 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 반도체 장치를 도시한 단면도이다.
도 4a 내지 도 4f는 본 발명에 의한 반도체 장치의 제조 방법중 일례를 순차적으로 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 반도체 장치 101; 웨이퍼
102; 반도체 소자 103; 소잉 영역
104; 제1절연층 104a; 제1폭
104b; 제1절연층의 경사면 105; 제2절연층
105a; 제2폭 105b; 제2절연층의 경사면
106; 제3절연층 106b; 제3절연층의 경사면
본 발명은 반도체 장치에 관한 것으로서, 보다 상세히는 반도체 제조시 소잉 영역 위에 파티클의 잔류를 방지하고, 후속 공정시에는 파티클에 의한 반도체의 오염을 방지할 수 있는 반도체 장치에 관한 것이다.
모든 종류의 집적회로(Integrated Circuit)는, 예컨대 실리콘 웨이퍼 상에 제작된 다수의 동일한 칩(chip)들을 소잉(sawing)하여 개별의 다이(die)로 분리하고, 이를 다이본드(die bond)와 와이어 본딩(wire bonding) 등의 공정을 거쳐 최종적으로 패키지(package)화함으로써 완성된다. 이때, 상기한 소잉을 수행하기 위해서는 실리콘 웨이퍼상의 각 칩들 사이에 절단을 위한 여유공간인 소잉영역(sawing area)이 만들어져 있어야 하며, 이를 전체적으로는 스크라이브 래인이라 한다. 통상적으로 반도체 소자의 제조 공정에 있어서 상기 소잉 영역을 형성하기 위한 별도의 제조공정은 없으며, 다만 각 반도체 제조 공정을 수행함에 따라 소정의 절연층이 상기 소잉 영역에 적층되면, 후속의 식각 공정에서 소잉 영역에 적층된 절연층을 함께 식각함으로써, 소잉 영역이 항상 베어 웨이퍼(bare wafer) 상태를 유지하도록 한다.
도 1a를 참조하면, 종래 반도체 장치중 소잉 영역 주변의 평면도가 도시되어 있고, 도 1b를 참조하면, 그 단면도가 도시되어 있다.
도시된 바와 같이 종래의 반도체 장치(100')는 웨이퍼(101') 상에서 다수의 반도체 소자(102')를 분할하는 소잉 영역(103')이 외부로 노출되어 있고, 그 양측에는 제1절연층(104'), 제2절연층(105') 및 제3절연층(106')이 형성되어 있다. 또 한, 상기 소잉 영역(103')과 제1 내지 제3절연층(104',104',105')의 경계 지점에는 상기 제1 내지 3절연층(104',104',105')이 대략 수직 방향으로 식각되어 있다. 물론, 상기 제1절연층(104')의 하부에는 다수의 소자가 형성되어 있으나, 여기서는 도시되어 있지 않다.
한편, 이러한 절연층(104',104',105')은 먼저 웨이퍼(101') 위에 제1절연층(104')을 형성한 후, 반도체 소자(102') 및 소잉 영역(103')과 대응되는 부분의 제1절연층(104')을 식각한다. 이어서, 다시 웨이퍼(101') 위에 제2절연층(105')을 형성한 후, 반도체 소자(102') 및 소잉 영역(103'))과 대응되는 부분의 제2절연층(105')을 식각한다. 더불어, 다시 웨이퍼(101') 위에 제3절연층(106')을 형성한 후, 반도체 소자(102') 및 소잉 영역(103')과 대응되는 부분의 제3절연층(106')을 식각한다. 물론, 이러한 식각에 의해 제1 내지 제3절연층(104',104',105')은 소잉 영역(103')의 경계에서 대략 수직 방향으로 식각된다.
그러나, 이와 같은 수직 방향 에칭은 제2절연층(104') 및 제3절연층(105')의 식각시 베어 웨이퍼 상태인 소잉 영역(103') 위에 파티클(107')을 잔류(잔사)시키는 문제가 있다. 실제로, 베어 웨이퍼 상태인 상기 소잉 영역(103') 위에는 대략 실오라기 같은 다수의 파티클이 잔류하게 된다.
또한, 이러한 파티클은 후속 공정 예를 들면 메탈 공정이나 소잉 공정시에 소자 형성 영역으로 이동하여 달라붙어서 각종 불량을 초래하기도 한다.
전체적으로 위와 같이 절연층으로부터 형성되는 잔류 파티클은 반도체 소자의 생산 수율을 떨어뜨리는 한 원인이 되고 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 반도체 소자 제조시 소잉 영역 위에 파티클의 잔류를 방지하고, 후속 공정시에는 파티클에 의한 반도체 소자의 오염을 방지할 수 있는 반도체 장치를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 장치는 낱개의 반도체 소자로 분리될 수 있도록 상면이 노출되어 소잉 영역이 형성된 웨이퍼와, 상기 소잉 영역 외측의 반도체 소자 표면에 계단형으로 형성된 다수의 절연층을 포함한다.
여기서, 상기 다수의 절연층은 상기 소잉 영역의 경계까지 반도체 소자 표면에 일정 두께로 형성된 제1절연층과, 상기 제1절연층중 상기 소잉 영역과 인접하여 제1폭이 노출되도록, 상기 제1절연층 표면에 일정 두께로 형성된 제2절연층과, 상기 제2절연층중 상기 제1폭과 인접하여 제2폭이 노출되도록, 상기 제2절연층 표면에 일정 두께로 형성된 제3절연층을 포함한다.
또한, 상기 제1,2절연층중 외부로 노출된 제1,2폭은 대략 2~4㎛일 수 있다.
또한, 상기 소잉 영역을 향하는 제1,2,3절연층의 단부에는 경사면이 더 형성될 수 있다.
또한, 상기 다수의 절연층은 상기 소잉 영역의 근처까지 반도체 소자 표면에 일정 두께로 형성된 제1절연층과, 상기 제1절연층을 덮으며 소잉 영역의 경계까지 반도체 소자 표면에 일정 두께로 형성된 제2절연층과, 상기 제2절연층중 소잉 영역 근처가 외부로 노출되도록 상기 제2절연층 표면에 일정 두께로 형성된 제3절연층을 포함할 수 있다.
여기서, 상기 제2절연층은 상기 제1절연층을 덮으며 표면이 외부로 노출되는 제1폭 및 제1경사면이 형성되고, 상기 소잉 영역의 경계까지 반도체 소자 표면에 일정 두께로 형성되어 외부로 노출되는 제2폭 및 제2경사면이 더 형성될 수 있다.
또한, 상기 제2절연층에 형성된 제1폭 및 제2폭은 서로 다른 높이에 형성될 수 있다.
상기와 같이 하여 본 발명에 의한 반도체 장치는 소잉 영역의 경계에 형성되는 절연층이 계단형으로 형성됨으로써, 베어 웨이퍼 상태인 소잉 영역에 파티클 잔류물이 형성되지 않게 된다. 즉, 소잉 영역에 실오르라기 형태의 잔사가 형성되지 않게 된다.
또한, 이와 같은 잔사 억제 의해 후속 공정 예를 들면 메탈 공정이나 소잉 공정시 절연층 위쪽에 파티클 오염이 발생하지 않게 되고, 결국 반도체 장치의 생산 수율이 향상된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2a를 참조하면, 본 발명의 일실시예에 의한 반도체 장치(100)중 소잉 영역(103)의 주변 구조가 부분 평면도로 도시되어 있고, 도 2b를 참조하면, 그 단면 도가 도시되어 있다.
도시된 바와 같이 본 발명에 의한 반도체 장치(100)는 다수의 소잉 영역(103)을 갖는 웨이퍼(101)와, 상기 웨이퍼(101)의 표면에 형성된 다수의 절연층(104,105,106)으로 이루어져 있다.
먼저 상기 웨이퍼(101)는 다수의 반도체 소자(102)로 분리될 수 있도록 상면이 외부로 노출된 다수의 소잉 영역(103)을 갖는다. 물론, 상기 반도체 소자(102)에는 각종 트랜지스터, 다이오드 또는 캐패시터 등이 형성되어 있으며, 이러한 반도체 소자(102)는 대략 바둑판 형태로 배열 형성되어 있다. 더욱이, 상기 모든 반도체 소자(102)는 소잉 영역(103)을 따라 전기적으로 분리되어 있으며, 이러한 반도체 소자(102)는 차후 소잉 영역(103)의 절단에 의해 낱개로 분리된다. 물론, 상기 다수의 소잉 영역(103)은 반도체 소자(102)가 바둑판 형태로 형성됨에 따라 대략 십자 형태로 교차 형성되어 있다.
이어서, 상기 다수의 절연층(104,105,106)은 상기 소잉 영역(103) 외측의 반도체 소자(102) 표면에 일정 두께로 형성되어 있다. 즉, 상기 다수의 절연층(104,105,106)은 상기 소잉 영역(103)을 중심으로 그 외측 상부 방향을 향하여 대략 계단 형태로 형성되어 있다.
일례로 상기 절연층(104,105,106)은 3개의 층으로 이루어질 수 있다. 먼저 상기 반도체 소자(102)의 표면에서 상기 소잉 영역(103)의 경계까지 일정 두께로 제1절연층(104)이 형성될 수 있다. 더욱이, 이러한 제1절연층(104)의 단부에는 대략 상향 경사진 경사면(104b)이 형성될 수 있다. 이러한 경사면은 식각시 소잉 영 역을 모니터링하여 엔드 포인트(end point)를 설정할 때, 과도 식각 시간을 설정함으로써, 소잉 영역에서 절연층이 완전히 제거되며 자연스럽게 형성된다.
여기서, 상기 제1절연층(104)은 대략 6000Å 두께의 산화막일 수 있으나, 이러한 두께로 본 발명을 한정하는 것은 아니다.
이어서, 상기 제1절연층(104)중 상기 소잉 영역(103)과 인접하여 일정 폭이 노출되도록, 상기 제1절연층(104)의 표면에 일정 두께로 제2절연층(105)이 형성될 수 있다. 여기서, 상기 일정 폭은 제1폭(104a)으로 정의한다. 또한, 상기 제1폭(104a)은 대략 2~4㎛ 정도가 되도록 함이 적당하다. 상기 제1폭(104a)이 2㎛ 이하일 경우에는 종래와 같이 제2절연층(105)에 의한 잔류 파티클이 소잉 영역(103)에 형성될 수 있고, 제1폭(104a)이 4㎛ 이상일 경우에는 반도체 소자(102)의 크기를 너무 잠식하게 된다. 더불어, 상기 제2절연층(105) 역시 상기 제1폭(104a)을 향하는 단부에 상향 경사진 경사면(105b)이 형성될 수 있다.이러한 경사면은 식각시 소잉 영역을 모니터링하여 엔드 포인트(end point)를 설정할 때, 과도 식각 시간을 설정함으로써, 소잉 영역에서 절연층이 완전히 제거되며 자연스럽게 형성된다. 이러한 제2절연층(105) 역시 대략 6000Å 두께의 산화막일 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다.
이어서, 상기 제2절연층(105)중 상기 제1폭(104a)과 인접하여 제2폭(105a)이 외부로 노출되도록, 상기 제2절연층(105)의 표면에는 일정 두께로 제3절연층(106)이 형성될 수 있다. 여기서, 상기 제2폭(105a)은 대략 2~4㎛가 적당하다. 상기 제2폭(105a)이 2㎛ 이하일 경우에는 종래와 같이 제3절연층(106)에 의한 잔류 파티클 이 소잉 영역(103)에 형성될 수 있고, 제2폭(105a)이 4㎛ 이상일 경우에는 반도체 소자(102)의 크기를 너무 잠식하게 된다. 더불어, 상기 제3절연층(106) 역시 대략 6000Å 두께의 산화막일 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다.
한편, 상기 소잉 영역(103)은 폭이 25~35㎛ 정도일 수 있으나, 여기서 그 폭을 한정하는 것은 아니다. 이와 같이 하여 본 발명에 의한 반도체 장치(100)는 소잉 영역(103)의 경계에 형성되는 절연층(104,105,106)이 대략 계단형으로 형성됨으로써, 베어 웨이퍼 상태인 소잉 영역(103)에 파티클 잔류물이 형성되지 않게 된다. 즉, 소잉 영역(103)에 실오르라기 형태의 잔사가 형성되지 않게 된다. 더욱이, 이와 같은 잔사 억제 의해 후속 공정 예를 들면 메탈 공정이나 소잉 공정시 절연층(104,105,106) 위쪽에 파티클 오염이 발생하지 않게 되고, 결국 반도체 장치(100)의 생산 수율이 향상된다.
도 3을 참조하면, 본 발명의 다른 실시예에 의한 반도체 장치의 단면도가 도시되어 있다. 이러한 반도체 장치(200)는 상술한 반도체 장치(100)와 대부분의 구성이 유사하므로 그 차이점을 중심으로 설명하기로 한다.
도시된 바와 같이 절연층중 제2절연층(205)은 제1절연층(204)을 완전히 덮으며 소잉 영역의 경계까지 반도체 소자(202)의 표면에 일정 두께로 형성되어 있다. 물론, 제3절연층(206)은 상기 제2절연층(205)중 소잉 영역 근처가 외부로 노출되도록 상기 제2절연층(205) 표면에 일정 두께로 형성되어 있다.
더욱이, 상기 제2절연층(205)은 상기 제1절연층(204)을 덮으며 표면이 외부 로 노출되는 제1폭(205a) 및 제1경사면(205b)이 형성되고, 상기 소잉 영역의 경계까지 반도체 소자 표면(202)에 일정 두께로 형성되어 외부로 노출되는 제2폭(205c) 및 제2경사면(205d)이 더 형성될 수 있다.
물론, 상기 제2절연층(205)에 형성된 제1폭(205a) 및 제2폭(205c)은 서로 다른 높이에 형성된다.
도 4a 내지 도 4f를 참조하면, 본 발명에 의한 반도체 장치(100)의 제조 방법이 순차적으로 도시되어 있다.
먼저 도 4a에 도시된 바와 같이 웨이퍼(101)의 표면 전체에 대략 6000Å 정도의 제1절연층(104)을 형성한다. 물론, 이러한 제1절연층(104)은 소잉 영역을 포함하여 웨이퍼(101) 표면 전체에 형성한다.
이어서, 도 4b에 도시된 바와 같이 소잉 영역(103)이 외부로 노출되도록 제1절연층(104)을 식각한다. 예를 들면, 도시되지는 않았지만 소잉 영역(103)의 외측에 마스크를 형성하여, 상기 소잉 영역(103)과 대응되는 제1절연층(104)을 식각하여 제거한다. 이러한 식각에 의해 대략 25~35㎛의 폭을 갖는 소잉 영역(103)이 형성된다. 한편, 이러한 식각은 반도체 소자(102)의 표면에 소자 형성을 위한 공정중에 형성됨이 바람직하다. 즉, 소잉 영역(103)을 노출시키기 위해 별도의 식각이 진행되는 것이 아니라 소자 형성을 위한 공정중 함께 식각이 진행된다.
이어서, 도 4c에 도시된 바와 같이 제1절연층(104) 및 소잉 영역(103)의 표면에 대략 6000Å 정도의 제2절연층(105)을 형성한다.
이어서, 도 4d에 도시된 바와 같이 상기 소잉 영역(103) 및 제1절연층(104) 의 소정 영역(제1폭(104a))이 외부로 노출되도록 제2절연층(105)을 식각한다. 예를 들면, 도시되지는 않았지만 소잉 영역(103) 및 제1절연층(104)의 바깥 영역에 마스크를 형성하고, 상기 소잉 영역(103)과 제1절연층(104)중 소정 영역과 대응되는 제2절연층(105)을 식각하여 제거한다. 이러한 식각에 의해 상기 제1절연층(104)중 대략 2~4㎛ 정도의 제1폭(104a)이 외부로 노출되도록 한다. 여기서, 상기 제1폭(104a)을 대략 2㎛ 이하로 노출되도록 하면 상기 제2절연층(105)에 의한 파티클이 소잉 영역(103)에 잔류하기 쉽고, 상기 제1폭(104a)을 대략 4㎛ 이상으로 노출되도록 하면 반도체 소자(102)의 크기를 너무 잠식하여 좋지 않다. 더욱이, 이러한 식각은 반도체 소자(102)의 표면에 소자 형성을 위한 공정중에 형성됨이 바람직하다. 즉, 소잉 영역(103) 및 제1절연층(104)의 제1폭(104a)을 노출시키기 위해 별도의 식각이 진행되는 것이 아니라 소자 형성을 위한 공정중 함께 식각이 진행되도록 한다.
이어서, 도 4e에 도시된 바와 같이 제1절연층(104)의 제1폭(104a), 제2절연층(105) 및 소잉 영역(103) 표면에 대략 6000Å 정도의 제3절연층(106)을 형성한다.
이어서, 도 4f에 도시된 바와 같이 상기 소잉 영역(103), 제1절연층(104)의 제1폭(104a) 및 제2절연층(105)의 소정 영역(제2폭(105a))이 외부로 노출되도록 상기 제3절연층(106)을 식각한다. 예를 들면, 도시되지는 않았지만 소잉 영역(103), 제1절연층(104)의 제1폭(104a) 및 제2절연층(105)의 바깥 영역과 대응되는 제3절연층(106) 위에 마스크를 형성하고, 그 마스크 내측의 상기 제3절연층(106)을 식각하 여 제거한다. 이러한 식각에 의해 상기 제2절연층(105)중 대략 2~4㎛ 정도의 제2폭(105a)이 외부로 노출되도록 한다. 여기서, 상기 제2폭(105a)을 대략 2㎛ 이하로 노출되도록 하면 상기 제3절연층(106)에 의한 파티클이 소잉 영역(103)에 잔류하기 쉽고, 상기 제2폭(105a)을 대략 4㎛ 이상으로 노출되도록 하면 반도체 소자(102)의 크기를 너무 잠식하여 좋지 않다. 더욱이, 이러한 식각은 반도체 소자(102)의 표면에 소자(102) 형성을 위한 공정중에 형성됨이 바람직하다. 즉, 소잉 영역(103), 제1절연층(104)의 제1폭(104a) 및 제2절연층(105)의 제2폭(105a)을 노출시키기 위해 별도의 식각이 진행되는 것이 아니라 소자 형성을 위한 공정중 함께 식각이 진행되도록 한다.
상술한 바와 같이, 본 발명에 따른 반도체 장치는 소잉 영역의 경계에 형성되는 절연층이 계단형으로 형성됨으로써, 베어 웨이퍼 상태인 소잉 영역에 파티클 잔류물이 형성되지 않게 된다. 즉, 소잉 영역에 실오르라기 형태의 잔사가 형성되지 않게 된다.
또한, 이와 같은 잔사 억제 의해 후속 공정 예를 들면 메탈 공정이나 소잉 공정시 절연층 위쪽에 파티클 오염이 발생하지 않게 되고, 결국 반도체 장치의 생산 수율이 향상된다.
이상에서 설명한 것은 본 발명에 따른 반도체 장치를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (7)

  1. 낱개의 반도체 소자로 분리될 수 있도록 상면이 노출되어 소잉 영역이 형성된 웨이퍼; 및,
    상기 소잉 영역 외측의 반도체 소자 표면에 계단형으로 형성된 다수의 절연층을 포함하여 이루어진 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 다수의 절연층은
    상기 소잉 영역의 경계까지 반도체 소자 표면에 일정 두께로 형성된 제1절연층;
    상기 제1절연층중 상기 소잉 영역과 인접하여 제1폭이 노출되도록, 상기 제1절연층 표면에 일정 두께로 형성된 제2절연층; 및,
    상기 제2절연층중 상기 제1폭과 인접하여 제2폭이 노출되도록, 상기 제2절연층 표면에 일정 두께로 형성된 제3절연층을 포함하여 이루어진 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제1,2절연층중 외부로 노출된 제1,2폭은 대략 2~4㎛인 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서, 상기 소잉 영역을 향하는 제1,2,3절연층의 단부에는 경사 면이 형성된 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 다수의 절연층은
    상기 소잉 영역의 근처까지 반도체 소자 표면에 일정 두께로 형성된 제1절연층;
    상기 제1절연층을 덮으며 소잉 영역의 경계까지 반도체 소자 표면에 일정 두께로 형성된 제2절연층; 및,
    상기 제2절연층중 소잉 영역 근처가 외부로 노출되도록 상기 제2절연층 표면에 일정 두께로 형성된 제3절연층을 포함하여 이루어진 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 제2절연층은 상기 제1절연층을 덮으며 표면이 외부로 노출되는 제1폭 및 제1경사면이 형성되고, 상기 소잉 영역의 경계까지 반도체 소자 표면에 일정 두께로 형성되어 외부로 노출되는 제2폭 및 제2경사면이 더 형성된 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 제2절연층에 형성된 제1폭 및 제2폭은 서로 다른 높이에 형성된 것을 특징으로 하는 반도체 장치.
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