KR20060036314A

KR20060036314A - Input-output expansion apparatus of central processing unit

Info

Publication number: KR20060036314A
Application number: KR1020040085488A
Authority: KR
Inventors: 이득우
Original assignee: 엘지전자 주식회사
Priority date: 2004-10-25
Filing date: 2004-10-25
Publication date: 2006-04-28

Abstract

본 발명은 PLD(Programmable Logic Device)를 이용하여 중앙처리장치(이하 CPU 라고 합니다)의 입출력을 확장할 수 있는 중앙처리장치의 입출력확장장치에 관한 것이다. 본 발명에 따른 중앙처리장치의 입출력확장장치는, 기능확장에 따라 여러 조건을 만족해야 하는 중앙처리장치의 GPIO를 PLD를 이용하여 보다 다양한 조건의 출력을 구비할 수 있도록 하고 있다. 따라서 본 발명에서는 GPIO의 확장 및 필요한 바에 따른 가공된 출력을 발생시키는 것을 특징으로 한다. 이를 위하여 본 발명의 실시예에서는 시프트레지스터에 의한 GPIO의 확장을 구현하고 있고, 조합로직에 의한 가공된 출력을 구현하고 있다. 이러한 구성으로 본 발명은 GPIO의 확장 및 상기 확장된 신호를 이용하여 사용자의 요구에 의한 가공된 출력을 만들어내는 것이 가능하다.
The present invention relates to an input / output expansion device of a central processing unit that can expand the input / output of a central processing unit (hereinafter referred to as a CPU) using a programmable logic device (PLD). The input / output expansion device of the central processing unit according to the present invention enables the GPIO of the central processing unit, which has to satisfy various conditions as the function is expanded, to have more various outputs using the PLD. Therefore, the present invention is characterized in that the expansion of the GPIO and generates a processed output as needed. To this end, the embodiment of the present invention implements the extension of the GPIO by the shift register, and implements the processed output by the combinational logic. With this configuration, the present invention makes it possible to produce a processed output according to the request of the user by using the extension of the GPIO and the extended signal.

휴대기기, PDA, PLD, 입출력 확장Mobile device, PDA, PLD, I / O expansion

Description

Input-output expansion apparatus of central processing unit

도 1은 종래 기술에 따른 휴대기기의 중앙처리장치의 입출력 연결 구성도,1 is an input and output connection diagram of a central processing unit of a portable device according to the prior art,

도 2는 본 발명에 따른 중앙처리장치의 구성도,2 is a block diagram of a central processing unit according to the present invention;

도 3은 본 발명의 실시예에 따른 중앙처리장치의 입출력확장장치의 구성도.3 is a block diagram of an input / output expansion device of the CPU according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 중앙처리장치 20 ~ 36 : D 플립플롭10: central processing unit 20 ~ 36: D flip-flop

40 : 앤드게이트 50 : PLD
40: Andgate 50: PLD

본 발명은 중앙처리장치의 입출력확장장치에 관한 것으로, 더욱 상세하게는 PLD(Programmable Logic Device)를 이용하여 중앙처리장치(이하 CPU 라고 합니다)의 입출력을 확장할 수 있는 중앙처리장치의 입출력확장장치에 관한 것이다.The present invention relates to an input / output expansion device of a central processing unit, and more particularly, to an input / output extension device of a central processing unit that can expand the input / output of a central processing unit (hereinafter referred to as a CPU) by using a programmable logic device (PLD). It is about.

PDA(personal digital assistant)는, 개인용이나 업무용으로 계산이나 정보저장 및 검색기능을 갖춘 손바닥 크기의 소형장치를 총칭하는 용어로서, 스케줄 캘 린더와 주소록 정보 및 검색, 메모 입력 등에 이용되어진다. 최근 PDA는, 인터넷 활용이 가능하게 되면서, 인터넷 게임, 멀티미디어, 무선통신, 학습기능 등이 추가되고 있다.PDA (personal digital assistant) is a generic term for a palm-sized, small-sized device with a calculation, information storage and retrieval function for personal or business purposes. It is used for schedule calendar, address book information, search, memo input, and the like. In recent years, as the PDA is able to use the Internet, Internet games, multimedia, wireless communication, and learning functions are added.

이와 같이 PDA는 그 사용범위가 매우 넓어지면서 상기 PDA에 사용되어지는 CPU 또한 매우 고성능을 요구하고 있다. 이와 더불어 상기 CPU에 사용되어지는 입출력핀(GPIO)(General Purpose I/O)를 많이 요구하게 되었다.In this way, as the PDA has a very wide range of use, the CPU used in the PDA also requires very high performance. In addition, a lot of input / output pins (GPIOs) used in the CPU have been required.

도 1은 종래 기술에 따른 휴대기기에서 중앙처리장치의 입출력확장장치의 구성도이다.1 is a block diagram of an input / output expansion device of a central processing unit in a portable device according to the prior art.

종래 휴대기기는 도시하지 않고 있지만 CPU(1)에 배터리, 블루투스(Bluetooth), WLAN 등을 비롯한 휴대기기에서 구현되고 있는 다양한 기능의 전자소자들을 연결하고 있다. 상기 배터리는, 배터리 정보를 상기 CPU(1)로 전송한다. 상기 블루투스는, 사용여부 정보(BT_ACT_LED)를 상기 CPU(1)로 전송한다. 상기 WLAN는 사용여부 정보(WLAN_ACT_LED)를 상기 CPU(1)로 전송한다.Although not shown in the related art, the mobile device is connected to the CPU 1 with electronic devices having various functions implemented in the mobile device, such as a battery, Bluetooth, WLAN, and the like. The battery transmits battery information to the CPU 1. The Bluetooth transmits usage information BT_ACT_LED to the CPU 1. The WLAN transmits availability information (WLAN_ACT_LED) to the CPU (1).

상기와 같은 정보를 제공받은 CPU(1)는 각 소자들의 동작상태를 인지하고, 그에 따라 필요한 제어를 수행한다. 예를 들어서 각 소자들의 상태정보를 나타내기 위해서 엘이디의 동작을 제어한다. 이를 위해서 상기 CPU(1)는 출력단자를 통해서 상기 배터리의 충전정보를 나타내기 위한 표시정보를 출력하고, 출력단자를 통해서 상기 블루투스의 동작상태정보를 나타내기 위한 표시정보를 출력하고, 출력단자를 통해서 상기 WLAN의 동작상태정보를 나타내기 위한 표시정보를 출력한다. 이와 같이 다양한 기능들이 휴대기기에서 수행되기 위해서는 상기 CPU(1)에서 필요 한 제어를 수행해야만 하고, 따라서 상기 CPU(1)는 각 전기소자들의 제어를 위한 신호의 입출력을 위하여 많은 입출력단자(GPIO)들을 필요로 한다. The CPU 1, which has received the above information, recognizes the operation state of each device and performs the necessary control accordingly. For example, to control the operation of the LED to display the status information of each device. To this end, the CPU 1 outputs display information for indicating charging information of the battery through an output terminal, outputs display information for indicating operation state information of the Bluetooth, and outputs an output terminal. Display information for indicating the operation state information of the WLAN through. As described above, various functions must be performed in the CPU 1 in order to perform various functions in the portable device. Therefore, the CPU 1 has a large number of input / output terminals (GPIOs) for inputting / outputting signals for controlling each electric element. I need to listen.

더욱이 최근 휴대기기는 멀티화되고 있다. 즉, 더 다양한 기능들이 추가가 되고 있으며, 이러한 기능 추가와 함께 수반되야만 하는 것이 상기 CPU(1)의 입출력단자 추가 구성이다.Moreover, recently, mobile devices have been multiplied. That is, more various functions are being added, and what should be accompanied with the addition of these functions is the input / output terminal addition configuration of the CPU 1.

따라서 종래는 CPU(1)의 입출력단자를 확장하기 위해서 직렬/병렬 변환기(5)를 연결해서 사용하는 방식을 취하고 있다. 즉, 도 1에 도시하고 있는 바와 같이, CPU(1)에 I2C 버스 제어부(3)를 연결하고, 상기 I2C 버스 제어부(3)를 통해서 직렬/병렬 변환기(5)를 연결해서 부족한 입출력단자를 확보하는 방법을 사용하고 있다.Therefore, conventionally, the serial / parallel converter 5 is connected and used to expand the input / output terminals of the CPU 1. That is, as shown in FIG. 1, the I2C bus controller 3 is connected to the CPU 1, and the serial / parallel converter 5 is connected via the I2C bus controller 3 to secure insufficient input / output terminals. I'm using the method.

상기와 같이 구성되어지는 종래 휴대기기에서는 부족한 입출력단자의 확보를 위하여 I2C 버스를 이용하고 있다. 따라서 CPU(1)와 I2C 버스 간의 호환이 이루어져야만 입출력단자의 확장이 가능하였다.Conventional portable devices configured as described above use an I2C bus to secure insufficient input / output terminals. Therefore, I / O terminals can be extended only when compatibility between the CPU 1 and the I2C bus is achieved.

또한 종래 휴대기기에서는 상기 CPU(1)의 입출력단자를 확장할 때, 단순히 입출력단자를 확장하는 것에 한정이 되었다. 예를 들어서 CPU(1)의 출력값이 다른 출력값과 조합되어 새로운 값을 발생시키는 것과 같은 보다 진보된 방식에 따른 입출력단자를 확장하는 제어가 불가능하였다.
In addition, in the conventional portable device, when the input / output terminal of the CPU 1 is expanded, it is limited to simply expanding the input / output terminal. For example, it was not possible to control the expansion of the input / output terminals in a more advanced manner such that the output value of the CPU 1 is combined with other output values to generate a new value.

따라서 본 발명의 목적은 중앙처리장치의 입출력단자를 확장할 수 있는 중앙처리장치의 입출력확장장치를 제공함에 있다. Accordingly, an object of the present invention is to provide an input / output expansion device of a central processing unit that can expand the input / output terminal of the central processing unit.

본 발명의 다른 목적은 중앙처리장치의 출력신호를 조합한 새로운 출력신호를 발생 가능한 중앙처리장치의 입출력확장장치를 제공함에 있다.
Another object of the present invention is to provide an input / output expansion device of a central processing unit capable of generating a new output signal combining the output signal of the central processing unit.

상기 목적을 달성하기 위한 본 발명에 따른 중앙처리장치의 입출력확장장치는, 데이터 및 클럭신호를 발생하는 중앙처리장치와; 상기 중앙처리장치의 출력신호를 입력하여 다수개의 출력신호를 발생시키는 출력신호발생수단과; 상기 출력신호발생수단에서 발생된 출력신호를 조합하여 새로운 출력을 발생시키는 조합로직을 포함하여 구성된다.In order to achieve the above object, an input / output expansion device for a central processing unit includes: a central processing unit for generating data and clock signals; Output signal generating means for inputting an output signal of the central processing unit to generate a plurality of output signals; And a combination logic for generating a new output by combining the output signals generated by the output signal generating means.

상기 출력신호발생수단은, 시프트레지스터를 이용하는 것을 특징으로 한다.The output signal generating means is characterized by using a shift register.

상기 시프트레지스터는, D 플립플롭을 이용하는 것을 특징으로 한다.The shift register is characterized by using a D flip-flop.

상기 조합로직은, 앤드게이트를 이용하는 것을 특징으로 한다.The combination logic is characterized by using an end gate.

상기 앤드게이트는, 두개의 신호 이상을 조합하는 것을 특징으로 한다.The AND gate is characterized by combining two or more signals.

이하 첨부한 도면을 참조하여 본 발명에 따른 중앙처리장치의 입출력확장장치에 대해서 자세하게 살펴보기로 한다.Hereinafter, an input / output expansion device of the CPU according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 중앙처리장치의 구성도이다.2 is a block diagram of a central processing unit according to the present invention.

도시하고 있는 바와 같이, 본 발명에 따른 중앙처리장치(10)는, 데이터신호라인과 두개의 클럭신호라인을 구비하고 신호를 출력할 수 있도록 구성되고 있다.As shown, the central processing unit 10 according to the present invention comprises a data signal line and two clock signal lines and is configured to output a signal.

도 3은 본 발명에 따른 중앙처리장치의 입출력 확장을 위한 제어 구성도이다. 3 is a control block diagram for extending the input and output of the central processing unit according to the present invention.

도시하고 있는 바와 같이, 상기 중앙처리장치(10)에서 발생된 데이터신호(DATA), 제 1 클럭신호(CLK1), 제 2 클럭신호(CLK2)는 PLD 회로(50)에 입력되어져서 다양한 출력신호들을 발생하고 있다.As shown in the drawing, the data signal DATA, the first clock signal CLK1 and the second clock signal CLK2 generated by the CPU 10 are input to the PLD circuit 50 so as to output various output signals. It is happening.

데이터신호는, D 플립플롭(20)으로 입력되고, 상기 D 플립플롭(20)에서 출력된 신호가 다른 D 플립플롭(30)에 입력되도록 구성되고 있다. 그리고 상기 D 플립플롭(20)은 제 1 클럭신호에 의해 동기되도록 구성되고 있고, 상기 D 플립플롭(30)는 제 2 클럭신호에 의해 동기되도록 구성되고 있다. 상기와 같은 구성으로 이루어져서 상기 D 플립플롭(30)의 출력신호가 제 1 출력신호{Output(0)}로 발생되어진다.The data signal is input to the D flip-flop 20, and the signal output from the D flip-flop 20 is input to the other D flip-flop 30. The D flip-flop 20 is configured to be synchronized by a first clock signal, and the D flip-flop 30 is configured to be synchronized by a second clock signal. With the above configuration, the output signal of the D flip-flop 30 is generated as the first output signal {Output (0)}.

또한, 상기 D 플립플롭(20)의 출력신호는 또 다른 D 플립플롭(22)으로도 입력되어진다. 상기 D 플립플롭(22)의 출력은 D플립플롭(32)에 입력되도록 구성되어진다. 이와 같이 구성되는 상기 D 플립플롭(22)은 제 1 클럭신호에 의해 동기되고, 상기 D 플립플롭(32)는 제 2 클럭신호에 의해 동기되도록 구성되어서, 상기 D 플립플롭(32)의 출력신호가 제 2 출력신호{Output(1)}로 발생되어진다.The output signal of the D flip-flop 20 is also input to another D flip-flop 22. The output of the D flip-flop 22 is configured to be input to the D flip-flop 32. The D flip-flop 22 is configured to be synchronized by the first clock signal, the D flip-flop 32 is configured to be synchronized by the second clock signal, so that the output signal of the D flip-flop 32 Is generated as the second output signal {Output (1)}.

그리고 실시예에서 N-1출력{Output(n-1)}과 N출력{Output(n)}을 발생시키기 위한 D 플립플롭(24,34),(26,36)의 구성도 구비되어진다. 이외에도 도시하지는 않고 있지만 상기 제 2 출력{Output(1)}과 N-1 출력{Output(n-1)} 사이에 다수개의 출력을 위한 D 플립플롭의 구성이 포함되어진다.In the embodiment, the configuration of the D flip-flops 24, 34 and 26 and 36 for generating the N-1 output {Output (n-1)} and the N output {Output (n)} is also provided. Although not shown, a configuration of a D flip-flop for a plurality of outputs is included between the second output {Output (1)} and the N-1 output {Output (n-1)}.

도시되고 있는 실시예에서는 중앙처리장치(10)의 출력을 이용하여 새로운 데이터를 발생하기 위해서 D플립플롭을 이용한 시프트 레지스터의 구성을 이용하고 있다. 그러나 이에 한정될 필요는 없으며, 중앙처리장치의 세가지의 출력을 입력해서 새로운 출력을 발생시키기 위해 사용되는 로직은 각각의 휴대기기에서 필요로 하는 출력을 발생시킬 수 있는 조건에 맞는 소자들로 구성될 필요가 있다.In the illustrated embodiment, a shift register configuration using a D flip-flop is used to generate new data using the output of the central processing unit 10. However, the present invention is not limited thereto, and logic used to input three outputs of the central processing unit to generate new outputs may be configured with elements suitable for a condition capable of generating outputs required by each mobile device. There is a need.

그리고 본 발명에서는 상기와 같이 발생된 둘 이상의 출력을 조합하여 새로운 출력을 발생시키기 위한 구성이 필요하다.In the present invention, a configuration for generating a new output by combining two or more outputs generated as described above is required.

도시되고 있는 실시예에서는 출력(1)과 출력(N-1)을 논리곱 연산하는 앤드게이트(40)의 구성에 의해서 새로운 출력{Output(k)}을 발생하는 예를 도시하고 있다. 이 경우에 있어서도 상기 새로운 출력을 위한 앤드게이트를 하나 도시하고 있으나, 다수개를 구현할 수도 있다. 또한, 상기 로직이 논리곱이 이루어지는 앤드게이트를 이용하는 것도 가능하고, 필요에 의해서 논리합이 이루어지는 오아게이트를 이용하는 것도 가능하다. 따라서 상기 PLD(50) 내부의 로직은 이용하는 휴대기기에 따라서 필요로 하는 출력을 만들어낼 수 있도록 구현되어진다. 그리고 상기 앤드게이트의 입력을 둘 이상으로 구현하는 것도 가능하다.In the illustrated embodiment, an example in which a new output {Output (k)} is generated by the configuration of the AND gate 40 that logically computes the output 1 and the output N-1 is shown. In this case as well, although one AND gate for the new output is illustrated, a plurality of AND gates may be implemented. It is also possible to use an AND gate in which the logic is a logical product, or it is also possible to use an OR gate in which a logical sum is performed if necessary. Therefore, the logic inside the PLD 50 is implemented to produce the required output according to the portable device to be used. It is also possible to implement more than one input of the AND gate.

다음은 상기 구성으로 이루어진 본 발명에 따른 중앙처리장치의 입출력확장장치의 동작과정에 대해서 설명한다.Next, an operation process of the input / output expansion device of the CPU according to the present invention having the above configuration will be described.

중앙처리장치(10)에서 출력된 데이터신호는 D 플립플롭(20)에 입력되어진다. 상기 D 플립플롭(20)은 중앙처리장치(10)에서 발생하는 제 1 클럭신호를 입력해서 출력을 발생하고 있다. 상기 D 플립플롭(20)에서 발생된 신호는 제 2 출력을 만들어내기 위한 D 플립플롭(22)과 제 1 출력을 발생시키는 D 플립플롭(30)으로 입력되어진다. The data signal output from the CPU 10 is input to the D flip-flop 20. The D flip-flop 20 inputs a first clock signal generated by the CPU 10 to generate an output. The signal generated by the D flip-flop 20 is input to the D flip-flop 22 for generating the second output and the D flip-flop 30 for generating the first output.

상기 D 플립플롭(30)은 중앙처리장치(10)에서 발생하는 제 2 클럭신호를 입력해서 출력을 발생하고 있다. 따라서 상기 중앙처리장치(10)에서 출력되는 제 2 클럭신호에 따라서 D 플립플롭(30)에서 출력되는 신호는 제 1 출력신호{Output(0)}로 출력되어진다.The D flip-flop 30 inputs a second clock signal generated by the CPU 10 to generate an output. Therefore, the signal output from the D flip-flop 30 is output as the first output signal {Output (0)} according to the second clock signal output from the CPU 10.

또한, 상기 D 플립플롭(22)은 중앙처리장치(10)의 제 1 클럭신호에 동기되어 출력을 발생하고, 상기 D 플립플롭(22)의 출력신호는 제 2 출력을 발생하는 D 플립플롭(32)으로 입력되어져서 상기 D 플립플롭(32)에서 제 2 출력신호{Output(1)}가 발생되도록 한다.In addition, the D flip-flop 22 generates an output in synchronization with the first clock signal of the central processing unit 10, and the output signal of the D flip-flop 22 generates a D flip-flop (which generates a second output). 32) to generate a second output signal {Output (1)} in the D flip-flop 32.

이러한 과정으로 본 발명의 PLD(50)는 중앙처리장치(10)에서 출력하는 신호수보다 확장되어진 다수개의 출력신호(n)를 발생하게 된다. In this process, the PLD 50 of the present invention generates a plurality of output signals n which are expanded than the number of signals output from the CPU 10.

한편, 상기 PLD(50)는, 중앙처리장치(10)에서 발생한 출력신호를 조합한 새로운 출력을 발생시킨다. On the other hand, the PLD 50 generates a new output combining the output signal generated by the central processing unit 10.

즉, 제 2 출력신호{Output(1)}와 N-1 출력신호{Output(n-1)}는 새로운 출력을 발생시키기 위한 조합로직(40)에 입력되어진다. 도시되고 있는 실시예에서 상기 조합로직(40)은 앤드게이트를 이용하고 있다.That is, the second output signal {Output (1)} and the N-1 output signal {Output (n-1)} are input to the combinational logic 40 for generating a new output. In the illustrated embodiment, the combinational logic 40 uses an end gate.

따라서 상기 조합로직(40)은 상기 제 2 출력신호와 N-1 출력신호가 모두 하이상태를 갖을 때 하이신호를 출력하고, 이렇게 해서 발생되는 하이신호는 중앙처리장치(10)에서 직접 발생되지 않았으나, 상기 중앙처리장치의 출력신호를 조합한 새로운 출력신호로서 다른 회로에 이용되어진다.Therefore, the combinational logic 40 outputs a high signal when both the second output signal and the N-1 output signal have a high state, and the high signal generated in this way is not directly generated by the CPU 10. The new output signal is a combination of the output signals of the central processing unit and used in other circuits.

이상에서와 같이 본 발명에 따른 중앙처리장치의 입출력확장장치는, 기능확 장에 따라 여러 조건을 만족해야 하는 중앙처리장치의 GPIO를 PLD를 이용하여 보다 다양한 조건의 출력을 구비할 수 있도록 하고 있다. 따라서 본 발명에서는 GPIO의 확장 및 필요한 바에 따른 가공된 출력을 발생시키는 것을 특징으로 한다.As described above, the input / output expansion device of the central processing unit according to the present invention allows the GPIO of the central processing unit, which must satisfy various conditions according to the function expansion, to have more various outputs using the PLD. . Therefore, the present invention is characterized in that the expansion of the GPIO and generates a processed output as needed.

이를 위하여 본 발명의 실시예에서는 시프트레지스터에 의한 GPIO의 확장을 구현하고 있고, 조합로직에 의한 가공된 출력을 구현하고 있다. 그러나 본 발명의 구성들이 도시되고 있는 실시예에 한정될 필요는 없다. 즉, 상기 PLD는, 설계자의 의도된 바에 의해서 설계되어지고 구성되어지며, 따라서 본 발명은 다양한 로직으로 구현하는 것이 가능하다.To this end, the embodiment of the present invention implements the extension of the GPIO by the shift register, and implements the processed output by the combinational logic. However, the configurations of the present invention need not be limited to the embodiment shown. That is, the PLD is designed and configured according to the designer's intention, so that the present invention can be implemented with various logics.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의해 정하여 져야만 할 것이다.
Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

위에서 설명하고 있는 본 발명에 따른 중앙처리장치의 입출력확장장치는 다음의 효과를 얻을 수 있다.The input / output expansion device of the central processing unit according to the present invention described above can obtain the following effects.

본 발명은 PDA 등 개인휴대단말장치의 기능이 다양화되면서, 상기 휴대기기의 제어를 수행하는 중앙처리장치(메인 컨트롤러)가 여러가지 조건의 입출력신호를 갖을 수 있도록 중앙처리장치의 입출력을 확장하는 것이 가능하다. 따라서 부족한 GPIO의 확장에 대한 요구를 충족시키는 것이 가능하다. The present invention is to expand the input and output of the central processing unit so that the central processing unit (main controller) that performs the control of the portable device can have input and output signals of various conditions as the function of the personal portable terminal device such as PDA is diversified. It is possible. Thus, it is possible to meet the demand for insufficient GPIO expansion.

또한, 본 발명은 GPIO의 확장 및 상기 확장된 신호를 이용하여 사용자의 요구에 의한 가공된 출력을 만들어내는 것이 가능하다. 따라서 본 발명은 GPIO의 확장에서 나아가 GPIO를 조합하여 보다 다양한 조건의 출력을 발생시킬 수 있는 효과를 얻을 수 있다. In addition, the present invention makes it possible to produce a processed output according to a user's request by using the extension of the GPIO and the extended signal. Therefore, the present invention can achieve the effect of generating output of various conditions by combining GPIOs in addition to the expansion of GPIOs.

그리고 본 발명은 PLD 로직을 이용한 보다 소형화된 설계가 가능한 잇점을 얻을 수 있다.In addition, the present invention can obtain the advantages of a smaller design using the PLD logic.

Claims

A central processing unit for generating data and clock signals;

Output signal generating means for inputting an output signal of the central processing unit to generate a plurality of output signals;

And a combination logic for generating a new output by combining the output signals generated by the output signal generating means.

The method of claim 1,

And the output signal generating means uses a shift register.

The method of claim 2,

And the shift register is a D flip-flop.

The method of claim 1,

And said combinational logic uses an end gate.

The method of claim 4, wherein

The AND gate is an input / output expansion device of a central processing unit, characterized in that to combine two or more signals.