KR20060031448A - Capacitor-coupled level shifter circuit for a flat panel display driving cricuit - Google Patents

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Abstract

본 발명은 평판 디스플레이 구동회로에서의 커패시터 결합 레벨 쉬프터 회로에 관한 것이다. The present invention relates to a capacitor coupled level shifter circuit in a flat panel display driving circuit.

본 발명은 입력신호에 따라 정전압을 출력하여 고전압을 스위칭하는 고전압 출력 제어부와; 상기 고전압 출력 제어부의 스위칭에 의해 고전압을 출력신호로 출력하는 고전압 출력부를 포함하는 회로를 구비하여 구성된다. The present invention includes a high voltage output control unit for outputting a constant voltage and switching a high voltage according to an input signal; And a high voltage output unit configured to output a high voltage as an output signal by switching of the high voltage output control unit.

따라서, 본 발명은 평판 디스플레이(FPD, Flat Panel Display) 구동회로에 있어서, 저전압의 입력신호(IN)를 고전압(VDDH)으로 스위칭할 시 정전압에 의해 충방전되는 커패시터가 결합된 레벨 쉬프터를 이용하여 단락 회로 전류(short-circuit current)와 상승 전파지연시간(rising propagation delay)이 발생하는 것을 방지함으로써, 레벨 쉬프터의 데이터 처리 속도 향상은 물론 전력 소비를 절감하는 효과가 있다.Accordingly, the present invention provides a flat panel display (FPD) driving circuit, by using a level shifter coupled with a capacitor charged and discharged by a constant voltage when switching the low input signal IN to a high voltage VDDH. By preventing the occurrence of short-circuit current and rising propagation delay, the level shifter speeds up data processing and reduces power consumption.

Description

평판 디스플레이 구동회로에서의 커패시터 결합 레벨 쉬프터 회로{CAPACITOR-COUPLED LEVEL SHIFTER CIRCUIT FOR A FLAT PANEL DISPLAY DRIVING CRICUIT} CAPACCITOR-COUPLED LEVEL SHIFTER CIRCUIT FOR A FLAT PANEL DISPLAY DRIVING CRICUIT}             

도1은 종래 평판 디스플레이 구동회로에 보편적으로 사용되는 래치형 레벨 쉬프터 회로의 구성을 보인 회로도.1 is a circuit diagram showing the configuration of a latch level shifter circuit commonly used in conventional flat panel display driving circuits.

도2는 본 발명 평판 디스플레이 구동회로에서의 커패시터 결합 레벨 쉬프터 회로의 구성을 보인 회로도.2 is a circuit diagram showing the configuration of a capacitor coupling level shifter circuit in the flat panel display driving circuit of the present invention;

도3은 도2에서, 상승 및 하강 전파지연시간과 그에 따른 전력소비를 시뮬레이션한 값을 나타낸 그래프도.FIG. 3 is a graph showing a simulation result of rising and falling propagation delay time and power consumption accordingly.

도4a 및 4b는 본 발명 커패시터 결합 레벨 쉬프터와 종래 래치형 레벨 쉬프터에서 전압 및 전류에 대한 각 출력신호의 파형을 보인 파형도.4A and 4B are waveform diagrams showing waveforms of respective output signals with respect to voltage and current in the capacitor coupling level shifter of the present invention and the conventional latch level shifter;

도5는 본 발명 커패시터 결합 레벨 쉬프터와 종래 래치형 레벨 쉬프터의 특성을 보인 테이블도.5 is a table showing the characteristics of the capacitor coupling level shifter of the present invention and a conventional latch type level shifter.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10 : 고전압 출력 제어부 20 : 고전압 출력부10: high voltage output control unit 20: high voltage output unit

본 발명은 평판 디스플레이 구동회로에 관한 것으로, 특히 평판 디스플레이(FPD, Flat Panel Display) 구동회로에 있어서, 저전압의 입력신호(IN)를 고전압(VDDH)으로 스위칭할 시 정전압에 의해 충방전되는 커패시터가 결합된 레벨 쉬프터를 이용하여 단락 회로 전류(short-circuit current)와 상승 전파지연시간(rising propagation delay)이 발생하는 것을 방지하는 평판 디스플레이 구동회로에서의 커패시터 결합 레벨 쉬프터 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display driving circuit. In particular, in a flat panel display (FPD) driving circuit, a capacitor charged and discharged by a constant voltage when switching an input signal IN having a low voltage to a high voltage VDDH is included. The present invention relates to a capacitor coupled level shifter circuit in a flat panel display driving circuit which prevents occurrence of short-circuit current and rising propagation delay using a coupled level shifter.

일반적으로, 대부분의 평판 디스플레이(FPD, Flat Panel Display) 구동회로의 구동전압은 적어도 10V 이상이고 경우에 따라 100V 이상의 고전압(high voltage)이 되나, 영상 데이터와 제어신호를 포함하는 입력신호는 2.5V에서 3.3V 정도로 상대적으로 저전압(low voltage)이므로, 평판 디스플레이 구동회로에는 내부적으로 저전압과 고전압 사이를 인터페이스하기 위해서는 레벨 쉬프터 회로가 필요하다. In general, the driving voltage of most flat panel display (FPD) driving circuits is at least 10V and in some cases a high voltage of at least 100V, but an input signal including image data and control signals is 2.5V. Because of the relatively low voltage of about 3.3V at, the flat panel display driving circuit requires a level shifter circuit internally to interface between the low voltage and the high voltage.

평판 디스플레이 구동회로에서 데이터 처리 속도가 향상됨에 따라 내부에 탑재된 레벨 쉬프터의 수도 증가하고 있으며, 예를 들어, UXGA 포맷(1600×3×1200)을 갖는 TFT-LCD는 480개의 출력을 갖는 6비트 칼럼 구동회로를 보편적으로 사용하고 있으며, 여기서 상기 칼럼 구동회로 내에는 적어도 2,880 (= 6×480)개의 레벨 쉬프터가 집적되어 있다. As the data processing speed in the flat panel display driving circuit increases, the number of level shifters mounted therein is increasing. For example, a TFT-LCD having an UXGA format (1600 × 3 × 1200) has 6 bits having 480 outputs. Column driving circuits are commonly used, where at least 2,880 (= 6 x 480) level shifters are integrated in the column driving circuit.

따라서, 평판 디스플레이 구동회로에서의 데이터 처리 속도가 향상될수록 레벨 쉬프터의 전력 소비나 그의 고속 동작 여부는 중요해지게 된다. Therefore, as the data processing speed in the flat panel display driving circuit improves, the power consumption of the level shifter or whether the high speed operation thereof becomes important becomes important.

도1은 종래 평판 디스플레이(FPD, Flat Panel Display) 구동회로에 보편적으로 사용되는 래치형 레벨 쉬프터(Latch-Type level shifter) 회로의 구성을 보인 회로도이다. 1 is a circuit diagram showing the configuration of a latch-type level shifter circuit commonly used in a conventional flat panel display (FPD) driving circuit.

'로우(LOW)' 상태의 입력신호(IN)가 입력되면, 저전압 트랜지스터(LP1)가 '온(ON)' 되어 저전압(VDDL)에 의해 고전압 트랜지스터(HN2)가 '온' 되고, 상기 고전압 트랜지스터(HN2)에 의해 다시 고전압 트랜지스터(HP1)가 '온' 되며, 이때 다른 고전압 트랜지스터(HN1, HP2)는 '오프(OFF)'로 된다. When the input signal IN having the 'LOW' state is input, the low voltage transistor LP1 is 'ON' and the high voltage transistor HN2 is 'ON' by the low voltage VDDL, and the high voltage transistor is turned on. The high voltage transistor HP1 is 'on' again by (HN2), and the other high voltage transistors HN1 and HP2 are turned 'off'.

그리고, 입력신호(IN)가 '하이(HIGH)' 상태로 상승하면, 저전압 트랜지스터(LN1)가 '온' 되어 고전압 트랜지스터(HN2)는 '오프'로 되고, 고전압 트랜지스터(HN1)는 '온' 된다. When the input signal IN rises to the HIGH state, the low voltage transistor LN1 is turned on, and the high voltage transistor HN2 is turned off, and the high voltage transistor HN1 is turned on. do.

여기서, 상기 고전압 트랜지스터(HN1)가 '온' 되고 상기 고전압 트랜지스터(HN2)가 '오프' 되는 순간에 고전압 트랜지스터(HP1, HP2)가 여전히 이전의 상태를 유지하고 있게 되어, '온'을 유지하고 있던 고전압 트랜지스터(HP1)와 현재 '온'으로 된 고전압 트랜지스터(HN1)을 관통하여 단락 회로 전류가 흐르게 된다. Here, at the moment when the high voltage transistor HN1 is 'on' and the high voltage transistor HN2 is 'off', the high voltage transistors HP1 and HP2 are still in the previous state, thereby maintaining 'on'. Short-circuit current flows through the high voltage transistor HP1 and the high voltage transistor HN1, which is currently 'on'.

그 후, 입력신호(IN)가 '로우' 상태로 다시 하강하면, 동일한 원리에 의해 상기 단락 회로 전류의 경로는 고전압 트랜지스터(HP2)와 고전압 트랜지스터(HN2)를 관통하여 형성된다. After that, when the input signal IN falls back to the 'low' state, the path of the short circuit current is formed through the high voltage transistor HP2 and the high voltage transistor HN2 by the same principle.

따라서, 트랜지스터가 래치 구조로 이루짐으로 인해 입력신호(IN)의 스위칭시 단락 회로 전류(short-circuit current)가 발생하여 전력을 많이 소비하는 문제점이 있다. Therefore, since the transistor has a latch structure, a short-circuit current occurs when switching the input signal IN, which consumes a lot of power.

한편, 입력신호(IN)가 '로우' 상태로 하강할 때, '노드(node) OUT'에서는 고전압 트랜지스터(HN2)가 '오프'로 됨에 따라 전압이 하강하기 시작하고, 이에 고전압 트랜지스터(HP1)가 '온'이 되어, 최종적으로 '노드 OUTB'가 고전압(VDDH)에 의해 '하이' 상태로 상승하기 시작한다. On the other hand, when the input signal IN falls to the 'low' state, the voltage starts to fall as the high voltage transistor HN2 goes 'off' in the 'node OUT', so that the high voltage transistor HP1 Becomes 'on', and finally 'node OUTB' starts to rise to 'high' state by high voltage (VDDH).

이는, '노드 OUTB'(혹은 '노드 OUT')는 반대편 '노드 OUT'(혹은 '노드 OUTB')이 '로우' 상태로 하강하기 시작한 후에야 비로소 '하이' 상태로 스위칭될 수 있다는 것을 말하므로, '노드 OUTB'(혹은 '노드 OUT')가 '하이' 상태로 상승하는데 소요되는 전파지연시간(propagation delay)은 아주 커지게 된다. 게다가, 상기의 전파지연시간 동안 단락 회로 전류가 흐르게 된다. This means that 'node OUTB' (or 'node OUT') can be switched to 'high' state only after the opposite 'node OUT' (or 'node OUTB') begins to descend to the 'low' state, The propagation delay it takes for the 'node OUTB' (or 'node OUT') to rise to the 'high' state becomes very large. In addition, a short circuit current flows during the propagation delay time.

따라서, 상기와 같은 종래 기술에 있어서, 평판 디스플레이(FPD, Flat Panel Display) 구동회로 사용되는 래치형 레벨 쉬프터(Latch-Type level shifter) 회로의 경우, 트랜지스터가 래치 구조로 이루짐으로 인해 입력신호(IN)의 스위칭시 비교적 긴 전파지연시간이 발생하고, 상기 전파지연시간 동안 번갈아 단락 회로 전류(short-circuit current)가 발생함으로써, 레벨 쉬프터의 데이터 처리 속도가 저하되고 자체적으로 많은 전력을 소모하게 되는 문제점이 있었다. Therefore, in the conventional technology as described above, in the case of a latch-type level shifter circuit used in a flat panel display (FPD) driving circuit, the transistor has a latch structure so that the input signal ( In the switching of IN), a relatively long propagation delay time is generated, and short-circuit currents are alternately generated during the propagation delay time, thereby lowering the data processing speed of the level shifter and consuming much power on its own. There was a problem.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 평판 디스플레이(FPD, Flat Panel Display) 구동회로에 있어서, 저전압의 입력신호(IN)를 고전압(VDDH)으로 스위칭할 시 정전압에 의해 충방전되는 커패시터가 결합된 레벨 쉬프터를 이용하여 단락 회로 전류(short-circuit current)와 상승 전파지연시간(rising propagation delay)이 발생하는 것을 방지하도록 하는 회로를 제공함에 그 목적이 있다.
Accordingly, the present invention has been proposed to solve the above-mentioned conventional problems. In the flat panel display (FPD) driving circuit, the present invention has a constant voltage when switching the low voltage input signal IN to the high voltage VDDH. It is an object of the present invention to provide a circuit for preventing short-circuit current and rising propagation delay from occurring by using a level shifter coupled with a capacitor charged and discharged by the capacitor.

이와 같은 목적을 달성하기 위한 본 발명은, 입력신호에 따라 정전압을 출력하여 고전압을 스위칭하는 고전압 출력 제어부와; 상기 고전압 출력 제어부의 스위칭에 의해 고전압을 출력신호로 출력하는 고전압 출력부를 포함하는 것을 특징으로 한다. The present invention for achieving the above object, the high-voltage output control unit for outputting a constant voltage in accordance with the input signal to switch the high voltage; And a high voltage output unit configured to output a high voltage as an output signal by switching of the high voltage output controller.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다. Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

도2는 본 발명 평판 디스플레이 구동회로에서의 커패시터 결합 레벨 쉬프터 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이, 입력신호(IN)에 따라 정전압을 출력하여 고전압(VDDH)을 스위칭하는 고전압 출력 제어부(10)와; 상기 고전압 출력 제어부(10)의 스위칭에 의해 고전압을 출력신호(OUT)로 출력하는 고전압 출력부(20)로 구성한다. FIG. 2 is a circuit diagram showing a configuration of a capacitor coupled level shifter circuit in a flat panel display driving circuit according to the present invention. As shown in FIG. 2, a high voltage output control unit outputs a constant voltage according to an input signal IN to switch a high voltage VDDH. 10; The high voltage output controller 20 outputs a high voltage as an output signal OUT by the switching of the high voltage output controller 10.

여기서, 상기 고전압 출력 제어부(10)는, 고전압(VDDH)에 대해 역방향으로 연결되어 캐소드(cathode)에 고전압(VDDH)이 인가되는 제너 다이오드(Zener Diode)(ZD)와; 일측이 상기 제너 다이오드(ZD)의 애노드(anode)에 연결되고, 타측이 입력신호(IN)에 연결되는 결합 커패시터(coupling capacitor)(CC)로 구성한다. Here, the high voltage output control unit 10 may include a Zener diode ZD connected in a reverse direction with respect to the high voltage VDDH to apply a high voltage VDDH to the cathode; One side is connected to an anode of the zener diode ZD, and the other side is composed of a coupling capacitor CC connected to the input signal IN.

그리고, 상기 고전압 출력부(20)는 입력신호(IN)에 대해 인버터 기능을 하여 고전압(VDDH)을 출력하는 기능을 하면서, 소스가 고전압(VDDH)에 연결되고, 게이트가 제너 다이오드(ZD)의 애노드에 공통으로 연결되며, 드레인이 출력신호(OUT)에 연결되는 PMOS 트랜지스터(HP1)와; 드레인이 상기 PMOS 트랜지스터(HP1)의 드레인과 공통으로 연결되고, 게이트가 입력신호(IN)에 연결되며, 소스가 접지되는 NMOS 트랜지스터(HN1)로 구성한다. In addition, the high voltage output unit 20 functions as an inverter to output the high voltage VDDH with respect to the input signal IN, a source is connected to the high voltage VDDH, and a gate is connected to the zener diode ZD. A PMOS transistor HP1 connected in common to the anode and having a drain connected to the output signal OUT; A drain is connected to the drain of the PMOS transistor HP1 in common, a gate is connected to the input signal IN, and a NMOS transistor HN1 having a source grounded.

본 발명은 평판 디스플레이(FPD, Flat Panel Display) 구동회로에 적용할 수 있으며, 본 발명이 적용된 경우 저전압의 입력신호(IN)를 고전압(VDDH)으로 스위칭할 시 커패시터가 결합된 레벨 쉬프터(Capacitor-Coupled level shifter)를 이용하여 단락 회로 전류(short-circuit current)와 상승 전파지연시간(rising propagation delay)을 방지함으로써, 레벨 쉬프터의 데이터 처리 속도 향상은 물론, 전력 소비를 절감하게 된다. The present invention can be applied to a flat panel display (FPD) driving circuit. When the present invention is applied, a capacitor is coupled to a level shifter when switching an input signal IN of a low voltage to a high voltage VDDH. By using a coupled level shifter to prevent short-circuit currents and rising propagation delays, the level shifter speeds up data processing and reduces power consumption.

본 발명의 동작에 앞서, 리셋신호(RESET)를 통해 리셋용 트랜지스터(HR)를 구동시켜 고전압 출력 제어부(10) 내의 '노드 NP'를 그라운드 레벨로 초기화한다.Prior to the operation of the present invention, the reset transistor HR is driven through the reset signal RESET to initialize 'node NP' in the high voltage output controller 10 to the ground level.

초기화 후, 상기 고전압 출력 제어부(10)는 저전압의 입력신호(IN)에 따라 정전압을 출력하여 고전압(VDDH)을 스위칭하고, 그에 따라 고전압 출력부(20)에서 상기 고전압 출력 제어부(10)의 스위칭에 의해 고전압을 출력신호(OUT)로 출력하는데, 먼저 입력신호(IN)가 '로우(LOW)' 상태로 될 때, 그라운드 레벨로 있던 상기 '노드 NP'에는 고전압(VDDH)과 제너 다이오드(ZD)에 의해 발생된 제너 항복 전압(zener breakdown voltage, Vz)의 차(즉, VDDH-Vz)에 해당하는 전압이 인가된다. After initialization, the high voltage output control unit 10 outputs a constant voltage according to a low voltage input signal IN to switch the high voltage VDDH, thereby switching the high voltage output control unit 10 from the high voltage output control unit 10. Outputs the high voltage to the output signal OUT. First, when the input signal IN goes to the 'LOW' state, the high voltage VDDH and the zener diode ZD are applied to the 'node NP' which is at the ground level. A voltage corresponding to a difference (ie, VDDH-Vz) of a Zener breakdown voltage (Vz) generated by) is applied.

이때, 입력신호(IN)가 '로우(LOW)' 상태이므로, 상기 '노드 NP'에 인가되는 전압에 의해 결합 커패시터(coupling capacitor)(CC)가 충전된다. At this time, since the input signal IN is 'low', the coupling capacitor CC is charged by the voltage applied to the 'node NP'.

여기서, 상기 제너 다이오드(ZD)의 제너 항복 전압(Vz)이 입력신호(IN)와 비슷한 전압 레벨을 갖는다면, 고전압 출력부(20)의 PMOS 트랜지스터(HP1)가 '온(ON)' 되어 출력신호(OUT)는 고전압(VDDH)에 의해 '하이(HIGH)' 상태로 출력된다. Here, when the zener breakdown voltage Vz of the zener diode ZD has a voltage level similar to that of the input signal IN, the PMOS transistor HP1 of the high voltage output unit 20 is 'ON' and output. The signal OUT is output in the 'HIGH' state by the high voltage VDDH.

한편, 입력신호(IN)가 '하이' 상태로 되면, '노드 NP'에 인가되는 전압이 커패시터 커플링에 의해 거의 고전압(VDDH) 레벨로 상승하여 고전압 출력부(20)의 PMOS 트랜지스터(HP1)를 '오프' 시킨다. On the other hand, when the input signal IN becomes 'high' state, the voltage applied to the 'node NP' is raised to almost the high voltage VDDH level by the capacitor coupling to the PMOS transistor HP1 of the high voltage output unit 20. 'Off'.

그리고, 상기 PMOS 트랜지스터(HP1)가 '오프' 상태로 됨과 아울러, 입력신호(IN)에 의해 NMOS 트랜지스터(HN1)가 '온' 상태로 되어, 결국 고전압 출력부(20)에서 출력신호(OUT)는 '로우' 상태로 떨어지게 된다. In addition, the PMOS transistor HP1 is turned off and the NMOS transistor HN1 is turned on by the input signal IN, so that the high voltage output unit 20 outputs the output signal OUT. Will fall to the 'low' state.

즉, 상기와 같은 동작은 일반적인 인버터(Inverter)의 동작과 유사하여, 종래 래치 구조(latch structure)의 레벨 쉬프터에서 발생하던 단락 전류 경로와 전파지연은 발생하지 않게 된다. That is, the above operation is similar to that of a general inverter, so that a short-circuit current path and a propagation delay that occur in a level shifter of a conventional latch structure do not occur.

여기서, 커패시터 결합 레벨 쉬프터의 대부분의 공급 전류는 제너 다이오드 (ZD) 내부에 발생되는 접합 커패시터(junction capacitor)와 결합 커패시터(CC) 사이의 커패시터 커플링으로 인하여 발생되고, 이에 입력신호(IN)가 하강할 때 공급 전원으로부터 전하를 가져오게 되고, 입력신호(IN)가 상승할 때 전하를 공급 전원쪽으로 밀어내게 된다. Here, most of the supply current of the capacitor coupling level shifter is generated due to the capacitor coupling between the junction capacitor and the coupling capacitor CC generated inside the zener diode ZD, and thus an input signal IN is generated. When falling, the charge is taken from the power supply, and when the input signal IN rises, the charge is pushed toward the power supply.

한편, 도3은 상승(rising) 및 하강(falling) 전파지연시간과 그에 따른 전력소비를 시뮬레이션한 값을 그래프로 나타낸 것으로, 고전압(VDDH)은 10V, 입력신호(IN)는 3.3V, 부하(load)는 없는 것으로 가정하였다.Meanwhile, FIG. 3 is a graph showing a simulation of a rising and falling propagation delay time and power consumption accordingly. The high voltage VDDH is 10V, the input signal IN is 3.3V, and the load ( load) is assumed to be absent.

여기서, x축은 NMOS 트랜지스터의 폭(width)을 PMOS 트랜지스터의 폭(width)의 비로 표현한 것인데, 일반적으로 트랜지스터의 폭 비율(width ratio)이 증가함에 따라 상승 전파지연시간은 '노드 OUT'과 '노드 OUTB'의 빠른 안정화(settling) 동작으로 인해 감소하게 되나, 비율이 "4"를 넘게 되면 상승 전파지연시간은 고전압 트랜지스터(HN1,HN2)의 드레인에서 유발되는 기생 커패시턴스(parasitic capacitance) 성분의 증가로 인해 다시 증가하게 됨을 알 수 있다. Here, the x-axis represents the width of the NMOS transistor as the ratio of the width of the PMOS transistor. In general, as the width ratio of the transistor increases, the rising propagation delay time is 'node OUT' and 'node'. It decreases due to the fast settling operation of OUTB ', but if the ratio exceeds "4", the rising propagation delay time is due to the increase of parasitic capacitance component that is induced in the drain of high voltage transistors (HN1, HN2). It can be seen that the increase again.

이에 본 발명에서는, NMOS 트랜지스터와 PMOS 트랜지스터 사이에 폭 비율을 줄임으로써, 레벨 쉬프터에서 발생하는 전파지연시간을 줄이게 된다. In the present invention, the propagation delay time generated in the level shifter is reduced by reducing the width ratio between the NMOS transistor and the PMOS transistor.

그리고, 도4는 본 발명 커패시터 결합 레벨 쉬프터와 종래 래치형 레벨 쉬프터에서 전압 및 전류에 대한 각 출력신호의 파형을 보인 파형도로서, NMOS 트랜지스터와 PMOS 트랜지스터의 폭 비율은 래치형 레벨 쉬프터에서 "4"이고, 커패시터 결합 레벨 쉬프터에서 "2.5"인 것으로 가정하였고, 이때 도4의 a는 커패시터 결합 레벨 쉬프터의 상승 전파지연시간이 래치형 레벨 쉬프터보다 훨씬 작다는 것을, 도4의 b는 전력 공급 전류가 작아 전체적으로 전력이 적게 소모됨을 보여준다. FIG. 4 is a waveform diagram showing waveforms of output signals with respect to voltage and current in the capacitor coupling level shifter of the present invention and the conventional latch type level shifter, wherein the width ratio of the NMOS transistor and the PMOS transistor is "4" in the latch level shifter. And "2.5" in the capacitor-coupled level shifter, where a in FIG. 4a shows that the rise propagation delay time of the capacitor-coupled level shifter is much smaller than that of the latched level shifter, and b in FIG. Is small, which consumes less power overall.

그리고, 커패시터 결합 레벨 쉬프터에서 NMOS 트랜지스터의 폭이 PMOS 트랜지스터의 폭보다 더 작기 때문에, 하강 전파지연시간은 래치형 레벨 쉬프터보다 약간 더 길게 된다. And, since the width of the NMOS transistor in the capacitor coupled level shifter is smaller than the width of the PMOS transistor, the falling propagation delay time is slightly longer than that of the latched level shifter.

따라서, 본 발명 커패시터 결합 레벨 쉬프터는 통상의 인버터와 유사하게 동작하여, 도5의 테이블도에 도시한 바와 같이, 단락 회로 전류와 전파지연시간을 현격히 감소시켜, 커패시터 커플드 레벨 쉬프터의 전력소비를 래치형 레벨 쉬프터에 비해 12.3% 정도로, 전파지연시간을 34.6% 정도로 줄이게 된다. Therefore, the capacitor coupling level shifter of the present invention operates similarly to a conventional inverter, and significantly reduces the short circuit current and propagation delay time, as shown in the table of FIG. 5, thereby reducing the power consumption of the capacitor coupled level shifter. Compared to the latched level shifter, the propagation delay time is reduced by 12.3% and 34.6%.

이상에서 설명한 바와 같이, 본 발명은 평판 디스플레이(FPD, Flat Panel Display) 구동회로에 있어서, 저전압의 입력신호(IN)를 고전압(VDDH)으로 스위칭할 시 정전압에 의해 충방전되는 커패시터가 결합된 레벨 쉬프터를 이용하여 단락 회로 전류(short-circuit current)와 상승 전파지연시간(rising propagation delay)이 발생하는 것을 방지함으로써, 레벨 쉬프터의 데이터 처리 속도 향상은 물론 전력 소비를 절감하는 효과가 있다. As described above, the present invention provides a flat panel display (FPD) driving circuit, in which a capacitor charged and discharged by a constant voltage is coupled when switching a low voltage input signal IN to a high voltage VDDH. By using the shifter, short-circuit current and rising propagation delay are prevented from occurring, thereby improving the data processing speed of the level shifter and reducing power consumption.

Claims (4)

입력신호에 따라 정전압을 출력하여 고전압을 스위칭하는 고전압 출력 제어부와; 상기 고전압 출력 제어부의 스위칭에 의해 고전압을 출력신호로 출력하는 고전압 출력부를 포함하는 것을 특징으로 하는 평판 디스플레이 구동회로에서의 커패시터 결합 레벨 쉬프터 회로.A high voltage output control unit for outputting a constant voltage and switching a high voltage according to an input signal; And a high voltage output unit configured to output a high voltage as an output signal by switching of the high voltage output control unit. 제1항에 있어서, 상기 고전압 출력 제어부는, 고전압에 대해 역방향으로 연결되어 캐소드(cathode)에 고전압이 인가되는 제너 다이오드와; 일측이 상기 제너 다이오드의 애노드(anode)에 연결되고, 타측이 입력신호에 연결되는 결합 커패시터를 포함하는 것을 특징으로 하는 평판 디스플레이 구동회로에서의 커패시터 결합 레벨 쉬프터 회로.2. The apparatus of claim 1, wherein the high voltage output controller comprises: a zener diode connected in a reverse direction with respect to a high voltage to apply a high voltage to a cathode; And a coupling capacitor having one side connected to an anode of the Zener diode and the other side coupled to an input signal. 제1항에 있어서, 상기 고전압 출력부는, 입력신호에 대해 인버터 기능을 하여 고전압을 출력신호로 출력하는 것을 특징으로 하는 평판 디스플레이 구동회로에서의 커패시터 결합 레벨 쉬프터 회로.2. The capacitor coupling level shifter circuit of claim 1, wherein the high voltage output unit functions as an inverter with respect to an input signal and outputs a high voltage as an output signal. 제1항에 있어서, 상기 고전압 출력부는, 소스가 고전압에 연결되고, 게이트가 제너 다이오드의 애노드에 공통으로 연결되며, 드레인이 출력신호에 연결되는 PMOS 트랜지스터와; 드레인이 상기 PMOS 트랜지스터의 드레인과 공통으로 연결되고, 게이트가 입력신호에 연결되며, 소스가 접지되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 평판 디스플레이 구동회로에서의 커패시터 결합 레벨 쉬프터 회로.The PMOS transistor of claim 1, wherein the high voltage output unit comprises: a PMOS transistor having a source connected to the high voltage, a gate connected to the anode of the zener diode in common, and a drain connected to the output signal; And a NMOS transistor whose drain is commonly connected to the drain of the PMOS transistor, whose gate is connected to an input signal, and whose source is grounded.
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