KR20060027972A - Data read circuit of sram for lcd reducing chip size and control method for reading data from the sram - Google Patents

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Abstract

칩 사이즈를 감소시키는 LCD용 SRAM의 데이터 독출 회로 및 데이터 독출 제어 방법이 제안된다. 본 발명에 따른 LCD용 SRAM의 데이터 독출 회로는 워드 라인들, 비트 라인들, 비트 라인 선택 회로, 및 데이터 출력 회로를 구비하는 것을 특징으로 한다. 워드 라인들은 매트릭스 형태로 배치되는 복수의 메모리 셀들의 로우 방향으로 각각 배치되어 복수의 메모리 셀들에 의해 공유된다. 비트 라인들은 워드 라인들에 직교하고 복수의 메모리 셀들의 칼럼 방향으로 각각 배치되어 복수의 메모리 셀들에 의해 공유된다. 비트 라인 선택 회로는 칼럼 선택 신호들에 응답하여 비트 라인들 중 하나로부터 수신되는 독출 데이터를 데이터 출력 라인에 출력한다. 데이터 출력 회로는 Y-어드레스 신호에 응답하여 데이터 출력 라인의 프리차지 동작을 정지하고, 독출 데이터에 응답하여 출력 데이터를 출력한다. 본 발명에 따른 LCD용 SRAM의 데이터 독출 회로 및 데이터 독출 제어 방법은 칩 사이즈를 감소시키고, 출력 데이터의 타이밍 스큐를 줄일 수 있는 장점이 있다.A data readout circuit and a data readout control method of an SRAM for an LCD which reduces the chip size are proposed. The data reading circuit of the SRAM for LCD according to the present invention is characterized by including word lines, bit lines, bit line selection circuits, and data output circuits. The word lines are arranged in a row direction of the plurality of memory cells arranged in a matrix form and are shared by the plurality of memory cells. The bit lines are orthogonal to the word lines and disposed in the column direction of the plurality of memory cells, respectively, and are shared by the plurality of memory cells. The bit line select circuit outputs read data received from one of the bit lines to the data output line in response to the column select signals. The data output circuit stops the precharge operation of the data output line in response to the Y-address signal, and outputs the output data in response to the read data. The data read circuit and the data read control method of the SRAM for LCD according to the present invention have the advantage of reducing the chip size and the timing skew of the output data.

Description

칩 사이즈를 감소시키는 ＬＣＤ용 ＳＲＡＭ의 데이터 독출 회로 및 데이터 독출 제어 방법{Data read circuit of SRAM for LCD reducing chip size and control method for reading data from the SRAM}Data read circuit of SRAM for LCD reducing chip size and control method for reading data from the SRAM for reducing chip size

도 1은 종래의 SRAM의 데이터 독출 회로를 나타내는 도면이다.1 is a diagram showing a data reading circuit of a conventional SRAM.

도 2는 도 1에 도시된 데이터 독출 회로의 독출 동작과 관련된 신호들의 타이밍도이다.FIG. 2 is a timing diagram of signals related to a read operation of the data read circuit shown in FIG. 1.

도 3은 본 발명에 따른 SRAM의 데이터 독출 회로를 나타내는 도면이다.3 is a diagram illustrating a data read circuit of an SRAM according to the present invention.

도 4는 도 3에 도시된 데이터 독출 회로의 독출 동작과 관련된 신호들의 타이밍도이다.4 is a timing diagram of signals related to a read operation of the data read circuit illustrated in FIG. 3.

본 발명은 SRAM(Synchronous Random Access Memory)에 관한 것으로서, 특히, LCD(Liquid Crystal Display)용 SRAM에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to synchronous random access memory (SRAM), and more particularly to an SRAM for liquid crystal display (LCD).

일반적으로, LCD용 SRAM은 데이터 기입 패스, 데이터 스캔 패스, 및 데이터 독출 패스를 각각 구비하고, 각 패스들을 통하여 기입 동작, 스캔 동작, 및 독출 동작을 수행한다. 상기 SRAM은 상기 기입 동작을 통하여 상기 LCD에 디스플레이될 데이터를 저장하고, 상기 스캔 동작을 통하여 저장된 데이터를 주기적으로 출력 드라이버에 출력하고, 상기 독출 동작을 통하여 요청된 어드레스에 대응하는 데이터를 상기 출력 드라이버에 출력한다. 도 1은 종래의 SRAM의 데이터 독출 회로(10)를 나타낸다. 도 1을 참고하면, 상기 데이터 독출 회로(10)는 메모리 셀 어레이(11)에 연결되는 워드 라인들(WL1∼WLK) 및 비트 라인들(BL1∼BLK)과, 비트 라인 선택 회로(12), 및 데이터 출력 회로(13)를 포함한다. 상기 메모리 셀 어레이(11)는 복수의 메모리 셀들(20)을 포함하고, 상기 데이터 출력 회로(13)는 프리차지 회로(40), 출력 게이팅 회로(50), 데이터 래치 회로(60), 및 출력 드라이버(70)를 포함한다. 또, 상기 출력 게이팅 회로(50)는 제어 로직 회로(51)와 전송 게이트(52)를 포함한다.In general, an SRAM for an LCD includes a data write path, a data scan path, and a data read path, respectively, and perform a write operation, a scan operation, and a read operation through the respective paths. The SRAM stores data to be displayed on the LCD through the write operation, periodically outputs data stored through the scan operation to an output driver, and outputs data corresponding to the requested address through the read operation. Output to 1 shows a data reading circuit 10 of a conventional SRAM. Referring to FIG. 1, the data read circuit 10 may include word lines WL1 to WLK and bit lines BL1 to BLK, a bit line select circuit 12, connected to a memory cell array 11. And a data output circuit 13. The memory cell array 11 includes a plurality of memory cells 20, and the data output circuit 13 includes a precharge circuit 40, an output gating circuit 50, a data latch circuit 60, and an output. Driver 70. The output gating circuit 50 also includes a control logic circuit 51 and a transfer gate 52.

도 2의 타이밍도를 참고하여, 상기 데이터 독출 회로(10)의 데이터 독출 과정을 설명한다. 먼저, X-어드레스(미도시)에 따라 워드 라인들(WL1∼WLK) 중 하나가 인에이블된다. 예를 들어, 상기 워드 라인(WL1)이 인에이블될 때, 상기 워드 라인(WL1)에 연결된 메모리 셀들(20)이 데이터들을 비트 라인들(BL1∼BLK)에 각각 출력한다. 또, 칼럼 선택 신호들(CSL1∼CSLK) 중 하나가 인에이블될 때, 상기 비트 라인 선택 회로(12)의 스위칭 회로들(31) 중 하나가 턴 온되어, 상기 비트 라인들(BL1∼BLK) 중 하나를 데이터 출력 라인(DOL1)에 연결한다. 프리차지 제어 신호(PRG)가 인에이블될 때, 상기 프리차지 회로(40)가 상기 데이터 출력 라인(DOL1)의 프리차지 동작을 정지한다. 그 결과, 상기 데이터 출력 라인(DOL1)에 연결된 비트 라인들(BL1∼BLK) 중 하나로부터의 독출 데이터(RDAT)가 상기 데이터 출력 라인 (DOL1)에 전달된다. 센싱 신호(SEN)와 Y-어드레스(YADD)에 응답하여, 상기 제어 로직 회로(51)가 제어 신호(TRNB)를 인에이블시키고, 상기 제어 신호(TRNB)에 응답하여 상기 전송 게이트(52)가 상기 데이터 출력 라인(DOL1)으로부터 수신된 상기 독출 데이터(RDAT)를 데이터 출력 라인(DOL2)에 출력한다. 상기 래치 회로(60)는 상기 센싱 신호(SEN)와 센싱 신호의 반전 신호(SENB)에 응답하여 상기 데이터 출력 라인(DOL2)을 통하여 수신되는 상기 독출 데이터(RDAT)를 래치하고, 래치된 상기 독출 데이터(RDAT)를 상기 데이터 출력 라인(DOL2)에 계속 출력한다. 상기 출력 드라이버(70)는 상기 센싱 신호(SEN)와 센싱 신호의 반전 신호(SENB)에 응답하여 상기 데이터 출력 라인(DOL2)을 통하여 수신되는 상기 독출 데이터(RDAT)에 응답하여, 출력 데이터(DOUT)를 외부에 출력한다. 예를 들어, 상기 독출 데이터(RDAT)가 로직 하이(high) 상태일 때, 상기 출력 드라이버(70)는 상기 출력 데이터(DOUT)를 로직 로우(low) 상태로 출력한다. 여기에서, 상기 데이터 출력 회로(13)는 상기 프리차지 회로(40), 상기 출력 게이팅 회로(50), 상기 데이터 래치 회로(60), 및 상기 출력 드라이버(70)를 포함하므로, 데이터의 독출 속도가 빠르다. 그러나, LCD용 SRAM은 페이지 단위로 데이터의 기입/독출 동작이 수행되기 때문에, SRAM의 데이터의 기입/독출 속도가 LCD의 동작에 중요한 영향을 미치는 것은 아니다. 반면에, 상기 데이터 출력 회로(13)가 복잡하게 구성될 수록 SRAM 칩의 크기가 증가하므로, LCD의 크기도 증가하게 된다. 또한, 복잡하게 구성된 상기 데이터 출력 회로(13)는 그 부하의 증가로 인해, 상기 출력 데이터(DOUT)에 타이밍 스큐를 발생시키고, 상기 출력 데이터(DOUT)의 안정성을 저하시키게 된다. 이처럼 SRAM의 크기가 LCD의 두께에 직접적인 영향을 미치기 때문에, LCD의 두께를 감소시키기 위해서는 SRAM의 크기가 감소될 필요가 있다.Referring to the timing diagram of FIG. 2, the data reading process of the data reading circuit 10 will be described. First, one of the word lines WL1 to WLK is enabled according to an X-address (not shown). For example, when the word line WL1 is enabled, the memory cells 20 connected to the word line WL1 output data to the bit lines BL1 to BLK, respectively. In addition, when one of the column select signals CSL1 to CSLK is enabled, one of the switching circuits 31 of the bit line select circuit 12 is turned on, so that the bit lines BL1 to BLK are turned on. Connect one of them to the data output line DOL1. When the precharge control signal PRG is enabled, the precharge circuit 40 stops the precharge operation of the data output line DOL1. As a result, the read data RDAT from one of the bit lines BL1 to BLK connected to the data output line DOL1 is transferred to the data output line DOL1. In response to the sensing signal SEN and the Y-address YADD, the control logic circuit 51 enables the control signal TRNB and the transmission gate 52 in response to the control signal TRNB. The read data RDAT received from the data output line DOL1 is output to the data output line DOL2. The latch circuit 60 latches the read data RDAT received through the data output line DOL2 in response to the sensing signal SEN and the inversion signal SENB of the sensing signal, and latches the read data. Data RDAT is continuously output to the data output line DOL2. The output driver 70 outputs data DOUT in response to the read signal RDAT received through the data output line DOL2 in response to the sensing signal SEN and an inverted signal SENB of the sensing signal. ) To the outside. For example, when the read data RDAT is in a logic high state, the output driver 70 outputs the output data DOUT in a logic low state. Here, since the data output circuit 13 includes the precharge circuit 40, the output gating circuit 50, the data latch circuit 60, and the output driver 70, the data read speed Is fast. However, since the write / read operation of data is performed on a page-by-page basis for the LCD SRAM, the writing / reading speed of the data in the SRAM does not significantly affect the operation of the LCD. On the other hand, as the data output circuit 13 becomes more complicated, the size of the SRAM chip increases, so that the size of the LCD also increases. In addition, the data output circuit 13 having a complicated structure causes a timing skew to the output data DOUT due to an increase in the load, thereby degrading the stability of the output data DOUT. Since the size of the SRAM directly affects the thickness of the LCD, the size of the SRAM needs to be reduced to reduce the thickness of the LCD.

본 발명이 이루고자하는 기술적 과제는, 칩 사이즈를 감소시키는 LCD용 SRAM의 데이터 독출 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a data reading circuit of an SRAM for LCD which reduces chip size.

본 발명이 이루고자하는 다른 기술적 과제는, 칩 사이즈를 감소시키는 LCD용 SRAM의 데이터 독출 제어 방법을 제공하는데 있다.Another object of the present invention is to provide a data read control method of an SRAM for an LCD which reduces a chip size.

상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 LCD용 SRAM의 데이터 독출 회로는 워드 라인들, 비트 라인들, 비트 라인 선택 회로, 및 데이터 출력 회로를 구비하는 것을 특징으로 한다. 워드 라인들은 매트릭스 형태로 배치되는 복수의 메모리 셀들의 로우 방향으로 각각 배치되어 복수의 메모리 셀들에 의해 공유된다. 비트 라인들은 워드 라인들에 직교하고 복수의 메모리 셀들의 칼럼 방향으로 각각 배치되어 복수의 메모리 셀들에 의해 공유된다. 비트 라인 선택 회로는 칼럼 선택 신호들에 응답하여 비트 라인들 중 하나로부터 수신되는 독출 데이터를 데이터 출력 라인에 출력한다. 데이터 출력 회로는 Y-어드레스 신호에 응답하여 데이터 출력 라인의 프리차지 동작을 정지하고, 독출 데이터에 응답하여 출력 데이터를 출력한다.According to an aspect of the present invention, a data readout circuit of an LCD SRAM includes word lines, bit lines, a bit line selection circuit, and a data output circuit. The word lines are arranged in a row direction of the plurality of memory cells arranged in a matrix form and are shared by the plurality of memory cells. The bit lines are orthogonal to the word lines and disposed in the column direction of the plurality of memory cells, respectively, and are shared by the plurality of memory cells. The bit line select circuit outputs read data received from one of the bit lines to the data output line in response to the column select signals. The data output circuit stops the precharge operation of the data output line in response to the Y-address signal, and outputs the output data in response to the read data.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 LCD용 SRAM의 데이터 독출 회로는 워드 라인 그룹들, 비트 라인 그룹들, 데이터 출력 라인들, 비트 라인 선택 회로들, 및 데이터 출력 회로들을 구비하는 것을 특징으로 한다. 워드 라인 그룹들 각각은 복수의 메모리 셀들을 각각 포함하는 메모리 블록들 각각의 로우 방향으로 배치되는 워드 라인들을 포함한다. 비트 라인 그룹들 각각은 워드 라인 그룹들의 워드 라인들에 직교하고, 메모리 블록들 각각의 칼럼 방향으로 배치되는 비트 라인들을 포함한다. 데이터 출력 라인들은 메모리 블록들 각각에 하나씩 배치된다. 비트 라인 선택 회로들은 칼럼 선택 신호들에 응답하여 비트 라인 그룹들 각각의 비트 라인들 중 하나로부터 수신되는 독출 데이터를 데이터 출력 라인들 각각에 출력한다. 데이터 출력 회로들은 데이터 출력 라인들에 각각 연결되고, Y-어드레스 신호에 응답하여 데이터 출력 라인들의 프리차지 동작을 정지하고, 데이터 출력 라인들을 통하여 수신되는 독출 데이터들에 각각 응답하여 출력 데이터들을 각각 출력한다.According to another aspect of the present invention, a data readout circuit of an SRAM for an LCD includes word line groups, bit line groups, data output lines, bit line select circuits, and data output circuits. It is characterized by. Each of the word line groups includes word lines arranged in a row direction of each of the memory blocks each including a plurality of memory cells. Each of the bit line groups includes bit lines that are orthogonal to word lines of the word line groups and are disposed in a column direction of each of the memory blocks. One data output line is disposed in each of the memory blocks. The bit line select circuits output read data received from one of the bit lines of each of the bit line groups to each of the data output lines in response to the column select signals. The data output circuits are respectively connected to the data output lines, stop the precharge operation of the data output lines in response to the Y-address signal, and respectively output the output data in response to the read data received through the data output lines. do.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 LCD용 SRAM의 데이터 독출 제어 방법은, X-어드레스 신호에 응답하여 워드 라인들 중 하나를 인에이블시키는 단계; Y-어드레스 신호에 응답하여 데이터 출력 라인의 프리차지 동작을 정지하는 단계; 칼럼 선택 신호들에 응답하여 비트 라인들 중 하나로부터 수신되는 독출 데이터를 상기 데이터 출력 라인에 출력하는 단계; 및 상기 데이터 출력 라인을 통하여 수신되는 상기 독출 데이터에 응답하여 출력 데이터를 출력하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of controlling data read of an SRAM for an LCD, the method comprising: enabling one of word lines in response to an X-address signal; Stopping the precharge operation of the data output line in response to the Y-address signal; Outputting read data received from one of the bit lines to the data output line in response to column select signals; And outputting output data in response to the read data received through the data output line.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 도면에 기재된 내용을 참조하여야 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3은 본 발명에 따른 SRAM의 데이터 독출 회로(100)의 회로도이다. 상기 데이터 독출 회로(100)는 데이터 독출 동작시 비트바(bit bar) 라인을 배제하고 비트 라인만을 통하여 데이터를 독출하는 싱글 포트(single port) 데이터 출력 패스이다. 도 3을 참고하면, 상기 데이터 독출 회로(100)는 메모리 셀 어레이(101)에 연결되는 워드 라인들(WL1∼WLK) 및 비트 라인들(BL1∼BLK)과, 비트 라인 선택 회로(102), 및 데이터 출력 회로(103)를 포함한다. 상기 메모리 셀 어레이(101)는 복수의 메모리 셀들(110)을 포함하고, 상기 복수의 메모리 셀들(110) 각각은 인버터들(113, 114)로 구성되는 래치 회로(111)와 NMOS 트랜지스터(112)를 포함한다.3 is a circuit diagram of a data read circuit 100 of an SRAM according to the present invention. The data read circuit 100 is a single port data output path that reads data through only the bit lines without the bit bar line during the data read operation. Referring to FIG. 3, the data read circuit 100 may include word lines WL1 to WLK and bit lines BL1 to BLK, a bit line select circuit 102, and the like connected to the memory cell array 101. And a data output circuit 103. The memory cell array 101 includes a plurality of memory cells 110, and each of the plurality of memory cells 110 includes a latch circuit 111 and an NMOS transistor 112 including inverters 113 and 114. It includes.

상기 워드 라인들(WL1∼WLK)은 매트릭스 형태로 배치되는 상기 메모리 셀들(110)의 로우 방향에 각각 배치되어, 상기 메모리 셀들(110)에 의해 공유된다. 좀 더 상세하게는, 상기 비트 라인들(BL1∼BLK)과 동일한 수의 상기 메모리 셀들(110)의 NMOS 트랜지스터들(112)의 게이트들이 하나의 워드 라인에 연결되는 형태로, 상기 워드 라인들(WL1∼WLK)에 각각 연결된다. 상기 비트 라인들(BL1∼BLK)은 상기 메모리 셀들(110)의 칼럼 방향에 각각 배치되어, 상기 메모리 셀들(110)에 의해 공유된다. 좀 더 상세하게는, 상기 워드 라인들(WL1∼WLK)과 동일한 수의 상기 메모리 셀들(110)의 NMOS 트랜지스터들(112)의 소스들이 하나의 비트 라인에 연결되는 형태로, 상기 비트 라인들(BL1∼BLK)에 각각 연결된다. 상기 메모리 셀들(110) 각각은 자신과 연결된 워드 라인이 인에이블될 때, 독출 데이터(RDAT)를 자신과 연결된 비트 라인에 출력한다. 여기에서, X-어드레스 신호(미도시)에 응답하여 상기 워드 라인들(WL1∼WLK) 중 하나가 인에이블된다.The word lines WL1 to WLK are disposed in a row direction of the memory cells 110 arranged in a matrix, and are shared by the memory cells 110. More specifically, the word lines of the gate lines of the NMOS transistors 112 of the memory cells 110 are connected to one word line in the same number as the bit lines BL1 to BLK. WL1 to WLK). The bit lines BL1 to BLK are disposed in the column direction of the memory cells 110, and are shared by the memory cells 110. In more detail, the bit lines of the NMOS transistors 112 of the memory cells 110 are connected to one bit line in the same number as the word lines WL1 to WLK. BL1 to BLK). Each of the memory cells 110 outputs read data RDT to a bit line connected thereto when the word line connected thereto is enabled. Here, one of the word lines WL1 to WLK is enabled in response to an X-address signal (not shown).

상기 비트 라인 선택 회로(102)는 상기 비트 라인들(BL1∼BLK)과 데이터 출력 라인(DOL) 사이에 각각 연결되는 스위칭 회로들(120)을 포함한다. 상기 스위칭 회로들(120)은 각각 NMOS 트랜지스터로 구현될 수 있다. 상기 스위칭 회로들(120)은 칼럼 선택 신호들(CSL1∼CSLK)에 각각 응답하여 턴 온 또는 오프된다. 상기 칼럼 선택 신호들(CSL1∼CSLK) 중 하나가 인에이블되므로, 상기 스위칭 회로들(120) 중 하나가 턴 온된다. 결과적으로, 상기 비트 라인 선택 회로(102)는 상기 비트 라인들(BL1∼BLK) 중 하나를 상기 데이터 출력 라인(DOL)에 연결하여, 상기 비트 라인들(BL1∼BLK) 중 하나로부터의 독출 데이터(RDAT)를 상기 데이터 출력 라인(DOL)에 출력한다.The bit line selection circuit 102 includes switching circuits 120 connected between the bit lines BL1 to BLK and the data output line DOL, respectively. Each of the switching circuits 120 may be implemented as an NMOS transistor. The switching circuits 120 are turned on or off in response to the column selection signals CSL1 to CSLK, respectively. Since one of the column select signals CSL1 to CSLK is enabled, one of the switching circuits 120 is turned on. As a result, the bit line selection circuit 102 connects one of the bit lines BL1 to BLK to the data output line DOL to read data from one of the bit lines BL1 to BLK. RDAT is output to the data output line DOL.

상기 데이터 출력 회로(103)는 프리차지 회로(130)와 출력 드라이버(140)를 포함한다. 상기 프리차지 회로(130)는 상기 데이터 출력 라인(DOL)에 연결되고, Y-어드레스 신호(YADD)에 응답하여 상기 데이터 출력 라인(DOL)을 내부 전압(VDD) 레벨로 프리차지 하거나 또는 프리차지 동작을 정지한다. 상기 프리차지 회로(130)는 PMOS 트랜지스터로 구현될 수 있다. 상기 출력 드라이버(140)는 상기 데이터 출력 라인(DOL)에 연결되고, PMOS 트랜지스터(141)와 NMOS 트랜지스터(142)를 포함하는 COMS 인버터로 구현될 수 있다. 상기 출력 드라이버(140)는 상기 프리차지 회로 (130)가 프리차지 동작을 정지할 때, 상기 데이터 출력 라인(DOL)을 통하여 수신되는 독출 데이터(RDAT)에 응답하여 출력 데이터(DOUT)를 출력한다.The data output circuit 103 includes a precharge circuit 130 and an output driver 140. The precharge circuit 130 is connected to the data output line DOL and precharges or precharges the data output line DOL to an internal voltage VDD level in response to a Y-address signal YADD. Stop the operation. The precharge circuit 130 may be implemented as a PMOS transistor. The output driver 140 may be connected to the data output line DOL and implemented as a COMS inverter including a PMOS transistor 141 and an NMOS transistor 142. The output driver 140 outputs the output data DOUT in response to the read data RDAT received through the data output line DOL when the precharge circuit 130 stops the precharge operation. .

도 3에서는 하나의 데이터 독출 회로(100)만이 도시되었지만, 택일적으로, 복수의 메모리 셀 어레이 블록들에 각각 배치되는 복수의 데이터 독출 회로들로서 구현될 수도 있다. 좀 더 상세히 설명하면, 메모리 셀 어레이 블록들(101s)에 하나씩 배치되는 데이터 출력 라인들(DOLs)에 데이터 출력 회로들(103s)이 각각 연결된다. 상기 데이터 출력 회로들(103s) 각각의 프리차지 회로(130)는 Y-어드레스 신호(YADD)에 응답하여 상기 데이터 출력 라인들(DOLs)을 상기 내부 전압(VDD) 레벨로 각각 프리차지 하거나 또는 프리차지 동작을 정지한다. 상기 데이터 출력 회로들(103s) 각각의 출력 드라이버(140)는 상기 프리차지회로(130)가 프리차지 동작을 정지할 때, 상기 데이터 출력 라인(DOL)을 통하여 수신되는 독출 데이터(RDAT)에 응답하여, 출력 데이터(DOUT)를 출력한다.Although only one data read circuit 100 is illustrated in FIG. 3, it may alternatively be implemented as a plurality of data read circuits disposed in each of the plurality of memory cell array blocks. In more detail, the data output circuits 103s are connected to the data output lines DOLs disposed one by one in the memory cell array blocks 101s, respectively. The precharge circuit 130 of each of the data output circuits 103s precharges or precharges the data output lines DOLs to the internal voltage VDD level in response to a Y-address signal YADD. Stop the charge operation. The output driver 140 of each of the data output circuits 103s responds to the read data RDAT received through the data output line DOL when the precharge circuit 130 stops the precharge operation. To output the output data DOUT.

다음으로, 도 3 및 도 4를 참고하여, 상기 데이터 독출 회로(100)의 독출 동작을 설명한다. 도 4는 도 3에 도시된 데이터 독출 회로(100)의 독출 동작과 관련된 신호들의 타이밍도이다. 먼저, X-어드레스(미도시)에 따라 상기 워드 라인들(WL1∼WLK) 중 하나가 인에이블된다. 예를 들어, 상기 워드 라인(WL1)이 인에이블될 때, 상기 워드 라인(WL1)에 연결된 메모리 셀들(110)이 독출 데이터들(RDATs)을 상기 비트 라인들(BL1∼BLK)에 각각 출력한다. 이 후, Y-어드레스(YADD)가 인에이블될 때, 상기 프리차지 회로(130)가 상기 데이터 출력 라인(DOL)의 프리차지 동작을 정지한다. 또, 상기 칼럼 선택 신호들(CSL1∼CSLK) 중 하나가 인에이블될 때, 상기 비트 라인 선택 회로(102)의 스위칭 회로들(120) 중 하나가 턴 온되어, 상기 비트 라인들(BL1∼BLK) 중 하나를 상기 데이터 출력 라인(DOL)에 연결한다. 그 결과, 상기 데이터 출력 라인(DOL)에 연결된 비트 라인들(BL1∼BLK) 중 하나로부터의 독출 데이터(RDAT)가 상기 데이터 출력 라인(DOL)에 전달된다. 상기 출력 드라이버(140)는 상기 데이터 출력 라인(DOL)을 통하여 수신되는 상기 독출 데이터(RDAT)에 응답하여 출력 데이터(DOUT)를 외부에 출력한다. 예를 들어, 상기 독출 데이터(RDAT)가 로직 하이(high) 상태일 때, 상기 출력 드라이버(140)는 상기 출력 데이터(DOUT)를 로직 로우(low) 상태로 출력한다. 상술한 것과 같이, 상기 데이터 독출 회로(100)의 상기 데이터 출력 회로(103)가 상기 프리차지 회로(130)와 상기 출력 드라이버(140)만을 포함하는 간단한 구조로 구성되므로, 칩 사이즈를 줄일 수 있다. 또한, 상기 데이터 독출 회로(100)의 간단한 구조에 의해 상기 출력 데이터(DOUT)의 타이밍 스큐가 감소될 수 있으므로, 상기 출력 데이터(DOUT)의 안정성이 보장될 수 있다.Next, a read operation of the data read circuit 100 will be described with reference to FIGS. 3 and 4. 4 is a timing diagram of signals related to a read operation of the data read circuit 100 illustrated in FIG. 3. First, one of the word lines WL1 to WLK is enabled according to an X-address (not shown). For example, when the word line WL1 is enabled, the memory cells 110 connected to the word line WL1 output read data RDTATs to the bit lines BL1 to BLK, respectively. . Thereafter, when the Y-address YADD is enabled, the precharge circuit 130 stops the precharge operation of the data output line DOL. In addition, when one of the column selection signals CSL1 to CSLK is enabled, one of the switching circuits 120 of the bit line selection circuit 102 is turned on, so that the bit lines BL1 to BLK are turned on. ) Is connected to the data output line DOL. As a result, the read data RDAT from one of the bit lines BL1 to BLK connected to the data output line DOL is transferred to the data output line DOL. The output driver 140 outputs the output data DOUT to the outside in response to the read data RDAT received through the data output line DOL. For example, when the read data RDAT is in a logic high state, the output driver 140 outputs the output data DOUT in a logic low state. As described above, since the data output circuit 103 of the data read circuit 100 has a simple structure including only the precharge circuit 130 and the output driver 140, the chip size can be reduced. . In addition, since the timing skew of the output data DOUT may be reduced by a simple structure of the data reading circuit 100, the stability of the output data DOUT may be guaranteed.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상기한 것과 같이, 본 발명에 따른 LCD용 SRAM의 데이터 독출 회로 및 데이터 독출 제어 방법은 칩 사이즈를 감소시키고, 출력 데이터의 타이밍 스큐를 줄일 수 있는 효과가 있다.As described above, the data readout circuit and the data readout control method of the SRAM for LCD according to the present invention can reduce the chip size and reduce the timing skew of the output data.

Claims (7)

LCD용 SRAM의 데이터 독출 회로에 있어서,In the data readout circuit of the SRAM for LCD, 매트릭스 형태로 배치되는 복수의 메모리 셀들의 로우 방향으로 각각 배치되어 상기 복수의 메모리 셀들에 의해 공유되는 워드 라인들;Word lines shared in the row direction of a plurality of memory cells arranged in a matrix form and shared by the plurality of memory cells; 상기 워드 라인들에 직교하고 상기 복수의 메모리 셀들의 칼럼 방향으로 각각 배치되어 상기 복수의 메모리 셀들에 의해 공유되는 비트 라인들;Bit lines orthogonal to the word lines and disposed in a column direction of the plurality of memory cells and shared by the plurality of memory cells; 칼럼 선택 신호들에 응답하여 상기 비트 라인들 중 하나로부터 수신되는 독출 데이터를 데이터 출력 라인에 출력하는 비트 라인 선택 회로; 및A bit line select circuit for outputting read data received from one of the bit lines to a data output line in response to column select signals; And Y-어드레스 신호에 응답하여 상기 데이터 출력 라인의 프리차지 동작을 정지하고, 상기 독출 데이터에 응답하여 출력 데이터를 출력하는 데이터 출력 회로를 구비하는 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.And a data output circuit for stopping the precharge operation of the data output line in response to a Y-address signal and outputting output data in response to the read data. 제1항에 있어서, 상기 데이터 출력 회로는,The method of claim 1, wherein the data output circuit, 상기 Y-어드레스 신호가 디세이블될 때 상기 데이터 출력 라인을 내부 전압 레벨로 프리차지하고, 상기 Y-어드레스 신호가 인에이블될 때 상기 프리차지 동작을 정지하는 프리차지 회로; 및A precharge circuit that precharges the data output line to an internal voltage level when the Y-address signal is disabled and stops the precharge operation when the Y-address signal is enabled; And 상기 프리차지 회로가 상기 프리차지 동작을 정지할 때, 상기 데이터 출력 라인을 통하여 수신되는 상기 독출 데이터에 응답하여 상기 출력 데이터를 출력하 는 출력 드라이버를 구비하는 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.And an output driver for outputting the output data in response to the read data received through the data output line when the precharge circuit stops the precharge operation. Circuit. 제1항에 있어서,The method of claim 1, X-어드레스 신호에 응답하여 상기 워드 라인들 중 하나가 인에이블되고,One of the word lines is enabled in response to an X-address signal, 상기 복수의 메모리 셀들 각각은 자신과 연결된 워드 라인이 인에이블될 때 상기 독출 데이터를 자신과 연결된 비트 라인에 출력하고,Each of the plurality of memory cells outputs the read data to a bit line connected thereto when the word line connected thereto is enabled, 상기 데이터 독출 회로는 데이터 독출 동작시 비트바(bit bar) 라인을 배제하고 상기 비트 라인만을 통하여 데이터를 독출하는 싱글 포트(single port) 데이터 출력 패스인 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.The data readout circuit is a single port data output pass for reading data through only the bitline without removing a bit bar line during a data readout operation. . LCD용 SRAM의 데이터 독출 회로에 있어서,In the data readout circuit of the SRAM for LCD, 복수의 메모리 셀들을 각각 포함하는 메모리 블록들 각각의 로우 방향으로 배치되는 워드 라인들을 각각 포함하는 워드 라인 그룹들;Word line groups each including word lines arranged in a row direction of each of the memory blocks each including a plurality of memory cells; 상기 워드 라인 그룹들의 워드 라인들에 직교하고, 상기 메모리 블록들 각각의 칼럼 방향으로 배치되는 비트 라인들을 각각 포함하는 비트 라인 그룹들;Bit line groups orthogonal to word lines of the word line groups, each of the bit line groups including bit lines arranged in a column direction of each of the memory blocks; 상기 메모리 블록들 각각에 하나씩 배치되는 데이터 출력 라인들;Data output lines disposed in each of the memory blocks; 칼럼 선택 신호들에 응답하여 상기 비트 라인 그룹들 각각의 비트 라인들 중 하나로부터 수신되는 독출 데이터를 상기 데이터 출력 라인들 각각에 출력하는 비트 라인 선택 회로들; 및Bit line select circuits for outputting read data received from one of the bit lines of each of the bit line groups to each of the data output lines in response to column select signals; And 상기 데이터 출력 라인들에 각각 연결되고, Y-어드레스 신호에 응답하여 상 기 데이터 출력 라인들의 프리차지 동작을 정지하고, 상기 데이터 출력 라인들을 통하여 수신되는 독출 데이터들에 각각 응답하여 출력 데이터들을 각각 출력하는 데이터 출력 회로들을 구비하는 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.Respectively connected to the data output lines, stop precharging of the data output lines in response to a Y-address signal, and output the output data in response to read data received through the data output lines, respectively. And data output circuits. 제4항에 있어서, 상기 데이터 출력 회로들 각각은,The method of claim 4, wherein each of the data output circuits, 상기 Y-어드레스 신호가 디세이블될 때 상기 데이터 출력 라인을 내부 전압 레벨로 프리차지하고, 상기 Y-어드레스 신호가 인에이블될 때 상기 프리차지 동작을 정지하는 프리차지 회로; 및A precharge circuit that precharges the data output line to an internal voltage level when the Y-address signal is disabled and stops the precharge operation when the Y-address signal is enabled; And 상기 프리차지 회로가 상기 프리차지 동작을 정지할 때, 상기 데이터 출력 라인을 통하여 수신되는 상기 독출 데이터에 응답하여 상기 출력 데이터를 출력하는 출력 드라이버를 구비하는 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.And an output driver for outputting the output data in response to the read data received through the data output line when the precharge circuit stops the precharge operation. . 제4항에 있어서,The method of claim 4, wherein X-어드레스 신호에 응답하여 상기 워드 라인 그룹들 각각의 상기 워드 라인들 중 하나가 인에이블되고,One of the word lines of each of the word line groups is enabled in response to an X-address signal, 상기 복수의 메모리 셀들 각각은 자신과 연결된 워드 라인이 인에이블될 때 상기 독출 데이터를 자신과 연결된 비트 라인에 출력하고,Each of the plurality of memory cells outputs the read data to a bit line connected thereto when the word line connected thereto is enabled, 상기 데이터 독출 회로는 데이터 독출 동작시 비트바 라인을 배제하고 상기 비트 라인만을 통하여 데이터를 독출하는 싱글 포트(single port) 데이터 출력 패 스인 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.And the data readout circuit is a single port data output pass that excludes a bit bar line and reads data through only the bit line during a data read operation. LCD용 SRAM의 데이터 독출 제어 방법에 있어서, In the data read control method of the SRAM for LCD, X-어드레스 신호에 응답하여 워드 라인들 중 하나를 인에이블시키는 단계;Enabling one of the word lines in response to the X-address signal; Y-어드레스 신호에 응답하여 데이터 출력 라인의 프리차지 동작을 정지하는 단계;Stopping the precharge operation of the data output line in response to the Y-address signal; 칼럼 선택 신호들에 응답하여 비트 라인들 중 하나로부터 수신되는 독출 데이터를 상기 데이터 출력 라인에 출력하는 단계; 및Outputting read data received from one of the bit lines to the data output line in response to column select signals; And 상기 데이터 출력 라인을 통하여 수신되는 상기 독출 데이터에 응답하여 출력 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 제어 방법.And outputting output data in response to the read data received through the data output line.
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