KR20060027163A - Device for digital frequency synthesizing using a phase accumulator - Google Patents
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Abstract
하나의 기준 주파수를 이용하여 디지털 주파수 합성 명령어에 따라 원하는 디지털 구형파 주파수를 생성하며, 출력측에 파형 변환기를 접속시켜 함수발생기로도 이용이 가능하도록 하기 위한 위상 누적기를 이용한 디지털 주파수 합성기가 개시된다. 본 발명은, 디지털 신호로 구성된 주파수 합성명령값을 입력받아, 상기 입력된 주파수 합성명령값과 이전의 출력값을 궤환(feedback)받아 이를 더하는 방식으로 누적된 값을 출력시키도록 입력 클럭 신호에 의해서 제어되는 N비트 D-플립플롭과 N비트 전가산기로 구성된 제 1 위상 누적기; 및 제 1 위상 누적기에서 출력된 캐리값을 입력받아, 입력된 캐리값과 이전의 출력값을 궤환(feedback)받아 이를 더하는 방식으로 누적된 값을 출력시켜, 위상 노이즈가 제거된 최종 구형파 출력 신호를 생성시키도록, 입력 클럭 신호에 의해서 제어되는 N비트 D-플립플롭과 N비트 전가산기로 구성된 제 2 위상 누적기(40)를 포함한다.Disclosed is a digital frequency synthesizer using a phase accumulator for generating a desired digital square wave frequency according to a digital frequency synthesizing command using one reference frequency and connecting the waveform converter to an output side so that it can also be used as a function generator. The present invention is controlled by an input clock signal to receive a frequency synthesizing command value composed of a digital signal, and output a cumulative value by receiving a feedback of the input frequency synthesizing command value and a previous output value and adding it. A first phase accumulator including N-bit D-flip-flops and N-bit full adders; And a carry value output from the first phase accumulator, a feedback value received from the input carry value and a previous output value, and a cumulative value is output by adding the carry value and a previous output value to obtain a final square wave output signal from which phase noise has been removed. To generate, a second phase accumulator 40 comprised of an N-bit D-flip-flop and an N-bit full adder controlled by an input clock signal.
Description
도 1은 본 발명에 따른 디지털 주파수 합성기의 개념도이다. 1 is a conceptual diagram of a digital frequency synthesizer according to the present invention.
도 2는 도 1 시스템의 구성을 보여주기 위한 장치의 블록 구성도이다. FIG. 2 is a block diagram of an apparatus for showing the configuration of the system of FIG. 1.
도 3은 도 1에서 사용된 위상 누적기의 내부 회로도이다. 3 is an internal circuit diagram of the phase accumulator used in FIG. 1.
도 4는 도 1의 시스템의 최종 출력을 보여주기 위한 파형도이다. 4 is a waveform diagram illustrating the final output of the system of FIG. 1.
도 5는 도 1에서 생성된 구형파 신호를 이용하여 삼각파, 정현파 신호를 생성하는 주파수 합성기를 보여주기 위한 블록도이다.FIG. 5 is a block diagram illustrating a frequency synthesizer for generating triangular and sine wave signals using the square wave signal generated in FIG. 1.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 주파수 합성 명령 20 : 제 1 위상 누적기10: frequency synthesis instruction 20: first phase accumulator
30 : 캐리 출력 40 : 제 2 위상 누적기 30: carry output 40: second phase accumulator
50 : 구형파 출력 신호 22, 42 : D-플립플롭50: square
24, 44 : N비트 전가산기 100 : 디지털 주파수 합성기24, 44: N-bit full adder 100: Digital frequency synthesizer
110 : 구형파-삼각파 변환기 120 : 삼각파-정현파 변환기110: square wave to triangle wave converter 120: triangle wave to sine wave converter
본 발명은 위상 누적기를 이용한 디지털 주파수 합성기에 관한 것으로, 특히 하나의 기준 주파수를 이용하여 디지털 주파수 합성 명령어에 따라 원하는 디지털 구형파 주파수를 생성하며, 출력측에 파형 변환기를 접속시켜 함수발생기로도 이용이 가능하도록 하기 위한 위상 누적기를 이용한 디지털 주파수 합성기에 관한 것이다.The present invention relates to a digital frequency synthesizer using a phase accumulator, and in particular, generates a desired digital square wave frequency according to a digital frequency synthesis command using one reference frequency, and can be used as a function generator by connecting a waveform converter to an output side. The present invention relates to a digital frequency synthesizer using a phase accumulator.
일반적으로, 주파수 합성기는 크게 폐쇄형(closed loop) 구조와 개방형(open loop) 구조로 분류된다. 폐쇄형 구조의 주파수 합성기로는 대표적으로 위상 고정루프(PLL : phase locked-loop)가 가장 널리 사용되고 있으며, 분주 방식에 따라서는 정수형 분주(integer-N) 방식과 분수형 분주(fractional-N) 방식 두 가지로 분류된다.In general, frequency synthesizers are classified into a closed loop structure and an open loop structure. As a closed frequency synthesizer, phase locked loop (PLL) is the most widely used. Depending on the division method, an integer-N and a fractional-N method are used. There are two categories.
정수형 분주 방식은 출력 주파수가 입력되는 기준주파수의 정수배로 생성되기 때문에 보다 세밀한 출력 주파수를 위해서는 기준주파수를 낮춰야 하고 보다 빠른 스위칭을 위해서는 기준 주파수를 높여야하는 상반관계가 존재한다. 그러므로 출력 주파수의 고밀도의 분해능 특성을 갖기 어렵고 광대역 특성은 전압제어발진기(VCO : voltage-controlled oscillator)라는 발진기에 제한되는 단점이 있다. 또한, 분수형 분주 구조도 원하는 주파수이외에 분수형 잡음 주파수가 존재하는 문제가 있다.Since the integer frequency division method generates the output frequency as an integer multiple of the input reference frequency, there is a tradeoff that the reference frequency needs to be lowered for more detailed output frequency and the reference frequency needs to be increased for faster switching. Therefore, it is difficult to have high-density resolution characteristics of the output frequency, and the broadband characteristics are limited to an oscillator called a voltage-controlled oscillator (VCO). In addition, the fractional frequency divider structure also has a problem in that a fractional noise frequency exists in addition to a desired frequency.
개방형 구조의 주파수 합성기로는 직접 디지털 주파수 합성기(DDFS : direct digital frequency synthesizer)가 있다. 개방형 구조의 주파수 합성기는 폐쇄형 구조와는 달리 전압 제어 발진기를 사용하지 않고, 위상 누적기의 비트수에 따라서 매우 큰 값으로 기준 입력 주파수를 분주하므로 출력 주파수의 간격이 매우 세밀하다. 그리고, 폐쇄형 구조와 달리 피드백 루프가 없으므로 스위칭 속도가 빠르다.An open frequency synthesizer is a direct digital frequency synthesizer (DDFS). Unlike the closed structure, the frequency synthesizer of the open structure does not use a voltage controlled oscillator and divides the reference input frequency by a very large value according to the number of bits of the phase accumulator so that the interval of the output frequency is very fine. And, unlike the closed structure, since there is no feedback loop, the switching speed is fast.
이와 같은 개방형 구조의 주파수 합성기에 대해서 여러 가지 개방형 구조의 주파수 합성기가 연구 개발되었는데, 기본 적인 구조는 위상 누적기의 출력을 정현파로 변환해주는 위상-진폭 변환기, 디지털-아날로그 변환기(DAC : digital to analog converter), 저역통과 필터(LPF : low pass filter)를 사용하여 주파수 합성기를 구현하는 방법이다.Various open frequency synthesizers have been researched and developed for such open frequency synthesizers. The basic structure is a phase-amplifier converter and a digital-to-analog converter (DAC) that converts the output of the phase accumulator into a sine wave. frequency synthesizer using a low pass filter (LPF).
그러나 개방형 구조의 주파수 합성기는 폐쇄형 구조와는 달리 높은 출력 주파수를 생성하기 어렵고, 스퍼리어스 잡음이 크다. 또한, ROM(read only memory)구조를 갖는 위상-진폭 변환기의 높은 소비전력, DAC의 속도한계와 비선형성, LPF의 주파수 선택적 특성과 같은 어려움으로 인해서 가변 주파수를 생성하는데 제약이 있는 문제점이 있다.However, unlike the closed structure, the open frequency synthesizer is difficult to generate high output frequency and has a high spurious noise. In addition, there are limitations in generating variable frequencies due to difficulties such as high power consumption of a phase-to-amplitude converter having a read only memory (ROM) structure, speed limit and nonlinearity of the DAC, and frequency selective characteristics of the LPF.
본 발명은 상기의 문제점을 해소하기 위하여 발명된 것으로, 하나의 기준주파수를 이용하여 디지털 주파수 합성명령에 따라 간단하고 신속 정확하게 원하는 가변 주파수의 구형파 신호를 발생시키는 디지털 주파수 합성기를 제공하고, 디지털 주파수 합성기에서 출력된 구형파를 이용하여 구형파-삼각파 변환기를 이용하여 삼각파를 생성하고, 삼각파-정현파 변환기를 이용하여 정현파 신호를 생성함으로 함수 발생기로도 전용이 가능한 위상누적기를 이용한 디지털 주파수 합성기를 제공하는 것이다.The present invention has been invented to solve the above problems, and provides a digital frequency synthesizer for generating a square wave signal of a desired variable frequency simply and quickly and accurately according to a digital frequency synthesis command using one reference frequency. It is to provide a digital frequency synthesizer using a phase accumulator that can be converted into a function generator by generating a triangular wave using a square wave-triangle wave converter using a square wave output from the and a sinusoidal signal using a triangular wave-sine wave converter.
이와 같은 목적을 달성하기 위한 본 발명은,The present invention for achieving such an object,
디지털 신호로 구성된 주파수 합성명령값을 입력받아, 입력된 주파수 합성명령값과 이전의 출력값을 궤환(feedback)받아 이를 더하는 방식으로 누적된 값을 출력시키도록 입력 클럭 신호에 의해서 제어되는 N비트 D-플립플롭과 N비트 전가산기로 구성된 제 1 위상 누적기;An N-bit D-controlled by the input clock signal to receive the frequency synthesis command value composed of digital signals, and output the accumulated value by feedback from the input frequency synthesis command value and the previous output value. A first phase accumulator comprising a flip-flop and an N-bit full adder;
제 1 위상 누적기에서 출력된 캐리값을 입력받아, 입력된 캐리값과 이전의 출력값을 궤환(feedback)받아 이를 더하여 제 1 위상 누적기에서 출력된 캐리값중 위상에러가 존재하게 되는 주기적으로 반복되는 최대 2N 개의 펄스를 하나의 펄스로 변환시켜 위상 노이즈가 제거된 최종 구형파 출력 신호를 생성시키도록, 입력 클럭 신호에 의해서 제어되는 N비트 D-플립플롭과 N비트 전가산기로 구성된 제 2 위상 누적기를 포함한다.Receives the carry value output from the first phase accumulator, feedbacks the input carry value and the previous output value, adds it, and periodically repeats a phase error among the carry values output from the first phase accumulator. A second phase consisting of an N-bit D-flip-flop and an N-bit full adder controlled by the input clock signal to convert up to 2 N pulses into one pulse to produce the final square wave output signal with phase noise removed. It includes an accumulator.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부된 도 1은 본 발명에 따른 디지털 구형파 주파수 합성기를 구현하기 위한 개념도이고, 도 2는 도 1 시스템의 구성을 보여주기 위한 장치의 블록 구성도이며, 도 3은 도 1에서 사용된 위상 누적기의 내부 회로도이다. 또한, 도 4는 도 1의 시스템의 최종 출력을 보여주기 위한 파형도이고, 도 5는 도 1에서 생성된 구형파 신호를 이용하여 삼각파, 정현파 신호를 생성하는 주파수 합성기를 보여주기 위한 블록도이다.1 is a conceptual diagram for implementing a digital square wave frequency synthesizer according to the present invention, FIG. 2 is a block diagram of an apparatus for showing the configuration of the system of FIG. 1, and FIG. 3 is a phase accumulator used in FIG. Is an internal circuit diagram. 4 is a waveform diagram illustrating a final output of the system of FIG. 1, and FIG. 5 is a block diagram illustrating a frequency synthesizer generating a triangular wave or a sinusoidal wave signal using the square wave signal generated in FIG. 1.
본 발명에 따른 디지털 구형파 주파수 합성기(100)는 도 1에서 도시된 바와 같이 디지털 신호로 구성된 주파수 합성명령(10)이 제 1 위상 누적기(20)로 입력되어 가변적인 구형파 출력 신호(50)의 주파수를 결정하게 된다. 제 1 위상 누적기(20)에서 출력된 캐리(30)는 제 2 위상 누적기(40)에 입력되어 위상 노이즈가 제거된 최종 구형파 출력 신호(50)를 생성한다.In the digital square
여기서, 도 1의 디지털 주파수 합성기(100)에 사용되는 위상 누적기(20)(40)는 도 2에서 보는 바와 같이 입력 클럭 신호에 의해서 제어되는 N비트 D-플립플롭(22)과 N비트 전가산기(24)로 구성된다. 제1 위상누적기(20)를 구성하는 N비트 전가산기(24)는 내부의 Cin을 통하여 1비트의 캐리값을 입력받고, X를 통하여 D-플립플롭(22)의 출력값을 입력받으며, Y를 통하여 주파수 합성명령(10)값을 입력받는다.Here, the
D-플립플롭(22)의 출력값 및 주파수 합성명령(10)값은 전가산기(24)의 두 입력값으로 각각 N비트이며, 전가산기(24)의 출력값인 'Sum'은 X+Y의 값으로 역시 N비트이며, 'Cout'은 캐리 출력(30)이며 1비트이다.The output value of the D-
이와 같이 구성된 제 1 위상누적기(20)의 동작을 살펴 보면, 제 1 위상 누적기(20)를 구성하는 전가산기(24)의 Y입력으로 주파수 합성명령(10)이 입력되면, 전가산기(24)는 D-플립플롭(22)에서 오버플로우가 발생할 때까지 계속해서 누적된 값(Sum)을 궤환(feedback)받아 이를 더하는 방식으로 누적된 값을 출력한다.Referring to the operation of the
예를 들어, 3비트 입력을 갖는 제 1 위상 누적기(20)의 초기 출력값이 '0002 ', 주파수 합성명령(10)이 '0102'라고 하면, 전가산기(24)는 이 두 개의 값을 더하여 2번째 출력값으로는 '0102'을 출력하고, 3번째 출력값으로는 '1002'을 출력하며, 연속적으로 '1102 ', '0002'의 순서로 반복된 값을 출력한다.For example, if the initial output value of the
따라서, 주파수 합성 명령(10)값이 크면 클수록 제 1 위상 누적기(20)의 출력값이 반복되는 주기는 짧아지게 되어 높은 주파수가 발생된다. 즉, 제 1 위상 누적기(20)를 사용했을 때 출력된 캐리(30)의 주파수는 다음 <식 1>과 같다.Therefore, the larger the value of the frequency synthesizing command 10 is, the shorter the period in which the output value of the
<식1> <
<식 1>에서 은 제 1 위상 누적기(20)에 입력 클럭 신호의 주파수이고, W는 주파수 합성명령(10)값이다. 그러므로, 출력신호의 주파수는 주파수 합성명령(10)값에 비례하는 데, 예를 들어, 입력 클럭 신호의 주파수가 10MHz, 주파수 합성명령(10)값 6비트이고 '0001002 '이라면, 출력 주파수는 625kHz가 된다.In <
그러나, 3비트 위상 누적기(20)에서 주파수 합성 명령(10)값이 '0112'이라면, 출력은 '0112', '1102', '0012', '1002', '1112', '0102', '1012', '0002'으로 반복하게 된다. 이런 경우에는 오버플로우가 발생한 다음의 값이 '0002'이 아닌 다른 값인 상태가 발생한다. 이것은 위상에러 때문에 발생한 것으로, 출력 주파수에서는 지터로 나타난다.However, if the value of the frequency synthesis command 10 in the 3-
이러한 위상에러를 피하기 위해서 본 발명에서는 제 1 위상 누적기(20) 및 제 2 위상 누적기(40)를 직렬로 연결하여 두 개의 위상누적기로 주파수 합성기를 구성한다. 다시 도2 를 참조하면, 본 발명에 따른 주파수 합성기에서는 제 1 위상 누적기(20)의 캐리 출력(30)을 제 2 위상누적기(40)를 구성하는 N비트 전가산기(44)의 캐리입력(Cin)으로 인가하도록 구성하여 제 2 위상 누적기(40)의 출력단의 최상위비트(MSB : most significant bit)를 최종 출력으로 사용한다.In order to avoid such a phase error, in the present invention, the
제 1 위상 누적기(20)의 캐리 출력(30)에서 발생하는 위상 에러는 최대 2N 개의 펄스내에 존재하고 이 2N 개의 펄스가 주기적으로 반복된다. 이러한 주기성을 이용해 제 2 위상 누적기(40)는 최종출력 즉, 구형파 출력신호(50)에서 1/2N 의 주기적인 펄스로 변환하여 이러한 위상에러가 제거되어 출력된다. 예를 들어 3비트 제 2 위상 누적기(40)의 출력은 제 1 위상 누적기(20)로부터의 캐리가 누적되어 '0002', '0012', '0102', '0112', '1002', '1012', '1102', '1112', '0002'으로 반복하게 된다. 최상위 비트만을 출력으로 할 경우 8개의 펄스를 하나의 펄스로 변환시켜주게 된다. 이 때 제 1 위상 누적기(20)에서 발생한 위상에러는 8개의 펄스 내에서 존재하고 이 8개의 펄스가 주기적으로 반복되므로 하나의 펄스로 변환시켜 줄 경우 결국 주기성을 갖게 되어 위상에러가 제거되는 효과를 얻게 된다.The phase error occurring at the carry output 30 of the
본 발명에 따른 주파수 합성기의 제 2 위상누적기(40)에서 출력되는 최종 출력 즉, 구형파 출력신호(40)의 주파수는 다음 <식2>와 같다.The frequency of the final output, that is, the square
<식2> <
도 3은 본 발명의 디지털 주파수 합성기에 사용되는 위상 누적기의 내부회로를 나타낸 것으로, 3비트 위상 누적기는 3개의 1비트 전가산기(24)와 19개의 D-플립플롭(9)으로 이루어져 있고 N이 3인 3비트 위상 누적기이다. 이와 같이 구성된 위상 누적기에서 N이 커지면 전가산기(24)의 전달지연(propagation delay)에 의한 오류가 발생하게 되므로 이러한 지연을 피하기 위해 클럭 입력에 동기를 맞추는 파이프라인 방식의 전가산기 구조를 이용하였다. Y2, Y1, Y0는 위상 누적기(20)에 입력되는 3비트 디지털 워드(10)이고 Y2가 최상위 비트(MSB : most significant bit)를 나타낸다. S2, S1, S0는 위상 누적기(20)의 출력으로 S2가 최상위 비트이다.Fig. 3 shows the internal circuit of the phase accumulator used in the digital frequency synthesizer of the present invention. The 3-bit phase accumulator is composed of three 1-bit
도 4는 도 2에 도시된 본 발명에 따른 디지털 주파수 합성기에서 입력 클럭신호 fCLK이 10MHz이고, 주파수 합성 명령(10)이 6비트 '0001002'인 경우의 구형파 출력 신호(50)의 파형도이다. <식 2>에 의해서 출력 주파수의 주기 TOUT 은 다음 <식 3>과 같다.4 is a waveform diagram of a square wave output signal 50 when the input clock signal f CLK is 10 MHz and the frequency synthesis command 10 is 6 bits '000100 2 ' in the digital frequency synthesizer shown in FIG. 2. to be. According to <
본 발명에 따른 디지털 주파수 합성기(100)는 고속의 주파수 합성기 뿐만 아니라 도 5에서 보는 바와 같이, 디지털 주파수 합성기(100)의 출력측에 구형파-삼각파 변환기(110)를 접속하고, 구형파-삼각파 변환기(110)의 출력측에 삼각파-정현파 변환기(120)를 접속시키면, 구형파-삼각파 변환기(110)에 의해서 삼각파 신호로 변환되고, 삼각파-정현파 변환기(120)에 의해서는 가변 주파수 정현파 신호로 변환된다. 따라서, 본 발명에 따른 디지털 주파수 합성기(100)는 고속의 주파수 합성이 필요한 통신, 전자, 의료, 회로, 계측기, 등에 광범위하게 이용될 수 있을 뿐만 아니라, 구형파, 삼각파, 정현파의 다양한 파형을 출력할 수 있는 함수 발생기(function generator)로도 사용이 가능하다.As shown in FIG. 5, the
상술한 바와 같이, 본 발명에 따른 디지털 주파수 합성기는 하나의 기준주파수를 이용하여 디지털 주파수 합성명령에 따라 간단하고 신속 정확하게 원하는 가변 주파수의 구형파 신호를 발생시키는 디지털 주파수 합성기를 제공함으로서, 고속의 주파수 합성이 필요한 통신, 전자, 의료, 회로, 계측기, 등에 광범위하게 이용될 수 있을 뿐만 아니라, 구형파, 삼각파, 정현파의 다양한 파형을 출력할 수 있는 함수 발생기(function generator)로도 사용이 가능하다.As described above, the digital frequency synthesizer according to the present invention provides a digital frequency synthesizer that generates a square wave signal of a desired variable frequency simply and quickly and accurately according to a digital frequency synthesis command using one reference frequency, thereby achieving high frequency synthesis. Not only can be widely used for communication, electronics, medical, circuit, measuring instrument, etc., but also as a function generator that can output various waveforms of square wave, triangle wave, and sinusoidal wave.
이상에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하였으나, 본 발명은 이에 한정되는 것이 아니며 본 발명의 기술적 사상의 범위내에서 당업자에 의해 그 개량이나 변형이 가능하다.Although the preferred embodiments of the present invention have been described in detail with reference to the accompanying drawings, the present invention is not limited thereto and may be improved or modified by those skilled in the art within the scope of the technical idea of the present invention.
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KR1020040076016A KR20060027163A (en) | 2004-09-22 | 2004-09-22 | Device for digital frequency synthesizing using a phase accumulator |
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---|---|
KR (1) | KR20060027163A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101867366A (en) * | 2010-07-02 | 2010-10-20 | 北京联合大学生物化学工程学院 | Triangular wave generator with variable frequency and amplitude |
KR101389147B1 (en) * | 2013-01-22 | 2014-04-24 | 한국항공우주연구원 | Apparatus and method for transforming broadband signal using phase accumulators |
KR20150088661A (en) * | 2014-01-24 | 2015-08-03 | 서울대학교산학협력단 | Synthesizing Method of Signal having Variable Frequency and Synthesizer of Signal having Variable Frequency |
WO2022025338A1 (en) * | 2020-07-28 | 2022-02-03 | Dongwoo Electric Corp. | Insulation monitoring device using triangular wave and method for controlling thereof |
KR20230089170A (en) * | 2021-12-13 | 2023-06-20 | 한국항공우주연구원 | Method for controlling direct digital frequency synthesizer and direct digital frequency synthesizer |
-
2004
- 2004-09-22 KR KR1020040076016A patent/KR20060027163A/en not_active Application Discontinuation
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101867366A (en) * | 2010-07-02 | 2010-10-20 | 北京联合大学生物化学工程学院 | Triangular wave generator with variable frequency and amplitude |
KR101389147B1 (en) * | 2013-01-22 | 2014-04-24 | 한국항공우주연구원 | Apparatus and method for transforming broadband signal using phase accumulators |
KR20150088661A (en) * | 2014-01-24 | 2015-08-03 | 서울대학교산학협력단 | Synthesizing Method of Signal having Variable Frequency and Synthesizer of Signal having Variable Frequency |
US9385732B2 (en) | 2014-01-24 | 2016-07-05 | Snu R&Db Foundation | Synthesizing method of signal having variable frequency and synthesizer of signal having variable frequency |
WO2022025338A1 (en) * | 2020-07-28 | 2022-02-03 | Dongwoo Electric Corp. | Insulation monitoring device using triangular wave and method for controlling thereof |
KR20230089170A (en) * | 2021-12-13 | 2023-06-20 | 한국항공우주연구원 | Method for controlling direct digital frequency synthesizer and direct digital frequency synthesizer |
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