KR20060020871A - Refresh control circuit - Google Patents

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이종원
추신호
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주식회사 하이닉스반도체
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Abstract

본 발명은 리프레쉬 제어 장치에 관한 것으로써, 특히, 셀프 리프레쉬 동작시 뱅크를 선택적으로 엑티브시켜 순간적으로 사용되는 전류를 감소시킴으로써 디램의 리프레쉬 특성을 개선할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 셀프 리프레쉬 동작 모드시 한번에 엑티브되는 뱅크들의 수를 제한하여 순간적으로 사용되는 전류의 양의 줄임으로써 내부 파워의 안정화를 통해 리프레쉬 동작의 효율을 증가시킬 수 있도록 한다. 또한, 본 발명은 첫번째 뱅크들의 엑티브 동작시 셀프 리프레쉬 동작이 종료될 경우, 클럭 인에이블 신호에 따라 생성된 리프레쉬 구동 신호에 따라 리프레쉬가 수행되지 않은 나머지 뱅크들을 모두 리프레쉬하도록 한다. The present invention relates to a refresh control device, and more particularly, to disclose a technique for improving a refresh characteristic of a DRAM by selectively activating a bank during a self refresh operation to reduce a current used instantaneously. To this end, the present invention can increase the efficiency of the refresh operation by stabilizing the internal power by limiting the number of banks that are active at one time in the self-refresh operation mode to reduce the amount of current used instantaneously. In addition, when the self refresh operation is terminated during the active operation of the first banks, the present invention refreshes all remaining banks in which the refresh is not performed according to the refresh driving signal generated according to the clock enable signal.

Description

리프레쉬 제어 장치{Refresh control circuit}Refresh control circuit

도 1은 종래의 리프레쉬 제어 장치를 포함하는 전체 블럭도. 1 is an overall block diagram including a conventional refresh control device.

도 2는 도 1의 로오 제어부에 관한 구성도. 2 is a configuration diagram illustrating a row control unit of FIG. 1.

도 3은 본 발명에 따른 리프레쉬 제어 장치의 구성도. 3 is a block diagram of a refresh control device according to the present invention.

도 4는 본 발명의 제어신호 발생부에 관한 회로도. 4 is a circuit diagram of a control signal generator of the present invention.

도 5는 도 4의 각 제어신호에 대한 파형도. FIG. 5 is a waveform diagram for each control signal of FIG. 4. FIG.

본 발명은 리프레쉬 제어 장치에 관한 것으로써, 특히, 셀프 리프레쉬 동작시 뱅크를 선택적으로 엑티브시켜 순간적으로 사용되는 전류를 감소시킴으로써 디램 내부의 전원의 안정화를 통해 리프레쉬 특성을 개선할 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a refresh control device, and in particular, a technique for selectively refreshing a bank during a self-refresh operation to reduce a current used to improve refresh characteristics by stabilizing a power supply in a DRAM.

일반적으로 반도체 메모리 장치는 다수의 메모리 셀에 데이타를 저장하거나 셀에 저장된 데이타를 리드하기 위한 장치이다. 이를 위해, 반도체 메모리 장치는 다수의 비트라인, 다수의 워드라인, 비트라인과 워드라인을 선택하는 회로 및 다수의 감지 증폭기 등의 주변 회로를 포함한다. Generally, a semiconductor memory device is a device for storing data in or reading data from a plurality of memory cells. To this end, the semiconductor memory device includes a plurality of bit lines, a plurality of word lines, circuits for selecting bit lines and word lines, and peripheral circuits such as a plurality of sense amplifiers.                         

이러한 반도체 메모리 장치 중에서 디램은 하나의 트랜지스터와 하나의 캐패시터로 구성되기 때문에 메모리 장치의 집적도를 높일 수 있도록 한다. 그러나, 디램은 캐패시터에 저장된 전하가 트랜지스터를 통해 누설되기 때문에 저장된 전하를 재충전하는 리프레쉬 동작을 주기적으로 수행해야만 한다. 이러한 리프레쉬 동작은 오토 리프레쉬와 셀프 리프레쉬 모드로 구분된다. Among the semiconductor memory devices, since the DRAM is composed of one transistor and one capacitor, it is possible to increase the integration degree of the memory device. However, since the charge stored in the capacitor leaks through the transistor, the DRAM must periodically perform a refresh operation to recharge the stored charge. These refresh operations are divided into auto refresh and self refresh modes.

도 1은 일반적인 반도체 메모리 장치에서 로오 엑티브 경로를 제어하기 위한 블럭도이다. 1 is a block diagram for controlling a row active path in a conventional semiconductor memory device.

먼저, 버퍼 및 상태 디코더(10)는 외부로부터 인가되는 어드레스 ADD, 명령신호 CMD, 데이타 DATA, 셀프 리프레쉬 신호 SREF 및 셀프 리프레쉬 요구 신호 SREF_REQ0를 버퍼링하고 디코딩한다. 그리고 메모리의 정상동작과 셀프 리프레쉬 동작 모드에서 정확한 동작을 수행하기 위해 뱅크 선택신호 BS, 로오 엑티브 신호 ACT 및 프리차지 신호 PCG를 출력한다. First, the buffer and state decoder 10 buffers and decodes the address ADD, the command signal CMD, the data DATA, the self refresh signal SREF, and the self refresh request signal SREF_REQ0 applied from the outside. The bank select signal BS, the row active signal ACT, and the precharge signal PCG are outputted to perform the correct operation in the normal operation of the memory and the self refresh operation mode.

로오 제어부(20)는 버퍼 및 상태 디코더(10)로부터 인가되는 프리차지 신호 PCG, 로오 엑티브 신호 ACT 및 뱅크 선택신호 BS에 따라 뱅크 제어부(30~31)를 제어하기 위한 뱅크 제어신호 BCON를 출력한다. The row control unit 20 outputs a bank control signal BCON for controlling the bank control units 30 to 31 according to the precharge signal PCG, the row active signal ACT, and the bank selection signal BS applied from the buffer and the state decoder 10. .

도 2는 도 1의 로오 제어부(20)에 대한 상세 구성도이다. FIG. 2 is a detailed configuration diagram of the row control unit 20 of FIG. 1.

로오 제어부(20)는 복수개의 뱅크 선택부(21~24)를 구비한다. 복수개의 뱅크 선택부(21~24) 각각은 버퍼 및 상태 디코더(10)로부터 인가되는 프리차지 신호 PCG, 로오 엑티브 신호 ACT 및 뱅크 선택신호 BS의 조합에 따라 N개의 뱅크 중 어느 하나를 선택하여 동작하도록 뱅크 제어신호 BCON를 출력한다. The row control unit 20 includes a plurality of bank selection units 21 to 24. Each of the bank selectors 21 to 24 selects one of N banks according to a combination of the precharge signal PCG, the lo-active signal ACT, and the bank select signal BS applied from the buffer and the state decoder 10. Output the bank control signal BCON.                         

이러한 구성을 갖는 종래의 메모리 장치는 리프레쉬 동작 모드시 모든 뱅크가 동시에 엑티브 및 프리차지 된다. 즉, 셀프 리프레쉬 신호 SREF가 활성화되면 로오 제어부(20)는 프리차지 신호 PCG, 로오 엑티브 신호 ACT 및 뱅크 선택신호 BS의 조합에 의해 모든 뱅크가 동시에 동작하도록 뱅크 제어신호 BCON를 출력한다. In a conventional memory device having such a configuration, all banks are simultaneously active and precharged in the refresh operation mode. That is, when the self refresh signal SREF is activated, the row control unit 20 outputs the bank control signal BCON to operate all banks simultaneously by the combination of the precharge signal PCG, the row active signal ACT and the bank selection signal BS.

그런데, 디램이 점차적으로 대용량화 되면서 모든 뱅크를 동시에 동작시킬 경우 칩에서 순간적으로 사용하는 전류의 양이 증가하게 된다. 이에 따라, 칩 내부의 전위가 불안정해지고 전원전압이 강하되어 셀 데이타를 완전하게 리프레쉬 하지 못하게 되는 문제점이 있다. However, as the DRAM gradually increases in capacity, when all the banks are operated at the same time, the amount of instantaneously used by the chip increases. Accordingly, there is a problem that the potential inside the chip becomes unstable and the power supply voltage drops so that the cell data cannot be completely refreshed.

특히, 칩에서 사용되는 전류의 크기를 줄일 경우 안정적인 리프레쉬 동작이 이루어져 셀 유지(Retention) 시간을 충분히 확보할 수 있게 된다. In particular, when the size of the current used in the chip is reduced, a stable refresh operation is performed, thereby sufficiently securing the cell retention time.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 셀프 리프레쉬 동작시 일정시간차를 가지고 한번에 엑티브되는 뱅크의 수를 조절하여 리프레쉬 동작 전류를 감소시킬 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, and in particular, an object of the present invention is to reduce the refresh operation current by adjusting the number of banks active at a time with a certain time difference during the self refresh operation.

상기한 목적을 달성하기 위한 본 발명의 리프레쉬 제어 장치는, 셀프 리프레쉬 동작 모드시 뱅크 선택신호에 따라 복수개의 뱅크를 일정 시간차를 두고 선택적으로 엑티브시키기 위한 뱅크 제어신호를 출력하는 로오 제어부; 및 셀프 리프레쉬 동작 모드의 종료시 복수개의 뱅크 중 리프레쉬 동작이 수행되지 않은 나머지 뱅크들을 엑티브시키기 위한 뱅크 구동신호를 로오 제어부에 출력하는 리프레쉬 제어부 를 구비함을 특징으로 한다. The refresh control apparatus of the present invention for achieving the above object comprises a row control unit for outputting a bank control signal for selectively activating a plurality of banks with a predetermined time difference in accordance with the bank selection signal in the self-refresh operation mode; And a refresh control unit for outputting a bank driving signal for activating the remaining banks in which the refresh operation is not performed among the plurality of banks when the self refresh operation mode ends.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 3은 본 발명에 따른 리프레쉬 제어 장치에 관한 구성도이다. 3 is a block diagram of a refresh control device according to the present invention.

본 발명은 로오 제어부(100)와 리프레쉬 제어부(200)를 구비한다. The present invention includes a row control unit 100 and a refresh control unit 200.

여기서, 로오 제어부(100)는 복수개의 뱅크 선택부(101~104)를 구비하여 한번에 엑티브 및 프리차지되는 뱅크를 수를 제어한다. 본 발명의 실시예에서는 셀프 리프레쉬 동작시 모든 뱅크가 두번에 나뉘어서 동작하는 것으로 가정한다. Here, the row control unit 100 includes a plurality of bank selection units 101 to 104 to control the number of banks that are active and precharged at one time. In the embodiment of the present invention, it is assumed that all banks are divided and operated in the self refresh operation.

즉, 첫번째 엑티브 되는 복수개의 뱅크 선택부(101,102) 각각은 프리차지 신호 PCG0, 로오 엑티브 신호 ACT0, 뱅크 선택신호 BS의 조합에 따라 뱅크 제어신호 BCON를 출력한다. 그리고, 두번째 엑티브 되는 복수개의 뱅크 선택부(103,104) 각각은 프리차지 신호 PCG1, 로오 엑티브 신호 ACT1, 뱅크 선택신호 BS 및 뱅크 구동신호 BD의 조합에 따라 뱅크 제어신호 BCON를 출력한다. That is, each of the first active bank selection units 101 and 102 outputs the bank control signal BCON according to a combination of the precharge signal PCG0, the low active signal ACT0, and the bank selection signal BS. Each of the plurality of bank selection units 103 and 104 to be activated second outputs the bank control signal BCON according to a combination of the precharge signal PCG1, the row active signal ACT1, the bank selection signal BS, and the bank driving signal BD.

여기서, 로오 엑티브 신호 ACT0와 로오 엑티브 신호 ACT1는 일정 시간차를 가지고 활성화된다. 그리고, 프리차지 신호 PCG0와 프리차지 신호 PCG1는 일정 시간차를 가지고 활성화된다. 또한, 프리차지 신호 PCG0의 활성화시 첫번째 뱅크 그룹을 엑티브 시키기 위한 로오 엑티브 신호 ACT0는 비활성화된다. 그리고, 프리차지 신호 PCG1의 활성화시 두번째 뱅크 그룹을 엑티브 시키기 위한 로오 엑티브 신호 ACT1는 비활성화된다. Here, the loo active signal ACT0 and the loo active signal ACT1 are activated with a certain time difference. The precharge signal PCG0 and the precharge signal PCG1 are activated with a predetermined time difference. In addition, the row active signal ACT0 for activating the first bank group is activated when the precharge signal PCG0 is activated. Then, when the precharge signal PCG1 is activated, the row active signal ACT1 for activating the second bank group is deactivated.

그리고, 리프레쉬 제어부(200)는 로오 엑티브 신호 ACT0, 셀프 리프레쉬 신 호 SREF, 셀프 리프레쉬 요구 신호 SREF_REQ1 및 리프레쉬 구동 신호 CKE_E를 논리조합하여, 상술된 뱅크들의 선택적인 동작 중에 셀프 리프레쉬 모드가 종료될 경우 리프레쉬가 수행되지 않은 나머지 뱅크들을 모두 리프레쉬 할 수 있도록 제어한다. The refresh control unit 200 logically combines the row active signal ACT0, the self refresh signal SREF, the self refresh request signal SREF_REQ1, and the refresh drive signal CKE_E to refresh when the self refresh mode is terminated during the selective operation of the above-described banks. Control to refresh all remaining banks that have not been performed.

그 상세 구성을 살펴보면, 리프레쉬 제어부(200)는 인버터 IV1, 오아게이트 OR1, 낸드게이트 ND1~ND3을 구비한다. Looking at the detailed configuration, the refresh control unit 200 includes an inverter IV1, an OR gate OR1, and NAND gates ND1 to ND3.

여기서, 인버터 IV1는 셀프 리프레쉬 신호 SREF를 반전한다. 낸드게이트 ND1는 로오 엑티브 신호 ACT0와 인버터 IV1의 출력을 낸드연산한다. 그리고, 오아게이트 OR1는 셀프 리프레쉬 요구 신호 SREF_REQ1와 리프레쉬 구동 신호 CKE_E를 오아연산한다. Here, the inverter IV1 inverts the self refresh signal SREF. NAND gate ND1 performs a NAND operation on the low active signal ACT0 and the output of inverter IV1. The OR gate OR1 performs a miscalculation of the self refresh request signal SREF_REQ1 and the refresh drive signal CKE_E.

또한, 낸드게이트 ND2는 셀프 리프레쉬 신호 SREF와 오아게이트 OR1의 출력을 낸드연산한다. 낸드게이트 ND3는 낸드게이트 ND1,ND2의 출력을 낸드연산하여 뱅크 구동신호 BD를 로오 제어부(100)에 출력한다. The NAND gate ND2 performs a NAND operation on the self refresh signal SREF and the output of the OR gate OR1. The NAND gate ND3 performs a NAND operation on the outputs of the NAND gates ND1 and ND2 to output the bank driving signal BD to the row control unit 100.

도 4는 도 3의 리프레쉬 제어부(200)에 입력되는 각각의 제어신호를 생성하기 위한 제어신호 발생부(300)에 관한 상세 회로도이다. 4 is a detailed circuit diagram of the control signal generator 300 for generating respective control signals input to the refresh controller 200 of FIG. 3.

제어신호 발생부(300)는 셀프 리프레쉬 요구신호 발생부(301,302) 및 리프레쉬 구동 신호 발생부(303)를 구비한다. The control signal generator 300 includes self refresh request signal generators 301 and 302 and a refresh drive signal generator 303.

여기서, 셀프 리프레쉬 요구신호 발생부(301)는 복수개의 인버터 IV2~IV7와 낸드게이트 ND4를 구비한다. 복수개의 인버터 IV2~IV6는 인버터 체인으로 연결되어 일정한 주기를 갖는 주기신호 CON를 일정시간 동안 반전 지연한다. 낸드게이트 ND4는 주기신호 CON와 인버터 IV6의 출력을 낸드연산한다. 인버터 IV7는 낸드 게이트 ND4의 출력을 반전하여 셀프 리프레쉬 요구신호 SREF_REQ0를 출력한다. Here, the self refresh request signal generator 301 includes a plurality of inverters IV2 to IV7 and a NAND gate ND4. The plurality of inverters IV2 to IV6 are connected to the inverter chain and delay the inversion of the periodic signal CON having a certain period for a predetermined time. The NAND gate ND4 performs a NAND operation on the periodic signal CON and the output of the inverter IV6. The inverter IV7 inverts the output of the NAND gate ND4 and outputs a self refresh request signal SREF_REQ0.

여기서, 주기신호 CON는 셀프 리프레쉬 모드시 디램 내부에서 주기적으로 리프레쉬 동작을 수행하기 위해 생성되는 펄스 신호이다. Here, the periodic signal CON is a pulse signal generated to periodically perform a refresh operation in the DRAM in the self refresh mode.

그리고, 셀프 리프레쉬 요구신호 발생부(302)는 복수개의 인버터 IV8~IV14와 낸드게이트 ND5를 구비한다. 인버터 IV8는 주기신호 CON을 반전한다. 복수개의 인버터 IV9~IV13는 인버터 체인으로 연결되어 인버터 IV8의 출력을 반전 지연한다. 낸드게이트 ND5는 인버터 IV8의 출력과 인버터 IV13의 출력을 낸드연산한다. 인버터 IV14는 낸드게이트 ND5의 출력을 반전하여 셀프 리프레쉬 요구신호 SREF_REQ1를 출력한다. The self refresh request signal generator 302 includes a plurality of inverters IV8 to IV14 and a NAND gate ND5. Inverter IV8 inverts the periodic signal CON. The plurality of inverters IV9 to IV13 are connected to the inverter chain to delay the output of the inverter IV8. NAND gate ND5 performs a NAND operation on the output of inverter IV8 and the output of inverter IV13. The inverter IV14 inverts the output of the NAND gate ND5 and outputs a self refresh request signal SREF_REQ1.

여기서, 셀프 리프레쉬 요구신호 SREF_REQ0,1는 셀프 리프레쉬 모드시 디램 내부에서 주기적으로 리프레쉬 동작을 수행하기 위해 생성되는 신호이다. 즉, 셀프 리프레쉬 모드에서 주기가 t0이면 셀프 리프레쉬 요구신호 SREF_REQ0,1는 t0의 주기를 갖는다. 그리고, 본 발명의 실시예에서는 리프레쉬를 두번에 나누어서 수행하기 때문에 셀프 리프레쉬 요구신호 SREF_REQ0와 셀프 리프레쉬 요구신호 SREF_REQ1는 t0/2 주기의 시간차를 두고 동작한다. Here, the self refresh request signal SREF_REQ0,1 is a signal generated to periodically perform a refresh operation in the DRAM in the self refresh mode. That is, in the self refresh mode, when the period is t0, the self refresh request signal SREF_REQ0,1 has a period of t0. In the embodiment of the present invention, since the refresh is performed in two portions, the self refresh request signal SREF_REQ0 and the self refresh request signal SREF_REQ1 operate with a time difference of t0 / 2 periods.

또한, 리프레쉬 구동 신호 발생부(303)는 복수개의 인버터 IV15~IV20와 낸드게이트 ND6를 구비한다. 복수개의 인버터 IV15~IV19는 인버터 체인으로 연결되어 클럭 인에이블 신호 CKE를 일정시간 동안 반전 지연한다. 낸드게이트 ND6는 클럭 인에이블 신호 CKE와 인버터 IV19의 출력을 낸드연산한다. 인버터 IV20는 낸드게이트 ND6의 출력을 반전하여 리프레쉬 구동 신호 CKE_E를 출력한다. In addition, the refresh drive signal generator 303 includes a plurality of inverters IV15 to IV20 and a NAND gate ND6. The plurality of inverters IV15 to IV19 are connected to the inverter chain to delay the clock enable signal CKE by inverting for a predetermined time. NAND gate ND6 performs a NAND operation on the clock enable signal CKE and the output of inverter IV19. The inverter IV20 inverts the output of the NAND gate ND6 and outputs the refresh drive signal CKE_E.                     

이러한 구성을 갖는 본 발명의 동작과정을 도 5의 파형도를 참조하여 설명하면 다음과 같다. Referring to the waveform diagram of Figure 5 the operation of the present invention having such a configuration as follows.

먼저, 클럭 인에이블 신호 CKE가 로우 레벨로 활성화되고 셀 오토 리프레쉬 명령이 입력되면 디램 내부에서 셀프 리프레쉬 신호 SREF가 하이 레벨로 활성화되어 셀프 리프레쉬 동작 모드가 수행된다. 여기서, 클럭 인에이블 신호 CKE의 레이턴시(Latency)는 1클럭이므로 디램은 셀프 리프레쉬 종료시 1클럭 이후에 다른 신호를 받아들일 수 있게 된다. First, when the clock enable signal CKE is activated at a low level and a cell auto refresh command is input, the self refresh signal SREF is activated at a high level in the DRAM to perform a self refresh operation mode. Here, since the latency of the clock enable signal CKE is one clock, the DRAM may receive another signal after one clock at the end of the self refresh.

그리고, 일정주기를 갖는 주기신호 CON는 셀프 리프레쉬 신호 SREF가 하이로 인에이블된 구간동안 일정 펄스 신호를 생성한다. The periodic signal CON having a constant cycle generates a constant pulse signal during a period in which the self refresh signal SREF is enabled high.

또한, 셀프 리프레쉬 요구신호 SREF_REQ0는 첫번째 동작하는 뱅크 그룹을 엑티브시키기 위하여 주기신호 CON의 상승엣지에 동기하여 활성화된다. 그리고, 셀프 리프레쉬 요구신호 SREF_REQ1는 나머지 두번째 동작하는 뱅크 그룹을 엑티브시키기 위하여 주기신호 CON의 하강엣지에 동기하여 활성화된다. 따라서, 첫번째 리프레쉬가 수행된 시점에서 반주기 이후에 두번째 리프레쉬 동작이 수행되도록 한다. In addition, the self refresh request signal SREF_REQ0 is activated in synchronization with the rising edge of the periodic signal CON in order to activate the first operating bank group. The self refresh request signal SREF_REQ1 is activated in synchronization with the falling edge of the periodic signal CON to activate the remaining second bank group. Therefore, the second refresh operation is performed after a half cycle at the time when the first refresh is performed.

이를 위해, 셀프 리프레쉬 요구신호 발생부(301)는 주기신호 CON를 일정시간 동안 지연한다. 그리고, 낸드게이트 ND4는 주기신호 CON와 인버터 IV6의 출력을 낸드연산하여 셀프 리프레쉬 요구신호 SREF_REQ0를 출력한다. To this end, the self-refresh request signal generator 301 delays the periodic signal CON for a predetermined time. The NAND gate ND4 performs a NAND operation on the output of the periodic signal CON and the inverter IV6 to output the self refresh request signal SREF_REQ0.

또한, 셀프 리프레쉬 요구신호 발생부(302)는 반전된 주기신호 CON를 일정시간 동안 지연한다. 그리고, 낸드게이트 ND5는 인버터 IV8의 출력과 인버터 IV13의 출력을 낸드연산하여 셀프 리프레쉬 요구신호 SREF_REQ1를 출력한다.In addition, the self refresh request signal generation unit 302 delays the inverted periodic signal CON for a predetermined time. The NAND gate ND5 performs a NAND operation on the output of the inverter IV8 and the output of the inverter IV13, and outputs a self refresh request signal SREF_REQ1.

또한, 리프레쉬 구동 신호 발생부(303)는 클럭 인에이블 신호 CKE를 일정시간 동안 지연한다. 그리고, 낸드게이트 ND6는 클럭 인에이블 신호 CKE와 인버터 IV19의 출력을 낸드연산하여 리프레쉬 구동 신호 CKE_E를 출력한다. In addition, the refresh driving signal generator 303 delays the clock enable signal CKE for a predetermined time. The NAND gate ND6 NAND-operates the output of the clock enable signal CKE and the inverter IV19 to output the refresh driving signal CKE_E.

한편, 로오 엑티브 신호 ACT0와 셀프 리프레쉬 신호 SREF가 활성화된 상태에서 셀프 리프레쉬 요구신호 SREF_REQ1와 리프레쉬 구동 신호 CKE_E가 비활성화 상태일 경우 낸드게이트 ND3의 출력이 로우가 되어 뱅크 구동신호 BD가 비활성화된다. On the other hand, when the self-refresh request signal SREF_REQ1 and the refresh drive signal CKE_E are inactive while the loo active signal ACT0 and the self refresh signal SREF are activated, the output of the NAND gate ND3 becomes low and the bank driving signal BD is inactivated.

이에 따라, 셀프 리프레쉬 동작 모드시 로오 엑티브 신호 ACT0, 프리차지 신호 PCG0 및 뱅크 선택신호 BS에 따라 첫번째 그룹의 뱅크 선택부(101,102)가 엑티브된다. 그리고, 셀프 리프레쉬 동작 모드시 로오 엑티브 신호 ACT1, 프리차지 신호 PCG1 및 뱅크 선택신호 BS에 따라 두번째 그룹의 뱅크 선택부(103,104)가 엑티브된다. Accordingly, in the self-refresh operation mode, the bank selection units 101 and 102 of the first group are activated in accordance with the row active signal ACT0, the precharge signal PCG0 and the bank selection signal BS. In the self-refresh operation mode, the second group of bank selectors 103 and 104 are activated according to the row active signal ACT1, the precharge signal PCG1 and the bank select signal BS.

즉, 모든 뱅크 중 반개의 뱅크들은 로오 엑티브 신호 ACT0에 따라 먼저 구동되고, 나머지 반개의 뱅크들은 로오 엑티브 신호 ACT1에 따라 일정시간 이후에 엑티브된다. That is, half of all banks are driven first according to the row active signal ACT0, and the other half banks are activated after a predetermined time according to the row active signal ACT1.

이러한 상태에서 셀프 리프레쉬 요구신호 SREF_REQ1 또는 리프레쉬 구동 신호 CKE_E가 하이가 되면 낸드게이트 ND3의 출력이 하이가 되어 뱅크 구동신호 BD가 활성화된다. In this state, when the self refresh request signal SREF_REQ1 or the refresh drive signal CKE_E becomes high, the output of the NAND gate ND3 becomes high, and the bank drive signal BD is activated.

즉, 클럭 인에이블 신호 CKE가 로우에서 하이가 되고 셀프 리프레쉬 신호 SREF가 하이인 상태에서 셀프 리프레쉬 동작 모드가 종료되면 나머지 뱅크들을 리프레쉬 시키기 위한 셀프 리프레쉬 구동신호 CKE_E가 활성화된다. 이에 따라, 오아게이트 OR1는 하이신호를 출력하고, 낸드게이트 ND1는 하이 신호를 출력하며, 낸드게이트 ND2는 로우 신호를 각각 출력한다. 그리고, 낸드게이트 ND3는 하이신호를 출력하여 뱅크 구동신호 BD가 활성화된다. That is, when the self-refresh operation mode ends when the clock enable signal CKE goes high from the low state and the self refresh signal SREF is high, the self refresh driving signal CKE_E is activated to refresh the remaining banks. Accordingly, the OR gate OR1 outputs a high signal, the NAND gate ND1 outputs a high signal, and the NAND gate ND2 outputs a low signal, respectively. The NAND gate ND3 outputs a high signal to activate the bank driving signal BD.

따라서, 첫번째 뱅크들이 엑티브된 상태에서 셀프 리프레쉬 동작 모드가 종료될 경우 셀프 리프레쉬를 수행하지 못하는 나머지 뱅크들이 뱅크 구동신호 BD에 의해 엑티브되어 셀프 리프레쉬 동작을 수행할 수 있게 된다. Therefore, when the self refresh operation mode is terminated while the first banks are activated, the remaining banks which cannot perform self refresh are activated by the bank driving signal BD to perform the self refresh operation.

이러한 본 발명은 첫번째 뱅크들이 리프레쉬 되는 동안에 셀프 리프레쉬 동작 모드가 종료될 경우, 한번의 리프레쉬 동작이 원활히 수행될 수 있는 최소한의 리프레쉬 시간(tref) 내에서 나머지 뱅크들을 정상적으로 리프레쉬 할 수 있게 된다. When the self-refresh operation mode is terminated while the first banks are refreshed, the present invention can normally refresh the remaining banks within a minimum refresh time tref at which one refresh operation can be performed smoothly.

또한, 본 발명의 실시예에서는 셀프 리프레쉬 모드시 한번의 리프레쉬 동작을 2번으로 나누어 수행하는 것을 가정하여 설명하였지만, 본 발명은 이에 한정되지 않고 2회 이상의 횟수로 나누어 리프레쉬 동작을 수행할 수도 있다. In addition, although the embodiment of the present invention has been described on the assumption that one refresh operation is divided into two times in the self refresh mode, the present invention is not limited thereto, and the refresh operation may be divided into two or more times.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이상에서 설명한 바와 같이, 본 발명은 한번에 동작하는 뱅크의 수를 제한하여 소모되는 전류를 줄임으로써 리프레쉬 동작 특성을 개선할 수 있도록 하는 효과를 제공한다.  As described above, the present invention provides the effect of improving the refresh operation characteristics by reducing the current consumed by limiting the number of banks operating at one time.

Claims (8)

셀프 리프레쉬 동작 모드시 뱅크 선택신호에 따라 복수개의 뱅크를 일정 시간차를 두고 선택적으로 엑티브시키기 위한 뱅크 제어신호를 출력하는 로오 제어부; 및 A row control unit for outputting a bank control signal for selectively activating a plurality of banks with a predetermined time difference according to a bank selection signal in a self refresh operation mode; And 상기 셀프 리프레쉬 동작 모드의 종료시 상기 복수개의 뱅크 중 리프레쉬 동작이 수행되지 않은 나머지 뱅크들을 엑티브시키기 위한 뱅크 구동신호를 상기 로오 제어부에 출력하는 리프레쉬 제어부를 구비함을 특징으로 하는 리프레쉬 제어 장치. And a refresh control unit for outputting a bank driving signal for activating the remaining banks in which the refresh operation is not performed among the plurality of banks when the self refresh operation mode ends. 제 1항에 있어서, 상기 셀프 리프레쉬 동작 모드의 종료시 활성화되는 클럭 인에이블 신호의 상태를 감지하여 상기 나머지 뱅크들을 엑티브시키기 위한 셀프 리프레쉬 구동 신호를 상기 리프레쉬 제어부에 출력하는 제어신호 발생부를 더 구비함을 특징으로 하는 리프레쉬 제어 장치. The method of claim 1, further comprising a control signal generator configured to detect a state of a clock enable signal activated at the end of the self refresh operation mode and output a self refresh driving signal for activating the remaining banks to the refresh controller. The refresh control device characterized by the above-mentioned. 제 2항에 있어서, 상기 제어신호 발생부는 The method of claim 2, wherein the control signal generator 상기 셀프 리프레쉬 동작 모드시 일정한 주기를 갖고 생성되는 주기신호를 감지하여 상기 뱅크 선택신호에 따라 선택된 제 1그룹의 뱅크를 리프레쉬 하기 위한 특정 주기의 제 1셀프 리프레쉬 요구신호를 출력하는 제 1셀프 리프레쉬 요구신호 발생부;A first self refresh request for detecting a periodic signal generated at a predetermined period in the self refresh operation mode and outputting a first self refresh request signal having a specific period for refreshing a bank of a first group selected according to the bank selection signal; A signal generator; 상기 주기신호를 감지하여 상기 뱅크 선택신호에 따라 선택된 제 2그룹의 뱅크를 리프레쉬 하기 위한 특정 주기의 제 2셀프 리프레쉬 요구신호를 발생하는 제 2셀프 리프레쉬 요구신호 발생부; 및 A second self refresh request signal generator for detecting the periodic signal and generating a second self refresh request signal having a specific period for refreshing a bank of the second group selected according to the bank selection signal; And 상기 클럭 인에이블 신호를 감지하여 상기 클럭 인에이블 신호의 비활성화시 상기 셀프 리프레쉬 구동 신호를 활성화시키는 리프레쉬 구동 신호 발생부를 구비함을 특징으로 하는 리프레쉬 제어 장치. And a refresh driving signal generator for sensing the clock enable signal and activating the self refresh driving signal when the clock enable signal is inactivated. 제 3항에 있어서, 상기 제 1셀프 리프레쉬 요구신호 발생부 및 상기 제 2셀프 리프레쉬 요구신호 발생부 각각은 The method of claim 3, wherein the first self refresh request signal generator and the second self refresh request signal generator 상기 주기신호를 일정시간 지연하는 제 1지연부; A first delay unit delaying the periodic signal for a predetermined time; 상기 주기신호와 상기 제 1지연부의 출력을 논리조합하는 제 1논리소자; 및 A first logic element for logically combining the periodic signal with the output of the first delay portion; And 상기 제 1논리소자의 출력을 반전하여 상기 제 1셀프 리프레쉬 요구신호 또는 상기 제 2셀프 리프레쉬 요구신호를 출력하는 제 1인버터를 구비함을 특징으로 하는 리프레쉬 제어 장치. And a first inverter for inverting the output of the first logical element to output the first self refresh request signal or the second self refresh request signal. 제 3항에 있어서, 상기 제 1셀프 리프레쉬 요구신호는 상기 주기신호의 상승엣지에 동기하여 활성화되고, 상기 제 2셀프 리프레쉬 요구신호는 상기 주기신호의 하강엣지에 동기하여 활성화됨을 특징으로 하는 리프레쉬 제어 장치. The refresh control according to claim 3, wherein the first self refresh request signal is activated in synchronization with a rising edge of the periodic signal, and the second self refresh request signal is activated in synchronization with a falling edge of the periodic signal. Device. 제 3항에 있어서, 상기 리프레쉬 구동 신호 발생부는 The method of claim 3, wherein the refresh driving signal generator 상기 클럭 인에이블 신호를 일정시간 지연하는 제 2지연부;A second delay unit configured to delay the clock enable signal for a predetermined time; 상기 클럭 인에이블 신호와 상기 제 2지연부의 출력을 논리조합하는 제 2논리소자; 및 A second logic element for logically combining the clock enable signal and the output of the second delay portion; And 상기 제 2논리소자의 출력을 반전하여 상기 셀프 리프레쉬 구동 신호를 출력하는 제 2인버터를 구비함을 특징으로 하는 리프레쉬 제어 장치. And a second inverter for inverting the output of the second logic element and outputting the self-refresh driving signal. 제 1항 또는 제 2항에 있어서, 상기 리프레쉬 제어부는 로오 엑티브 신호의 인가시 상기 뱅크 구동신호를 비활성화시키고, 셀프 리프레쉬 요구신호와 셀프 리프레쉬 구동 신호 중 적어도 어느 하나가 활성화될 경우 상기 뱅크 구동신호를 활성화시킴을 특징으로 하는 리프레쉬 제어 장치. The bank driving signal of claim 1 or 2, wherein the refresh control unit deactivates the bank driving signal when the low active signal is applied, and when the at least one of the self refresh request signal and the self refresh driving signal is activated. Refresh control device characterized in that the activation. 제 7항에 있어서, 상기 리프레쉬 제어부는 The method of claim 7, wherein the refresh control unit 상기 로오 엑티브 신호와 반전된 셀프 리프레쉬 신호를 낸드연산하는 제 1낸드게이트;A first NAND gate NAND-operating the low refresh signal and an inverted self refresh signal; 상기 셀프 리프레쉬 요구신호와 상기 셀프 리프레쉬 구동 신호를 오아연산하는 오아게이트;An ora gate that orally computes the self refresh request signal and the self refresh drive signal; 상기 셀프 리프레쉬 신호와 상기 오아게이트의 출력을 낸드연산하는 제 2낸드게이트; 및 A second NAND gate NAND-operating the self refresh signal and an output of the ora gate; And 상기 제 1낸드게이트의 출력과 상기 제 2낸드게이트의 출력을 낸드연산하여 상기 뱅크 구동신호를 출력하는 제 3낸드게이트를 구비함을 특징으로 하는 리프레 쉬 제어 장치. And a third NAND gate configured to NAND-operate the output of the first NAND gate and the output of the second NAND gate to output the bank driving signal.
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