KR20060012816A - Method of forming pattern without void and gate pattern structure formed by using the same - Google Patents

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Abstract

보이드없이 다층 패턴을 형성하는 방법 및 이를 이용하여 형성된 게이트 패턴 구조체를 제공한다. 이 방법은 반도체기판의 소정영역 상부에 주형 패턴들을 형성하고, 상기 주형 패턴들이 형성된 결과물 상에 제 1 물질막을 증착하여 상기 주형 패턴들 사이에 상부영역과 하부영역을 갖는 갭 영역을 형성한 후, 상기 제 1 물질막을 식각하여 상기 상부영역에서의 폭이 상기 하부영역에서의 폭보다 크거나 같은 확장된 갭영역을 형성하는 단계를 포함한다. 이어서, 상기 식각된 제 1 물질막을 포함하는 결과물 상에 상기 확장된 갭영역을 채우는 제 2 물질막을 형성한 후, 상기 주형 패턴들이 노출될 때까지 상기 제 2 물질막 및 상기 식각된 제 1 물질막을 평탄화 식각한다. A method of forming a multilayer pattern without voids and a gate pattern structure formed using the same are provided. In this method, mold patterns are formed on a predetermined region of a semiconductor substrate, and a first material film is deposited on a resultant product on which the mold patterns are formed, thereby forming a gap region having an upper region and a lower region between the mold patterns. Etching the first material layer to form an extended gap region having a width in the upper region greater than or equal to a width in the lower region. Subsequently, after forming a second material film filling the expanded gap region on the resultant including the etched first material film, the second material film and the etched first material film are formed until the template patterns are exposed. Etch to flatten.

Description

보이드없이 패턴을 형성하는 방법 및 이를 이용하여 형성된 게이트 패턴 구조체{Method Of Forming Pattern Without Void And Gate Pattern Structure Formed By Using The Same}Method of Forming Pattern Without Void and Gate Pattern Structure Formed By Using Method {Method Of Forming Pattern Without Void And Gate Pattern Structure Formed By Using The Same}

도 1 내지 도 4는 종래 기술에 따른 부유 게이트 도전막의 패터닝 방법을 설명하는 공정 단면도들이다. 1 to 4 are cross-sectional views illustrating a method of patterning a floating gate conductive film according to the related art.

도 5 내지 도 7는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도들이다. 5 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 8 및 도 9는 본 발명의 변형된 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도들이다.8 and 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 10 내지 도 13은 플래시 메모리의 부유 게이트 전극을 제조하는 실시예에 적용되는 본 발명의 패턴 형성 방법을 설명하기 위한 공정단면도들이다.10 to 13 are process cross-sectional views illustrating a pattern forming method of the present invention applied to an embodiment of manufacturing a floating gate electrode of a flash memory.

도 14 및 도 15는 플래시 메모리의 부유 게이트 전극을 제조하는 실시예에 적용되는 본 발명의 변형된 패턴 형성 방법을 설명하기 위한 공정단면도들이다.14 and 15 are process cross-sectional views illustrating a modified pattern forming method of the present invention applied to an embodiment of manufacturing a floating gate electrode of a flash memory.

도 16은 본 발명에 따른 플래시 메모리의 게이트 패턴 구조체를 설명하기 위한 사시도이다. 16 is a perspective view illustrating a gate pattern structure of a flash memory according to the present invention.

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 보이드없이 다층 패턴을 형성하는 방법 및 이를 이용하여 형성된 게이트 패턴 구조체에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a method of forming a multilayer pattern without voids and a gate pattern structure formed using the same.

통상적인 반도체 장치의 제조 방법은 반도체기판의 소정영역에 활성영역들을 한정하는 소자분리막들을 형성한 후, 상기 활성영역을 가로지르는 게이트 전극을 형성하는 단계를 포함한다. 상기 소자분리막을 형성하는 단계는 트렌치 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각하는 샐로우 트렌치 분리(STI, shallow trench isolation) 기술이 일반적으로 사용된다. 또한, 상기 게이트 전극을 형성하는 단계는 상기 활성영역 상에 게이트 절연막 및 게이트 도전막을 차례로 형성한 후, 상기 활성영역을 가로지르도록 상기 게이트 도전막을 패터닝하는 단계를 포함한다. A conventional method of manufacturing a semiconductor device includes forming device isolation layers that define active regions in a predetermined region of a semiconductor substrate, and then forming a gate electrode crossing the active region. In the forming of the isolation layer, a shallow trench isolation (STI) technique is generally used in which anisotropic etching of the semiconductor substrate is performed after forming a trench mask pattern. The forming of the gate electrode may include forming a gate insulating film and a gate conductive layer on the active region in sequence, and then patterning the gate conductive layer to cross the active region.

한편, 플래시 메모리 장치와 같은 비휘발성 메모리 장치는 상기 게이트 전극 아래에 배치되는 부유 게이트 전극을 더 구비한다. 상기 부유 게이트 전극을 형성하는 단계는 일반적으로 (상기 활성영역에 평행한 방향 및 수직한 방향으로 각각 배치되는) 두개의 서로 다른 마스크 패턴들을 사용하는 두번의 패터닝 공정들을 포함한다. 이러한 부유 게이트 전극의 형성 공정에서, 상기 활성영역에 수직한 방향의 패터닝 공정은 상기 게이트 전극을 형성하기 위한 패터닝 공정을 이용할 수 있다. 하지만, 상기 활성영역에 평행한 방향의 패터닝 공정은 고비용의 사진 공정이 추가적으로 필요할 뿐만 아니라, 중첩(overlay) 특성과 같은 사진 공정의 파라미터 들을 엄밀하게 조절해야 한다. Meanwhile, the nonvolatile memory device such as a flash memory device further includes a floating gate electrode disposed under the gate electrode. The forming of the floating gate electrode generally involves two patterning processes using two different mask patterns (each disposed in a direction parallel to and perpendicular to the active region). In the process of forming the floating gate electrode, the patterning process in a direction perpendicular to the active region may use a patterning process for forming the gate electrode. However, the patterning process in a direction parallel to the active region requires not only an expensive photographic process additionally, but also strictly controlling the parameters of the photographic process such as an overlay characteristic.

반도체 장치가 고집적화됨에 따라, 상기 사진 공정의 파라미터들을 조절하는 것이 더욱 어려워지고 있다. 이에 따라, 부유 게이트 도전막을 자기 정렬 방식으로 패터닝하는 방법이 상기 사진 공정을 이용한 패터닝 방법의 대안으로 제안되고 있다. As semiconductor devices become more integrated, it becomes more difficult to adjust the parameters of the photographic process. Accordingly, a method of patterning the floating gate conductive film in a self-aligning manner has been proposed as an alternative to the patterning method using the photolithography process.

도 1 내지 도 4는 종래 기술에 따른 부유 게이트 도전막의 패터닝 방법을 설명하는 공정 단면도들이다. 1 to 4 are cross-sectional views illustrating a method of patterning a floating gate conductive film according to the related art.

도 1을 참조하면, 반도체기판(10) 상에 패드 산화막(20)을 형성한다. 상기 패드 산화막(20)은 일반적으로 실리콘 산화막으로 형성된다. 상기 패드 산화막(20)의 소정영역 상부에 트렌치 마스크 패턴들(30)을 형성한 후, 상기 트렌치 마스크 패턴들(30)을 식각 마스크로 사용하여 상기 패드 산화막(20) 및 상기 반도체기판(10)을 이방성 식각한다. 그 결과, 상기 트렌치 마스크 패턴들(30)의 주변에는 활성영역들을 정의하는 트렌치들(15)이 형성된다. Referring to FIG. 1, a pad oxide film 20 is formed on a semiconductor substrate 10. The pad oxide film 20 is generally formed of a silicon oxide film. After the trench mask patterns 30 are formed on a predetermined region of the pad oxide film 20, the pad oxide film 20 and the semiconductor substrate 10 are formed using the trench mask patterns 30 as an etch mask. Anisotropically etch. As a result, trenches 15 defining active regions are formed around the trench mask patterns 30.

상기 트렌치(15)는 대략 2000 내지 4000Å의 깊이로 형성되며, 상기 트렌치 마스크 패턴들(30)은 상기 트렌치(15) 형성 공정에서 사용되는 식각 레서피에 대해 내식각성을 갖는 물질(예를 들면, 실리콘 질화막)으로 형성된다. 그럼에도 불구하고, 상기 트렌치(15)를 식각하는 동안, 상기 트렌치 마스크 패턴(30)의 상부면 및 측면은 일부분 식각되어, 상기 트렌치 마스크 패턴들(30)은 경사진 측벽을 형성한다. 일반적으로, 상기 트렌치 마스크 패턴(30)의 측벽은 하부에 비해 상부가 더 많 이 식각되기 때문에, 도시한 것처럼, 경사각(θ1)는 직각보다 작다. The trench 15 may be formed to a depth of approximately 2000 to 4000 microns, and the trench mask patterns 30 may be formed of a material (eg, silicon) having an etching resistance to an etching recipe used in the trench 15 forming process. Nitride film). Nevertheless, during the etching of the trench 15, the top and side surfaces of the trench mask pattern 30 are partially etched such that the trench mask patterns 30 form inclined sidewalls. In general, since the sidewall of the trench mask pattern 30 is etched more than the bottom, the inclination angle θ 1 is smaller than the right angle as shown.

이어서, 상기 트렌치(15)가 형성된 결과물 상에 소자분리막을 형성한 후, 상기 트렌치 마스크 패턴들(30)의 상부면이 노출될 때까지 상기 소자분리막을 평탄화 식각한다. 그 결과, 상기 트렌치(15)를 채우는 소자분리막 패턴들(46)이 형성된다. 상기 소자분리막 패턴(46)은 실리콘 산화막으로 형성하는 것이 바람직하다. Subsequently, after the isolation layer is formed on the resultant trench 15, the isolation layer is planarized and etched until the upper surfaces of the trench mask patterns 30 are exposed. As a result, device isolation layer patterns 46 may be formed to fill the trench 15. The device isolation layer pattern 46 may be formed of a silicon oxide layer.

도 2를 참조하면, 상기 소자분리막 패턴(46)의 식각을 최소화하면서, 상기 트렌치 마스크 패턴(30)을 제거하여 상기 패드산화막(20)을 노출시킨다. 이후, 상기 패드 산화막(20)을 제거하여 상기 반도체기판(10)의 활성영역을 노출시킨다. 상기 노출된 활성영역에 게이트 절연막(50)을 형성한다. Referring to FIG. 2, while minimizing etching of the device isolation layer pattern 46, the trench mask pattern 30 is removed to expose the pad oxide layer 20. Thereafter, the pad oxide layer 20 is removed to expose the active region of the semiconductor substrate 10. A gate insulating film 50 is formed in the exposed active region.

상기 패드 산화막(20)을 제거하는 단계에서 상기 소자분리막 패턴(46) 역시 소정의 두께로 식각된다. 하지만, 상기 활성영역에서의 식각 손상을 줄이기 위해, 상기 패드 산화막(20)은 등방성 식각의 방법으로 제거되는 것이 바람직하다. 그 결과, 상기 소자분리막 패턴(46)은 여전히 경사진 측벽을 형성한다. 물론, 상기 소자분리막 패턴(46)의 측벽 경사각(θ2)은 상기 트렌치 마스크 패턴(30)의 측벽 경사각(θ1)과 다를 수도 있다. In the removing of the pad oxide layer 20, the device isolation layer pattern 46 is also etched to a predetermined thickness. However, in order to reduce etching damage in the active region, the pad oxide layer 20 may be removed by an isotropic etching method. As a result, the device isolation layer pattern 46 still forms inclined sidewalls. Of course, the sidewall inclination angle θ 2 of the device isolation layer pattern 46 may be different from the sidewall inclination angle θ 1 of the trench mask pattern 30.

도 3 및 도 4를 참조하면, 상기 게이트 절연막(50)이 형성된 결과물 상에 제 1 도전막(60)을 형성한다. 일반적으로 상기 제 1 도전막(60)은 다결정 실리콘을 화학 기상 증착(CVD, chemical vapor deposition)의 방법으로 형성한다. 이후, 상기 소자분리막 패턴(46)의 상부면이 노출될 때까지 상기 제 1 도전막(60)을 평탄화 식 각하여, 상기 소자분리막 패턴들(46) 사이에 자기 정렬되는 제 1 도전막 패턴(65)을 형성한다. 3 and 4, the first conductive layer 60 is formed on the resultant product on which the gate insulating layer 50 is formed. In general, the first conductive layer 60 forms polycrystalline silicon by chemical vapor deposition (CVD). Thereafter, the first conductive layer 60 is planarized until the upper surface of the device isolation layer pattern 46 is exposed to form a first conductive layer pattern that is self-aligned between the device isolation layer patterns 46. 65).

한편, 소정의 갭영역을 갖는 결과물 상에 소정의 물질막을 증착하는 경우, 알려진 것처럼, 층덮힘성(step coverage)과 관련되어 유발되는 공극(void, 88)이 발생할 수 있다(Stanley Wolf가 저술한 "Silicon Processing for the VLSI Era: Volume 1-Process Technology"(1990년판, Lattice Press)의 185쪽 및 "Silicon Processing for the VLSI Era: Volume 2-Process Integration"(1990년판, Lattice Press)의 202쪽 참조). 특히, 그러한 갭 영역을 형성하는 상기 소자분리막 패턴(46)의 측벽 경사각이 직각보다 작은 경우(θ2<90°), 상기 제 1 도전막(60)의 측벽은 더욱 작은 경사각(θ3)을 갖게 되어, 도시한 것처럼, 오버행(over-hang)을 형성한다. 이 경우, 상기 공극(88)은 더욱 발생하기 쉽다. 상기 공극(88)은 후속 공정에서 제품 불량을 유발할 뿐만 아니라 제품의 특성을 불균일하게 만드는 원인이 될 수 있다는 점에서, 상술한 부유 게이트 전극 형성을 위한 자기 정렬적 방법(self-align method for forming a floating gate electrode)에서 해결되어야 할 기술적 문제점이다. On the other hand, in the case of depositing a predetermined material film on a product having a predetermined gap region, voids 88, which are caused by step coverage, may occur as is known (Stanley Wolf wrote " See page 185 of Silicon Processing for the VLSI Era: Volume 1-Process Technology "(1990 edition, Lattice Press) and page 202 of" Silicon Processing for the VLSI Era: Volume 2-Process Integration "(1990 edition, Lattice Press). . In particular, when the sidewall inclination angle of the device isolation layer pattern 46 forming such a gap region is smaller than the right angle (θ 2 <90 °), the sidewall of the first conductive layer 60 may have a smaller inclination angle θ 3 . As shown, it forms an over-hang. In this case, the void 88 is more likely to occur. Since the voids 88 may not only cause product defects in subsequent processes but also cause uneven product properties, the above-described self-aligned method for forming a floating gate electrode is described. This is a technical problem to be solved in the floating gate electrode.

본 발명이 이루고자 하는 기술적 과제는 공극없이 다마신 패턴을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다. An object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a damascene pattern without voids.

본 발명이 이루고자 하는 다른 기술적 과제는 부유 게이트 전극을 공극없이 형성할 수 있는 플래시 메모리의 제조 방법을 제공하는 데 있다. Another object of the present invention is to provide a method of manufacturing a flash memory capable of forming floating gate electrodes without voids.

본 발명이 이루고자 하는 또다른 기술적 과제는 균일한 전기적 특성의 부유 게이트 전극을 구비하는 플래시 메모리의 게이트 구조체를 제공하는 데 있다. Another object of the present invention is to provide a gate structure of a flash memory having a floating gate electrode of uniform electrical characteristics.

상기 기술적 과제들을 달성하기 위하여, 본 발명은 갭영역의 상부 폭을 넓히는 식각 단계를 포함하는 반도체 장치의 패턴 형성 방법을 제공한다. 이 방법은 반도체기판의 소정영역 상부에 주형 패턴들을 형성하고, 상기 주형 패턴들이 형성된 결과물 상에 제 1 물질막을 증착하여 상기 주형 패턴들 사이에 상부영역과 하부영역을 갖는 갭 영역을 형성한 후, 상기 제 1 물질막을 식각하여 상기 상부영역에서의 폭이 상기 하부영역에서의 폭보다 크거나 같은 확장된 갭영역을 형성하는 단계를 포함한다. 이어서, 상기 식각된 제 1 물질막을 포함하는 결과물 상에 상기 확장된 갭영역을 채우는 제 2 물질막을 형성한 후, 상기 주형 패턴들이 노출될 때까지 상기 제 2 물질막 및 상기 식각된 제 1 물질막을 평탄화 식각한다. In order to achieve the above technical problem, the present invention provides a method of forming a pattern of a semiconductor device comprising an etching step of widening the upper width of the gap region. In this method, mold patterns are formed on a predetermined region of a semiconductor substrate, and a first material film is deposited on a resultant product on which the mold patterns are formed, thereby forming a gap region having an upper region and a lower region between the mold patterns. Etching the first material layer to form an extended gap region having a width in the upper region greater than or equal to a width in the lower region. Subsequently, after forming a second material film filling the expanded gap region on the resultant including the etched first material film, the second material film and the etched first material film are formed until the template patterns are exposed. Etch to flatten.

본 발명의 일 실시예에 따르면, 상기 주형 패턴들을 형성하는 단계는 상기 반도체기판 상에 트렌치 마스크 패턴들을 형성하고, 상기 트렌치 마스크 패턴들을 식각 마스크로 이용하여 상기 반도체기판을 이방성 식각함으로써 활성영역을 한정하는 트렌치를 형성하고, 상기 트렌치 마스크 패턴들이 형성된 결과물 상에 상기 트렌치를 채우는 소자분리막을 형성하고, 상기 트렌치 마스크 패턴들의 상부면이 노출될 때까지 상기 소자분리막을 평탄화 식각함으로써 상기 주형 패턴들을 형성한 후, 상기 노출된 트렌치 마스크 패턴들을 제거하는 단계를 포함한다. In example embodiments, the forming of the mold patterns may include forming trench mask patterns on the semiconductor substrate and defining an active region by anisotropically etching the semiconductor substrate using the trench mask patterns as an etching mask. Forming a trench to form a trench, forming a device isolation layer filling the trench on a resultant material on which the trench mask patterns are formed, and forming the mold patterns by planar etching the device isolation layer until the top surface of the trench mask patterns is exposed. And then removing the exposed trench mask patterns.

본 발명에 따르면, 상기 제 1 물질막 및 상기 제 2 물질막은 다결정 실리콘으로 형성하는 것이 바람직하다. 또한, 상기 제 1 물질막을 형성하는 단계는 물리기상증착 기술 또는 저압 화학기상증착 기술을 이용하여 실시할 수 있다. 바람직하게는, 상기 제 1 물질막은 상기 주형 패턴들 사이의 최소 간격의 절반보다 얇은 두께로 형성한다. According to the present invention, the first material film and the second material film are preferably formed of polycrystalline silicon. In addition, the forming of the first material layer may be performed using physical vapor deposition or low pressure chemical vapor deposition. Preferably, the first material layer is formed to a thickness thinner than half of the minimum gap between the mold patterns.

본 발명의 실시예들에 따르면, 상기 제 1 물질막을 식각하는 단계는 에치백 공정을 사용하여 실시하고, 상기 에치백 공정은 건식 또는 습식 식각의 방법을 사용하여 실시할 수 있다. In some embodiments, the etching of the first material layer may be performed using an etch back process, and the etch back process may be performed using a dry or wet etching method.

본 발명의 변형된 실시예에 따르면, 상기 제 1 물질막을 형성한 후에, 상기 갭 영역을 채우되 상기 제 1 물질막의 상부면을 노출시키는 보조막 패턴을 더 형성할 수 있다. 이때, 상기 보조막 패턴은 상기 제 1 물질막을 식각하는 단계에서 사용하는 식각 조건에서 상기 제 1 물질막보다 빠른 식각 속도로 식각되는 물질로 형성하는 것이 바람직하다. 예를 들면, 상기 보조막 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 SOG막 중에서 선택된 적어도 한가지로 형성할 수 있다.According to a modified embodiment of the present invention, after forming the first material layer, an auxiliary layer pattern may be further formed to fill the gap region and expose the top surface of the first material layer. In this case, the auxiliary layer pattern may be formed of a material which is etched at an etching rate faster than that of the first material layer under etching conditions used in the etching of the first material layer. For example, the auxiliary layer pattern may be formed of at least one selected from a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an SOG film.

상기 또다른 기술적 과제를 달성하기 위하여, 본 발명은 공극없는 부유 게이트 전극을 구비하는 플래시 메모리의 게이트 구조체를 제공한다. 이 구조체는 반도체기판의 소정영역에 배치되어 활성영역들을 정의하는 소자분리막 패턴들, 상기 활성영역들 상에 배치되되 확장된 게이트 트렌치 영역을 정의하는 측벽부 및 하부로 구성되는 제 1 도전막 패턴 및 상기 제 1 도전막 패턴 상에 배치되어 상기 확장된 트렌치 영역을 채우는 제 2 도전막 패턴을 구비한다. 이때, 상기 확장된 게이트 트렌치 영역은 상부 폭이 하부 폭보다 넓거나 같다. In order to achieve the above another technical problem, the present invention provides a gate structure of a flash memory having a floating gate electrode free of voids. The structure includes device isolation layer patterns disposed on predetermined regions of the semiconductor substrate to define active regions, first conductive layer patterns disposed on the active regions and having sidewalls and lower portions defining extended gate trench regions; And a second conductive layer pattern disposed on the first conductive layer pattern to fill the extended trench region. In this case, the extended gate trench region has an upper width that is equal to or greater than a lower width.

본 발명의 일 실시예에 따르면, 상기 제 1 도전막 패턴의 측벽부는 하부에 비해 상부에서의 두께가 얇다. 또한, 상기 제 2 도전막 패턴의 폭은 아래로 내려갈수록 좁아지거나 같고, 상기 소자분리막 패턴의 폭은 아래로 내려갈수록 좁아질 수 있다. According to an embodiment of the present invention, the sidewall portion of the first conductive layer pattern is thinner at the upper portion than at the lower portion. In addition, the width of the second conductive layer pattern may be narrower or the same as the downward direction, and the width of the device isolation layer pattern may be narrower as the downward direction.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.

도 5 내지 도 7는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도들이다. 도 8 및 도 9는 본 발명의 변형된 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도들이다.5 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. 8 and 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 5를 참조하면, 반도체기판(10)의 소정영역 상에 주형 패턴들(100)을 형성한다. 상기 주형 패턴들(100)이 형성된 결과물 전면에, 제 1 물질막(110)을 형성한다. 상기 제 1 물질막(110)은 화학 기상 증착 기술 또는 물리 기상 증착 기술을 사 용하여 형성될 수 있으며, 바람직하게는 상기 주형 패턴들(100) 사이의 간격의 절반(w1/2)보다 얇은 두께(t1)로 형성된다(즉, t1 < w1/2). 그 결과, 상기 주형 패턴들(100) 사이에는 상기 제 1 물질막(110)에 의해 정의되면서, 상부가 개방된 갭 영역들(200)이 형성된다. 종래 기술에서 설명한 층덮힘성에 의해, 상기 갭 영역(200)의 내측벽은 일반적으로 직각보다 작은 경사각(θ4)을 갖는다. Referring to FIG. 5, mold patterns 100 are formed on a predetermined region of the semiconductor substrate 10. The first material layer 110 is formed on the entire surface of the resultant product on which the mold patterns 100 are formed. The first material layer 110 may be formed using a chemical vapor deposition technique or a physical vapor deposition technique, preferably a thickness thinner than half (w 1/2 ) of the gap between the mold patterns 100. It is formed from a (t 1) (i.e., t 1 <w 1/2 ). As a result, gap regions 200 are formed between the mold patterns 100 by the first material layer 110 and open at the top thereof. Due to the layer covering properties described in the prior art, the inner wall of the gap region 200 generally has an inclination angle θ 4 smaller than a right angle.

도 6을 참조하면, 상기 제 1 물질막(110)을 식각하여 상기 갭 영역(200)을 폭 방향 및 깊이 방향으로 넓힘으로써, 상부에서의 폭이 하부에서의 폭보다 넓거나 같은 확장된 갭 영역(300)을 형성한다. 즉, 상기 확장된 갭 영역(300)은 상부에서 바닥으로 갈수록 감소하거나 동일한 폭을 갖는다. 이를 위해, 상기 확장된 갭 영역(300)을 형성하는 단계는 건식 식각의 방법을 사용하여 상기 제 1 물질막(110)을 이방성 식각하는 단계를 포함한다. 이러한 이방성 식각에 의해, 일반적인 스페이서 형성 공정에서와 같이, 상기 제 1 물질막(110)의 굴곡진 부분(즉, 상기 갭 영역(200)의 입구를 정의하는 부분)이 가장 많이 식각되어, 상술한 것처럼, 상기 확장된 갭 영역(300)의 입구가 하부면에 비해 넓은 폭을 갖게 된다. Referring to FIG. 6, the first material layer 110 is etched to widen the gap region 200 in the width direction and the depth direction, so that the gap region at the upper portion is wider than or equal to the width at the lower portion. Form 300. That is, the expanded gap region 300 decreases from the top to the bottom or has the same width. To this end, forming the extended gap region 300 includes anisotropically etching the first material layer 110 using a dry etching method. By the anisotropic etching, the curved portion of the first material layer 110 (that is, the portion defining the inlet of the gap region 200) is etched most as in the general spacer forming process, and thus, the above-described etching is performed. As such, the inlet of the expanded gap region 300 has a wider width than the bottom surface.

상기 확장된 갭영역(300)은 도 9 및 도 10에 도시된 방법을 통해 형성할 수도 있다. 도 9를 참조하면, 상기 제 1 물질막(110)을 형성한 후, 상기 갭 영역(200)을 채우는 보조막 패턴(150)을 형성한다. 상기 보조막 패턴(150)은 상기 제 1 물질막(110)의 상부면이 노출되도록 형성하는 것이 바람직하다. 이를 위해, 상기 보조막(120)을 형성하는 단계는 상기 갭 영역(200)을 채우는 소정의 보조막을 형성 한 후, 상기 제 1 물질막(110)의 상부면이 노출될 때까지 상기 보조막을 평탄화 식각하는 단계를 더 포함할 수 있다. 이후, 상기 제 1 물질막(110)의 노출된 표면을 식각한다. 상기 제 1 물질막(110)을 식각하는 단계는 등방성 습식 식각의 방법으로 실시하는 것이 바람직한데, 이방성 식각 방법이 사용될 수도 있다. The expanded gap region 300 may be formed through the method illustrated in FIGS. 9 and 10. Referring to FIG. 9, after forming the first material layer 110, an auxiliary layer pattern 150 filling the gap region 200 is formed. The auxiliary layer pattern 150 may be formed to expose an upper surface of the first material layer 110. To this end, in the forming of the auxiliary layer 120, after forming a predetermined auxiliary layer filling the gap region 200, the auxiliary layer is planarized until the upper surface of the first material layer 110 is exposed. The method may further include etching. Thereafter, the exposed surface of the first material layer 110 is etched. The etching of the first material layer 110 may be performed by an isotropic wet etching method. An anisotropic etching method may be used.

상기 보조막 패턴(150)은 상기 제 1 물질막(110)을 식각하기 위한 식각 조건에서, 상기 제 1 물질막(110)보다 다소 빠르게 식각될 수 있는 물질로 형성하는 것이 바람직하다. 이에 따라, 상기 보조막 패턴(150)은 상기 제 1 물질막(110)보다 빠르게 식각되어, 그 상부면은 상기 제 1 물질막(110)의 상부면보다 빠르게 낮아진다. 즉, 상기 갭 영역(200)은 상기 제 1 물질막(110')을 식각하는 동안, 위쪽 측벽에서부터 노출되면서 식각된다. 또한, 시간이 지남에 따라, 상기 갭 영역(200)의 노출되는 측벽은 아래 방향으로 확장된다. 이처럼 위쪽에서부터 점진적으로 노출되면서 식각되기 때문에, 상기 갭 영역(200)의 상부 측벽이 하부 측벽에 비해 더 많이 식각되어 상기 확장된 갭 영역(300)을 형성할 수 있다. The auxiliary layer pattern 150 may be formed of a material which may be etched somewhat faster than the first material layer 110 under an etching condition for etching the first material layer 110. Accordingly, the auxiliary layer pattern 150 is etched faster than the first material layer 110 so that the upper surface thereof is lower than the upper surface of the first material layer 110. That is, the gap region 200 is etched while being exposed from the upper sidewall while etching the first material layer 110 ′. In addition, as time passes, the exposed sidewall of the gap region 200 extends downward. As it is etched while being gradually exposed from above, the upper sidewall of the gap region 200 may be etched more than the lower sidewall to form the expanded gap region 300.

상기 제 1 물질막(110')을 식각하는 단계는 상기 보조막 패턴(150)이 제거될 때까지 실시하는 것이 바람직하다. 그 결과, 도 6에 도시된 것처럼, 상기 식각된 제 1 물질막(115)의 내측벽(즉, 상기 확장된 갭영역(300)의 내측벽)의 경사도는 90°보다 커질 수 있다. 또한, 상기 보조막 패턴(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 SOG막 등으로 형성하는 것이 바람직하다. 하지만, 일반적으로 서로 다른 물질은 서로 다른 식각 속도로 식각될 수 있기 때문에, 상기 보조막 패턴(150)은 상기 제 1 물질막(110)에 대해 식각 선택성을 갖는 다양한 물질 들로 선택될 수 있다. 즉, 상기 보조막 패턴(150)의 종류는 한정될 필요가 없다. The etching of the first material layer 110 ′ may be performed until the auxiliary layer pattern 150 is removed. As a result, as shown in FIG. 6, the inclination of the inner wall of the etched first material film 115 (that is, the inner wall of the expanded gap region 300) may be greater than 90 °. In addition, the auxiliary layer pattern 150 may be formed of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an SOG film, or the like. However, in general, since different materials may be etched at different etching rates, the auxiliary layer pattern 150 may be selected from various materials having an etch selectivity with respect to the first material layer 110. That is, the type of the auxiliary layer pattern 150 need not be limited.

도 7을 참조하면, 상기 확장된 갭 영역(300)이 형성된 결과물 상에, 상기 확장된 갭 영역(300)을 완전히 채우는 제 2 물질막(120)을 형성한다. 바람직하게는, 상기 제 2 물질막(120)은 상기 제 1 물질막(110)과 같은 종류의 물질로 형성한다. 상술한 것처럼, 상기 확장된 갭 영역(300)은 상부의 폭이 바닥에서의 폭보다 넓기때문에, 상기 제 2 물질막(120)은 오버행의 가능성을 줄이면서 형성될 수 있다. 즉, 본 발명에 따르면, 상기 제 2 물질막(120)은 공극의 문제없이 상기 확장된 갭 영역(300)을 채울 수 있다. Referring to FIG. 7, a second material layer 120 completely filling the expanded gap region 300 is formed on the resultant product in which the extended gap region 300 is formed. Preferably, the second material film 120 is formed of the same kind of material as the first material film 110. As described above, since the upper portion of the gap region 300 is wider than the width at the bottom, the second material layer 120 may be formed while reducing the possibility of overhang. That is, according to the present invention, the second material layer 120 may fill the extended gap region 300 without a problem of voids.

본 발명의 또다른 실시예들에 따르면, 상기 제 2 물질막(120)은 여러 층의 물질막들로 구성될 수도 있다. 이 경우, 각 물질층들을 형성하기 전에, 상기 갭 영역(200)의 상부 폭을 넓혀서 상기 확장된 갭 영역(300)을 형성하는 상술한 본 발명의 방법이 변형되어 적용될 수도 있다. According to still other embodiments of the present invention, the second material film 120 may be composed of various material films. In this case, before forming each of the material layers, the above-described method of forming the expanded gap region 300 by expanding the upper width of the gap region 200 may be modified.

이후, 상기 주형 패턴들(100)의 상부면을 노출될 때까지, 상기 제 2 물질막(120) 및 상기 식각된 제 1 물질막(115)을 평탄화 식각한다. 그 결과, 상기 주형 패턴들(100) 사이의 공간은 차례로 적층된 상기 식각된 제 1 물질막(115) 및 상기 제 2 물질막(120)으로 구성되는 물질 패턴(125)으로 채워진다. Subsequently, the second material layer 120 and the etched first material layer 115 are planarized and etched until the upper surfaces of the mold patterns 100 are exposed. As a result, the space between the mold patterns 100 is filled with the material pattern 125 including the etched first material film 115 and the second material film 120 which are sequentially stacked.

상술한 공극없이 물질 패턴을 형성할 수 있는 공정 방법은 플래시 메모리의 부유 게이트 전극을 제조하는 데 적용될 수 있다. 도 10 내지 도 13은 플래시 메모리의 부유 게이트 전극을 제조하는 실시예에 적용되는 본 발명의 패턴 형성 방법을 설명하기 위한 공정단면도들이다. 도 1 내지 도 2에서 설명한 트렌치 마스크 패턴 들(30)을 제거하기까지의 단계는 이 실시예에서도 동일하게 적용될 수 있으며, 아래에서는 중복되는 내용에 대한 설명은 생략한다. 이 경우, 상기 소자분리막 패턴들(46)은 본 발명의 앞선 실시예의 상기 주형 패턴들(100)에 상응한다. The process method capable of forming the material pattern without the above-mentioned voids can be applied to fabricate the floating gate electrode of the flash memory. 10 to 13 are process cross-sectional views illustrating a pattern forming method of the present invention applied to an embodiment of manufacturing a floating gate electrode of a flash memory. The steps up to the removal of the trench mask patterns 30 described with reference to FIGS. 1 and 2 may be similarly applied to this embodiment, and a description of overlapping contents will be omitted below. In this case, the device isolation layer patterns 46 correspond to the mold patterns 100 of the previous embodiment of the present invention.

도 10을 참조하면, 상기 트렌치 마스크 패턴들(30)을 제거한 결과물 전면에, 제 1 도전막(210)을 형성한다. 상기 제 1 도전막(210)은 화학 기상 증착 기술 또는 물리 기상 증착 기술을 사용하여 형성될 수 있으며, 바람직하게는 상기 소자분리막 패턴들(46) 사이의 간격의 절반(w2/2)보다 얇은 두께(t2)로 형성된다(즉, t2 < w2/2). 그 결과, 상기 소자분리막 패턴들(46) 사이에는 상기 제 1 도전막(210)에 의해 정의되면서, 상부가 개방된 게이트 트렌치 영역들(200)이 형성된다. 앞선 실시예에서 설명한 것처럼, 상기 게이트 트렌치 영역(200)의 내측벽은 일반적으로 직각보다 작은 경사각(θ4)을 갖는다.Referring to FIG. 10, a first conductive layer 210 is formed on the entire surface of the resultant after removing the trench mask patterns 30. The first conductive layer 210 may be formed using chemical vapor deposition techniques or physical vapor deposition technique, preferably, the device isolation film pattern (46) is thinner than half (w 2/2) of the distance between It is formed to a thickness (t 2) (i.e., t 2 <w 2/2 ). As a result, the gate trench regions 200 defined by the first conductive layer 210 and open at the top are formed between the device isolation layer patterns 46. As described in the previous embodiment, the inner wall of the gate trench region 200 generally has an inclination angle θ 4 smaller than the right angle.

한편, 본 발명의 실시예들에 따르면, 상기 소자분리막(46)을 형성하기 전에, 상기 트렌치(15)의 내벽에 열산화막(42)을 형성한 후, 상기 열산화막(42)이 형성된 결과물의 전면에 질화막 라이너(44)를 형성하는 단계를 더 포함할 수도 있다. 상기 열산화막(42)은 상기 트렌치(15) 형성을 위한 식각 공정에서 발생한 식각 손상을 치유하는 데 기여하고, 상기 질화막 라이너(44)는 불순물들이 상기 소자분리막(46)을 통해 상기 활성영역으로 침투하는 것을 차단하는 역할을 한다. Meanwhile, according to the exemplary embodiments of the present invention, before the device isolation layer 46 is formed, the thermal oxide layer 42 is formed on the inner wall of the trench 15, and then the thermal oxide layer 42 is formed. The method may further include forming a nitride film liner 44 on the entire surface. The thermal oxide film 42 contributes to healing the etch damage generated in the etching process for forming the trench 15, and the nitride film liner 44 penetrates the active region through the device isolation layer 46. It prevents you from doing.

도 11을 참조하면, 상기 제 1 도전막(210)을 식각하여 상기 게이트 트렌치 영역(200)을 폭 방향 및 깊이 방향으로 넓힘으로써, 상부에서의 폭이 하부에서의 폭보다 넓거나 같은 확장된 게이트 트렌치 영역(300)을 형성한다. 즉, 상기 확장된 게이트 트렌치 영역(300)은 상부에서 바닥으로 갈수록 감소하거나 동일한 폭을 갖는다. 이를 위해, 상기 확장된 게이트 트렌치 영역(300)을 형성하는 단계는 건식 식각의 방법을 사용하여 상기 제 1 도전막(210)을 이방성 식각하는 단계를 포함한다. 이러한 이방성 식각에 의해, 앞선 실시예에서 설명한 것처럼, 상기 확장된 게이트 트렌치 영역(300)은 상부 입구에서의 폭이 하부 바닥에서의 폭에 비해 넓어진다. Referring to FIG. 11, an extended gate is formed by etching the first conductive layer 210 to widen the gate trench region 200 in a width direction and a depth direction so that a width at an upper portion thereof is wider or equal to a width at a lower portion thereof. The trench region 300 is formed. That is, the extended gate trench region 300 decreases from the top to the bottom or has the same width. To this end, the forming of the extended gate trench region 300 may include anisotropically etching the first conductive layer 210 using a dry etching method. With this anisotropic etching, the width of the expanded gate trench region 300 is wider at the upper inlet than the width at the bottom bottom as described in the previous embodiment.

상기 확장된 게이트 트렌치영역(300)은 도 14 및 도 15에 도시된 방법을 통해 형성할 수도 있다. 이 방법은 도 9 및 도 10을 통해 설명한 방법과 동일하기 때문에, 이 방법에 대한 상세한 설명은 생략한다. 즉, 이 방법은 상기 제 1 도전막(210)을 형성한 후, 상기 게이트 트렌치 영역(200)을 채우는 보조막 패턴(150)을 형성하는 단계를 포함한다. 이어서, 상기 게이트 트렌치 영역(200)의 상부 측벽부터 노출되도록, 상기 보조막 패턴(150)이 상기 제 1 도전막(210)에 비해 빠른 속도로 식각되는 식각 레서피를 사용하여, 상기 제 1 도전막(210)을 식각한다. 그 결과, 앞선 실시예에서 설명한 것처럼, 상기 게이트 트렌치 영역(200)은 상부 측벽부터 점진적으로 노출되면서 식각되기 때문에, 상기 게이트 트렌치 영역(200)의 상부 측벽이 하부 측벽에 비해 더 많이 식각되어 상기 확장된 게이트 트렌치 영역(300)을 형성할 수 있다. The extended gate trench region 300 may be formed by the method illustrated in FIGS. 14 and 15. Since this method is the same as the method described with reference to FIGS. 9 and 10, a detailed description of this method is omitted. That is, after forming the first conductive layer 210, the method includes forming an auxiliary layer pattern 150 filling the gate trench region 200. Subsequently, the first conductive layer is etched using an etching recipe in which the auxiliary layer pattern 150 is etched at a higher speed than the first conductive layer 210 so as to be exposed from the upper sidewall of the gate trench region 200. Etch (210). As a result, as described in the foregoing embodiment, since the gate trench region 200 is etched while being gradually exposed from the upper sidewall, the upper sidewall of the gate trench region 200 is etched more than the lower sidewall so that the expansion is performed. Gate trench region 300 may be formed.

도 12을 참조하면, 상기 확장된 게이트 트렌치 영역(300)이 형성된 결과물 상에, 상기 확장된 게이트 트렌치 영역(300)을 완전히 채우는 제 2 도전막(220)을 형성한다. 바람직하게는, 상기 제 2 도전막(220)은 상기 제 1 도전막(210)과 같은 종류의 물질로 형성한다. 상술한 것처럼, 상기 확장된 게이트 트렌치 영역(300)은 상부의 폭이 바닥에서의 폭보다 넓기 때문에, 상기 제 2 도전막(220)은 공극없이 상기 확장된 게이트 트렌치 영역(300)을 채울 수 있다. Referring to FIG. 12, a second conductive layer 220 that completely fills the extended gate trench region 300 is formed on a resultant product in which the extended gate trench region 300 is formed. Preferably, the second conductive film 220 is formed of the same kind of material as the first conductive film 210. As described above, since the width of the upper portion of the extended gate trench region 300 is wider than that of the bottom, the second conductive layer 220 may fill the extended gate trench region 300 without voids. .

이후, 상기 소자분리막 패턴들(46)의 상부면을 노출될 때까지, 상기 제 2 도전막(220) 및 상기 식각된 제 1 도전막(215)을 평탄화 식각한다. 그 결과, 상기 소자분리막 패턴들(46) 사이의 공간은 차례로 적층된 상기 제 1 도전막 패턴(216) 및 상기 제 2 도전막 패턴(221)으로 구성되는 도전 패턴(225)으로 채워진다. Subsequently, the second conductive layer 220 and the etched first conductive layer 215 are planarized until the upper surfaces of the device isolation layer patterns 46 are exposed. As a result, the space between the device isolation layer patterns 46 is filled with a conductive pattern 225 composed of the first conductive layer pattern 216 and the second conductive layer pattern 221 which are sequentially stacked.

도 13을 참조하면, 상기 도전 패턴(225) 상에 게이트 층간절연막(230)을 형성한 후, 제어 게이트 도전막(240)을 형성하는 단계를 더 실시한다. 플래시 메모리의 게이트 패턴을 형성하기 위해서는, 상기 소자분리막(46) 및 상기 게이트 절연막(50)이 노출될 때까지, 상기 제어 게이트 도전막(240), 상기 게이트 층간절연막(230) 및 상기 도전 패턴(225)을 차례로 식각하는 단계를 더 실시한다. 이에 따라, 상기 도전 패턴(225)은 전기적으로 절연된 부유 게이트 전극을 형성하고, 상기 제어 게이트 도전막(240)은 복수개의 부유 게이트 전극들의 상부를 지나는 제어 게이트 전극을 형성한다. 상기 부유 게이트 전극과 상기 제어 게이트 전극 사이에는 상기 게이트 층간절연막(230)이 패터닝된 결과물인 게이트 층간절연막 패턴이 배치되어, 상기 부유 게이트 전극과 상기 제어 게이트 전극을 전기적으로 절연시킨다. Referring to FIG. 13, after the gate interlayer insulating film 230 is formed on the conductive pattern 225, the control gate conductive film 240 is further formed. In order to form a gate pattern of a flash memory, the control gate conductive layer 240, the gate interlayer insulating layer 230, and the conductive pattern may be formed until the device isolation layer 46 and the gate insulating layer 50 are exposed. 225) is then sequentially etched. Accordingly, the conductive pattern 225 forms an electrically insulated floating gate electrode, and the control gate conductive layer 240 forms a control gate electrode passing over the plurality of floating gate electrodes. A gate interlayer insulating pattern formed as a result of the patterning of the gate interlayer insulating film 230 is disposed between the floating gate electrode and the control gate electrode to electrically insulate the floating gate electrode from the control gate electrode.

또한, 상기 게이트 층간절연막 패턴의 커플링 비율을 증가시키기 위해서는, 상기 제어 게이트 전극과 상기 부유 게이트 전극 사이의 대향 면적을 증가시키는 것이 필요하다. 이를 위해, 상기 제어 게이트 도전막(240)을 형성하기 전에, 도시된 것처럼, 상기 도전 패턴(225)의 상부면보다 낮은 상부면을 갖도록 상기 소자분리막(46)의 상부면을 식각하는 단계를 더 실시할 수도 있다. In addition, in order to increase the coupling ratio of the gate interlayer insulating film pattern, it is necessary to increase the opposing area between the control gate electrode and the floating gate electrode. To this end, before forming the control gate conductive layer 240, as illustrated, the step of etching the upper surface of the device isolation layer 46 to have a lower upper surface than the upper surface of the conductive pattern 225 may be performed. You may.

도 16은 본 발명에 따른 플래시 메모리의 게이트 패턴 구조체를 설명하기 위한 사시도이다. 16 is a perspective view illustrating a gate pattern structure of a flash memory according to the present invention.

도 16을 참조하면, 반도체기판(10)의 소정영역에는 활성영역들을 정의하는 소자분리막 패턴들(46)이 배치된다. 상기 활성영역들 상에는 확장된 게이트 트렌치 영역(300)을 정의하는 측벽부 및 하부로 구성되는 제 1 도전막 패턴(216)이 배치되고, 상기 확장된 게이트 트렌치 영역(221)은 제 2 도전막 패턴(221)으로 채워진다. 결과적으로, 상기 제 2 도전막 패턴(221)은 상기 제 1 도전막 패턴(216)의 상부에 배치된다. 바람직하게는, 상기 제 1 도전막 패턴(216) 및 상기 제 2 도전막 패턴(221)은 모두 다결정 실리콘으로 형성된다. Referring to FIG. 16, device isolation layer patterns 46 defining active regions are disposed in a predetermined region of the semiconductor substrate 10. A first conductive layer pattern 216 including a sidewall portion and a lower portion defining an extended gate trench region 300 is disposed on the active regions, and the extended gate trench region 221 is a second conductive layer pattern. Filled with 221. As a result, the second conductive film pattern 221 is disposed on the first conductive film pattern 216. Preferably, both of the first conductive film pattern 216 and the second conductive film pattern 221 are made of polycrystalline silicon.

본 발명에 따르면, 상기 확장된 게이트 트렌치 영역(300)은 상부 폭이 하부 폭보다 넓거나 같다. 즉, 상기 제 2 도전막 패턴(221)의 폭이 아래 방향으로 갈수록 좁아지도록, 상기 제 1 도전막 패턴(216)의 측벽부의 내벽은 90° 이상의 경사각(θi)을 갖거나 수직하다. 또한, 상기 제 1 도전막 패턴(216)의 측벽부는 하부에 비해 상부에서의 두께가 얇도록 형성된다. 따라서, 상기 제 1 도전막 패턴(216)의 측벽부의 외벽은 90° 이하의 경사각(θo)을 가질 수도 있다. 이 경우, 상기 소자분리막 패턴(46)의 폭은 아래로 내려갈수록 좁아진다. According to the present invention, the extended gate trench region 300 has an upper width that is greater than or equal to a lower width. That is, the inner wall of the side wall portion of the first conductive film pattern 216 has an inclination angle θ i or greater than 90 ° so that the width of the second conductive film pattern 221 becomes narrower in the downward direction. In addition, the sidewall portion of the first conductive layer pattern 216 is formed to have a thinner thickness at the upper portion than at the lower portion. Therefore, the outer wall of the sidewall portion of the first conductive layer pattern 216 may have an inclination angle θ o of 90 ° or less. In this case, the width of the device isolation layer pattern 46 is narrowed downward.

본 발명에 따르면, 갭 영역을 정의하는 제 1 도전막을 형성한 후, 상기 갭 영역의 상부 입구를 넓히기 위해 상기 제 1 도전막을 식각한다. 이에 따라, 후속 제 2 도전막은 공극없이 상기 갭 영역을 채울 수 있다. 이처럼 공극과 관련된 문제를 예방할 수 있다는 점에서, 본 발명에서 개시하는 방법은 공극과 관련하여 발생하는 공정상의 어려움을 줄이는데 기여할 수 있다. According to the present invention, after forming the first conductive film defining the gap region, the first conductive layer is etched to widen the upper inlet of the gap region. Thus, the subsequent second conductive film can fill the gap region without voids. As such, the problem disclosed in the present invention can prevent the problems associated with the pores, and may contribute to reducing the process difficulties occurring with respect to the pores.

또한, 이러한 방법은 플래시 메모리의 부유 게이트 전극을 형성하기 위한 과정에 적용될 수 있다. 이 경우, 상기 공극의 문제에서 자유롭기 때문에, 제어 게이트 전극과 대향되는 부유 게이트 전극의 표면적은 일정해질 수 있다. 그 결과, 균일한 전기적 특성을 갖는 플래시 메모리를 제조할 수 있다.

In addition, this method can be applied to a process for forming a floating gate electrode of a flash memory. In this case, since it is free from the problem of the voids, the surface area of the floating gate electrode facing the control gate electrode can be constant. As a result, a flash memory having uniform electrical characteristics can be manufactured.

Claims (17)

반도체기판의 소정영역 상부에 주형 패턴들을 형성하는 단계;Forming mold patterns on a predetermined region of the semiconductor substrate; 상기 주형 패턴들이 형성된 결과물 상에 제 1 물질막을 증착하여, 상기 주형 패턴들 사이에 상부영역과 하부영역을 갖는 갭 영역을 형성하는 단계;Depositing a first material layer on a resultant product on which the mold patterns are formed, forming a gap region having an upper region and a lower region between the mold patterns; 상기 제 1 물질막을 식각하여, 상기 상부영역에서의 폭이 상기 하부영역에서의 폭보다 크거나 같은 것을 특징으로 하는 확장된 갭영역을 형성하는 단계;Etching the first material layer to form an extended gap region, wherein a width in the upper region is greater than or equal to a width in the lower region; 상기 식각된 제 1 물질막을 포함하는 결과물 상에, 상기 확장된 갭영역을 채우는 제 2 물질막을 형성하는 단계; 및 Forming a second material layer on the resultant including the etched first material layer to fill the extended gap region; And 상기 주형 패턴들이 노출될 때까지, 상기 제 2 물질막 및 상기 식각된 제 1 물질막을 평탄화 식각하는 단계를 포함하는 반도체 장치의 패턴 형성 방법.Planarizing etching the second material layer and the etched first material layer until the mold patterns are exposed. 제 1 항에 있어서, The method of claim 1, 상기 주형 패턴들을 형성하는 단계는Forming the mold patterns 상기 반도체기판 상에 트렌치 마스크 패턴들을 형성하는 단계;Forming trench mask patterns on the semiconductor substrate; 상기 트렌치 마스크 패턴들을 식각 마스크로 이용하여 상기 반도체기판을 이방성 식각함으로써, 활성영역을 한정하는 트렌치를 형성하는 단계;Anisotropically etching the semiconductor substrate using the trench mask patterns as an etch mask to form a trench defining an active region; 상기 트렌치 마스크 패턴들이 형성된 결과물 상에, 상기 트렌치를 채우는 소자분리막을 형성하는 단계;Forming a device isolation layer filling the trench on the resultant product in which the trench mask patterns are formed; 상기 트렌치 마스크 패턴들의 상부면이 노출될 때까지 상기 소자분리막을 평 탄화 식각함으로써, 상기 주형 패턴들을 형성하는 단계; 및Forming the mold patterns by planar etching the device isolation layer until the upper surfaces of the trench mask patterns are exposed; And 상기 노출된 트렌치 마스크 패턴들을 제거하는 단계를 포함하는 반도체 장치의 패턴 형성 방법.And removing the exposed trench mask patterns. 제 2 항에 있어서, The method of claim 2, 상기 제 1 물질막 및 상기 제 2 물질막은 다결정 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.And the first material film and the second material film are formed of polycrystalline silicon. 제 1 항에 있어서, The method of claim 1, 상기 제 1 물질막을 형성하는 단계는 물리기상증착 기술 또는 저압 화학기상증착 기술을 이용하여 실시하되, The forming of the first material layer may be performed by using physical vapor deposition or low pressure chemical vapor deposition. 상기 제 1 물질막은 상기 주형 패턴들 사이의 최소 간격의 절반보다 얇은 두께로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.And the first material layer is formed to have a thickness thinner than half of a minimum gap between the mold patterns. 제 1 항에 있어서, The method of claim 1, 상기 제 1 물질막을 식각하는 단계는 에치백 공정을 사용하여 실시하되, The etching of the first material layer may be performed using an etch back process. 상기 에치백 공정은 건식 또는 습식 식각의 방법을 사용하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.The method of forming a pattern of a semiconductor device, wherein the etch back process uses a dry or wet etching method. 제 1 항에 있어서, The method of claim 1, 상기 제 1 물질막을 형성한 후에, After forming the first material film, 상기 갭 영역을 채우되 상기 제 1 물질막의 상부면을 노출시키는 보조막 패턴을 형성하는 단계를 더 포함하되,Forming an auxiliary layer pattern filling the gap region to expose an upper surface of the first material layer; 상기 보조막 패턴은 상기 제 1 물질막을 식각하는 단계에서 사용하는 식각 조건에서 상기 제 1 물질막보다 빠른 식각 속도로 식각되는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.The auxiliary layer pattern may be formed of a material which is etched at an etching rate faster than that of the first material layer under an etching condition used in etching the first material layer. 제 6 항에 있어서, The method of claim 6, 상기 보조막 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 SOG막 중에서 선택된 적어도 한가지로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.And wherein the auxiliary layer pattern is formed of at least one selected from a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an SOG film. 반도체기판 상에 트렌치 마스크 패턴들을 형성하는 단계;Forming trench mask patterns on a semiconductor substrate; 상기 트렌치 마스크 패턴들을 식각 마스크로 이용하여 상기 반도체기판을 이방성 식각함으로써, 활성영역을 한정하는 트렌치를 형성하는 단계;Anisotropically etching the semiconductor substrate using the trench mask patterns as an etch mask to form a trench defining an active region; 상기 트렌치 마스크 패턴들이 형성된 결과물 상에, 상기 트렌치를 채우는 소자분리막을 형성하는 단계;Forming a device isolation layer filling the trench on the resultant product in which the trench mask patterns are formed; 상기 트렌치 마스크 패턴들의 상부면이 노출될 때까지 상기 소자분리막을 평탄화 식각함으로써, 상기 소자분리막 패턴들을 형성하는 단계; Forming the device isolation layer patterns by planarizing etching the device isolation layer until the upper surfaces of the trench mask patterns are exposed; 상기 노출된 트렌치 마스크 패턴들을 제거하는 단계;Removing the exposed trench mask patterns; 상기 트렌치 마스크 패턴들이 제거된 결과물 상에 제 1 도전막을 증착하여, 상부영역과 하부영역을 갖는 게이트 트렌치 영역을 상기 트렌치 마스크 패턴들이 제거된 공간에 형성하는 단계;Depositing a first conductive layer on a resultant from which the trench mask patterns are removed, thereby forming a gate trench region having an upper region and a lower region in a space where the trench mask patterns are removed; 상기 제 1 도전막을 식각하여, 상기 상부영역에서의 폭이 상기 하부영역에서의 폭보다 크거나 같은 확장된 게이트 트렌치 영역을 형성하는 단계;Etching the first conductive layer to form an extended gate trench region having a width in the upper region equal to or greater than a width in the lower region; 상기 식각된 제 1 도전막을 포함하는 결과물 상에, 상기 확장된 게이트 트렌치 영역을 채우는 제 2 도전막을 형성하는 단계; 및Forming a second conductive layer on the resultant including the etched first conductive layer, the second conductive layer filling the extended gate trench region; And 상기 소자분리막 패턴들이 노출될 때까지, 상기 제 2 도전막 및 상기 식각된 제 1 도전막을 평탄화 식각하는 단계를 포함하는 반도체 장치의 게이트 패턴 형성 방법. Planarizing etching the second conductive layer and the etched first conductive layer until the device isolation layer patterns are exposed. 제 8 항에 있어서, The method of claim 8, 상기 제 1 도전막 및 상기 제 2 도전막은 다결정 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.And the first conductive film and the second conductive film are formed of polycrystalline silicon. 제 8 항에 있어서, The method of claim 8, 상기 제 1 도전막을 형성하는 단계는 저압 화학기상증착 기술을 이용하여 실시하되, Forming the first conductive film is performed using a low pressure chemical vapor deposition technique, 상기 제 1 도전막은 상기 소자분리막 패턴들 사이의 최소 간격의 절반보다 얇은 두께로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.And the first conductive layer is formed to have a thickness thinner than half of a minimum gap between the device isolation layer patterns. 제 8 항에 있어서, The method of claim 8, 상기 제 1 도전막을 식각하는 단계는 에치백 공정을 사용하여 실시하되, Etching the first conductive layer may be performed using an etch back process. 상기 에치백 공정은 건식 또는 습식 식각의 방법을 사용하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.The method of forming a pattern of a semiconductor device, wherein the etch back process uses a dry or wet etching method. 제 8 항에 있어서, The method of claim 8, 상기 제 1 도전막을 형성한 후에, After the first conductive film is formed, 상기 게이트 트렌치 영역을 채우되 상기 제 1 도전막의 상부면을 노출시키는 보조막 패턴을 형성하는 단계를 더 포함하되,Forming an auxiliary layer pattern filling the gate trench region but exposing an upper surface of the first conductive layer; 상기 보조막 패턴은 상기 제 1 도전막을 식각하는 단계에서 사용하는 식각 조건에서, 상기 제 1 도전막보다 빠른 식각 속도로 식각되는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.And the auxiliary layer pattern is formed of a material which is etched at an etching rate faster than that of the first conductive layer under etching conditions used in etching the first conductive layer. 제 12 항에 있어서, The method of claim 12, 상기 보조막 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 SOG막 중에서 선택된 적어도 한가지로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.And wherein the auxiliary layer pattern is formed of at least one selected from a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an SOG film. 반도체기판의 소정영역에 배치되어, 활성영역들을 정의하는 소자분리막 패턴 들;Device isolation layer patterns disposed on predetermined regions of the semiconductor substrate to define active regions; 상기 활성영역들 상에 배치되되, 확장된 게이트 트렌치 영역을 정의하는 측벽부 및 하부로 구성되는 제 1 도전막 패턴; 및A first conductive layer pattern disposed on the active regions, the first conductive layer pattern having a sidewall portion and a bottom portion defining an extended gate trench region; And 상기 제 1 도전막 패턴 상에 배치되어, 상기 확장된 트렌치 영역을 채우는 제 2 도전막 패턴을 구비하되, A second conductive layer pattern disposed on the first conductive layer pattern to fill the extended trench region, 상기 확장된 게이트 트렌치 영역은 상부 폭이 하부 폭보다 넓거나 같은 것을 특징으로 하는 반도체 장치의 게이트 패턴.And wherein the extended gate trench region has an upper width that is equal to or greater than a lower width. 제 14 항에 있어서, The method of claim 14, 상기 제 1 도전막 패턴의 측벽부는 하부에 비해 상부에서의 두께가 얇은 것을 특징으로 하는 반도체 장치의 게이트 패턴. The sidewall portion of the first conductive layer pattern is thinner at the upper portion than the lower portion, the gate pattern of the semiconductor device. 제 14 항에 있어서, The method of claim 14, 상기 제 1 도전막 패턴 및 상기 제 2 도전막 패턴은 다결정 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 패턴. And the first conductive film pattern and the second conductive film pattern are formed of polycrystalline silicon. 제 14 항에 있어서,The method of claim 14, 상기 제 2 도전막 패턴의 폭 및 상기 소자분리막 패턴의 폭은 아래로 내려갈수록 좁아지는 것을 특징으로 하는 반도체 장치의 게이트 패턴.The width of the second conductive layer pattern and the width of the device isolation layer pattern is narrowed downwards, the gate pattern of the semiconductor device.
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