KR20060007677A - Method for manufacturing bipolar junction transistor - Google Patents
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Abstract
본 발명은 고전압(high voltage)용으로 사용가능한 바이폴라 접합 트랜지스터(bipolar junction transistor : BJT)의 제조방법을 개시한다. 개시된 본 발명의 방법은, 고전압용 P형 웰이 구비된 반도체 기판을 제공하는 단계; 상기 기판의 소정 영역에 P형 불순물을 이온주입하여 팔각형 모양(octagonal)의 P형 베이스 영역을 형성하는 단계; 상기 기판 결과물에 대해 열처리를 실시하는 단계; 상기 P형 베이스 영역 내에 N형 불순물을 이온주입하여 팔각형 모양의 N형 베이스 영역을 형성하는 단계; 상기 P형 베이스 영역과 N형 베이스 영역의 경계 사이의 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 상기 트렌치 표면에 매립 산화막을 증착하여 소자분리막을 형성하는 단계; 상기 N형 베이스 영역 내에 N형 불순물을 이온주입하여 팔각형 모양의 에미터 영역을 형성하는 단계; 상기 N형 베이스 영역 내에 N형 불순물을 이온주입하여 상기 소자분리막을 경계로 상기 에미터 영역 양측에 콜렉터 영역을 형성하는 단계; 및 상기 P형 베이스 영역 내에 P형 불순물을 이온주입하여 상기 P형 베이스 영역 경계와 소자분리막 사이의 P형 베이스 영역 내에 베이스 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method of manufacturing a bipolar junction transistor (BJT) that can be used for high voltage. The disclosed method includes the steps of providing a semiconductor substrate having a high voltage P-type well; Implanting P-type impurities into a predetermined region of the substrate to form an octagonal P-type base region; Performing heat treatment on the substrate resultant; Implanting N-type impurities into the P-type base region to form an octagonal N-type base region; Etching the substrate between the boundary of the P-type and N-type base regions to a predetermined depth to form a trench; Forming a device isolation film by depositing a buried oxide film on the trench surface to fill the trench; Implanting N-type impurities into the N-type base region to form an octagonal emitter region; Implanting N-type impurities into the N-type base region to form collector regions on both sides of the emitter region with respect to the device isolation layer; And ion-implanting P-type impurities into the P-type base region to form a base region in the P-type base region between the boundary of the P-type base region and the device isolation layer.
Description
도 1은 종래 바이폴라 접합 트랜지스터를 나타낸 단면도.1 is a cross-sectional view showing a conventional bipolar junction transistor.
도 2는 종래 바이폴라 접합 트랜지스터의 문제점을 설명하기 위한 평면도.2 is a plan view for explaining the problem of the conventional bipolar junction transistor.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 바이폴라 접합 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.3A to 3C are cross-sectional views illustrating a method of manufacturing a bipolar junction transistor according to an embodiment of the present invention.
도 4는 본 발명의 일실시예에 따른 바이폴라 접합 트랜지스터를 나타낸 평면도.4 is a plan view illustrating a bipolar junction transistor according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
20 : 반도체 기판 21 : P형 웰20 semiconductor substrate 21 P-type well
22 : P형 베이스 영역 23 : N형 베이스 영역22: P type base area 23: N type base area
24 : 트렌치 25 : 소자분리막24: trench 25: device isolation film
26a : 에미터 영역 26b : 콜렉터 영역26a:
26c : 베이스 영역 27 : 층간절연막26c: base region 27: interlayer insulating film
28 : 콘택홀 29 : 플러그28: contact hole 29: plug
30a : 에미터 콘택 30b : 콜렉터 콘택30a:
30c : 베이스 콘택30c: base contact
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콜렉터 영역을 팔각형 모양(octagonal)으로 형성함으로써 접합면적을 늘려 전류량을 증가시킴과 동시에 고전압 마진을 확보할 수 있는 바이폴라 접합 트랜지스터(bipolar junction transisotr)의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to forming a collector region in an octagonal shape, thereby increasing bipolar junction transistors to increase the amount of current and secure high voltage margins. It relates to a method for producing a junction transisotr).
최근들어 고전압 소자와 저전압 소자를 하나의 반도체 칩에 집적하는 기술이 광범위하게 응용되고 있으며, 이에 따라 소자간의 격리에 SOI(Silicon On Insulator) 웨이퍼를 이용한 소자 격리 기술이 각광을 받고 있다. Recently, technology for integrating high voltage devices and low voltage devices into a single semiconductor chip has been widely applied, and accordingly, device isolation technology using a silicon on insulator (SOI) wafer has been in the spotlight.
예를 들어, 시스템에서 사용하는 로직 IC와 고전압용 IC를 함께 구비하는 반도체 IC에 대한 기술인 스마트 파워 IC가 반도체 기술의 한 방향으로 발전하고 있는데, 이 때, 필요한 소자가 로직(Logic)용 트랜지스터, 고전압(High Voltage)용 트랜지스터, 그리고, 바이폴라 접합 트랜지스터(Bipolar Junction Transistor : BJT) 등이 있다.For example, a smart power IC, a technology for a semiconductor IC having a logic IC used in a system and a high voltage IC, is developing in one direction of semiconductor technology. At this time, a necessary device is a transistor for logic, High voltage transistors, and bipolar junction transistors (BJTs).
한편, 고전압 공정에서는 로직(Logic)용 바이폴라 접합 트랜지스터만이 사용되고 있으나, 점차 고전압(High Voltage)용 바이폴라 접합 트랜지스터가 요구되고 있다. Meanwhile, in the high voltage process, only logic bipolar junction transistors are used, but increasingly, high voltage bipolar junction transistors are required.
이러한 고전압용 바이폴라 접합 트랜지스터를 제조함에 있어서, 가장 중요한 부분은 콜렉터(Collector) 영역으로서, 16~40V의 고전압을 사용할 때에 상기 콜렉 터 영역이 이에 대한 내압을 잘 견딜수 있느냐 하는 것, 즉, 콜렉터(Collector)와 베이스(Base) 영역의 항복 전압(Breakdown Boltage)(이하, BVCBO)을 높이는 것이 중요한 관건이다.In manufacturing such a high voltage bipolar junction transistor, the most important part is a collector region, and is the collector region able to withstand the breakdown voltage when using a high voltage of 16 to 40V, that is, the collector (Collector) ) And increasing the breakdown boltage (hereinafter referred to as BVCBO) in the base area are important.
도 1은 종래 바이폴라 접합 트랜지스터를 나타내는 단면도이다. 1 is a cross-sectional view illustrating a conventional bipolar junction transistor.
도 1에 도시된 바와 같이, STI 공정을 적용하여 고전압 적용시 필요한 에미터 영역(N+), 베이스 영역(P+) 및 콜렉터 영역(HN+) 간의 거리를 확보함으로써 고전압에 동작 가능한 바이폴라 접합 트랜지스터를 형성할 수 있다. 또한, 상기 BVCBO를 높이기 위한 방법으로는 콜렉터 영역(N+)(13c)과 베이스 영역(P+)(13b) 사이의 간격(a+b)을 증가시키는 방법이 있다. 이때, 상기 BVCBO와 간격(a+b)의 관계를 나타내는 수학식 1은 다음과 같다. As shown in FIG. 1, a bipolar junction transistor capable of operating at a high voltage may be formed by applying an STI process to secure a distance between an emitter region N +, a base region P +, and a collector region HN + necessary for a high voltage application. Can be. In addition, as a method for increasing the BVCBO, there is a method of increasing the distance a + b between the collector region (N +) 13c and the base region (P +) 13b. At this time, Equation 1 representing the relationship between the BVCBO and the interval (a + b) is as follows.
여기서, RB 는 베이스 저항(PBASE), RC 는 콜렉터 저항(HNWELL), LB 는 소자분리막과 접하는 베이스 길이, LC 는 소자분리막과 접하는 콜렉터 길이, WB 및 WC 는 공핍영역의 폭, Z는 전체 폭, NB 는 도핑된 베이스 영역, NC 는 도핑된 콜렉터 영역을 각각 나타낸다. 이때, LB 및 LC , 즉, 상기 콜렉터 영역(NN+)(13c)과 베이스 영역(P+)(13b) 사이의 간격(a+b)을 증가시키면, 상기 BVCBO를 증가시킬 수 있다. Where R B is the base resistance (PBASE), R C is the collector resistance (HNWELL), L B is the base length in contact with the device isolation film, L C is the collector length in contact with the device isolation film, and W B and W C are the width of the depletion region. Z represents the full width, N B represents the doped base region, and N C represents the doped collector region. At this time, by increasing the distance (a + b) between L B, and L C, that is, the collector region (NN +) (13c) and the base region (P +) (13b), it is possible to increase the BVCBO.
한편, 도 1에서 미설명된 도면부호 10은 반도체 기판을, 11은 N형 웰(HNWELL)을, 12는 P형 베이스 영역(PBASE)을, 13a는 에미터 영역(N+)을 각각 나타낸다.In FIG. 1,
그러나, 상기 바이폴라 접합 트랜지스터는 로직 영역에서만 사용되고 있으며, 작은 칩의 크기로 전류량을 증가시킬 수 없는 단점을 가지고 있다. 또한, 도 2에 도시된 바와 같이, 콜렉터와 베이스 영역의 항복 전압(BVCBO)을 높이기 위하여 콜렉터 영역과 베이스 영역 사이의 간격이 커짐으로 인해 칩의 크기가 커지며, 높은 전압에 견딜 수 있는 내압을 가진 소자가 없다.However, the bipolar junction transistor is used only in the logic region, and has a disadvantage in that the amount of current cannot be increased by the size of a small chip. In addition, as shown in FIG. 2, in order to increase the breakdown voltage (BVCBO) of the collector and the base region, the size of the chip increases due to the increase in the distance between the collector region and the base region, and has a breakdown voltage that can withstand high voltage. There is no device.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 콜렉터 영역을 팔각형 모양으로 형성함으로써 접합면적을 늘려 전류량을 증가시킴과 동시에 고전압 마진을 확보할 수 있는 바이폴라 접합 트랜지스터의 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, by providing a collector region in the shape of an octagonal shape to provide a method for manufacturing a bipolar junction transistor that can increase the amount of current by increasing the junction area and at the same time ensure a high voltage margin. Has its purpose.
상기와 같은 목적을 달성하기 위한 본 발명은, 고전압용 P형 웰이 구비된 반도체 기판을 제공하는 단계; 상기 기판의 소정 영역에 P형 불순물을 이온주입하여 팔각형 모양(octagonal)의 P형 베이스 영역을 형성하는 단계; 상기 기판 결과물에 대해 열처리를 실시하는 단계; 상기 P형 베이스 영역 내에 N형 불순물을 이온주입하여 팔각형 모양의 N형 베이스 영역을 형성하는 단계; 상기 P형 베이스 영역과 N형 베이스 영역의 경계 사이의 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단 계; 상기 트렌치를 매립하도록 상기 트렌치 표면에 매립 산화막을 증착하여 소자분리막을 형성하는 단계; 상기 N형 베이스 영역 내에 N형 불순물을 이온주입하여 팔각형 모양의 에미터 영역을 형성하는 단계; 상기 N형 베이스 영역 내에 N형 불순물을 이온주입하여 상기 소자분리막을 경계로 상기 에미터 영역 양측에 콜렉터 영역을 형성하는 단계; 및 상기 P형 베이스 영역 내에 P형 불순물을 이온주입하여 상기 P형 베이스 영역 경계와 소자분리막 사이의 P형 베이스 영역 내에 베이스 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object comprises the steps of providing a semiconductor substrate having a high voltage P-type well; Implanting P-type impurities into a predetermined region of the substrate to form an octagonal P-type base region; Performing heat treatment on the substrate resultant; Implanting N-type impurities into the P-type base region to form an octagonal N-type base region; Etching a substrate between the boundary of the P-type base region and the N-type base region to a predetermined depth to form a trench; Forming a device isolation film by depositing a buried oxide film on the trench surface to fill the trench; Implanting N-type impurities into the N-type base region to form an octagonal emitter region; Implanting N-type impurities into the N-type base region to form collector regions on both sides of the emitter region with respect to the device isolation layer; And ion-implanting P-type impurities into the P-type base region to form a base region in the P-type base region between the boundary of the P-type base region and the device isolation layer.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 바이폴라 접합 트랜지스터의 제조방법을 설명하기 위한 공정 단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a bipolar junction transistor according to an exemplary embodiment of the present invention.
도 3a에 도시된 바와 같이, 고전압용 P형 웰(HPWELL : 21)이 구비된 반도체 기판(20)을 제공한다. 그 다음, 상기 기판(20)의 소정 영역에 STI(shallow trench isolation) 공정을 적용하여 필드 산화막(미도시)을 형성함으로써 액티브 영역을 정의한다. 이어서, 상기 기판(20)의 소정 영역에 P형 불순물을 이온주입하여 팔각형 모양(octagonal)의 P형 베이스 영역(PBASE : 22)을 형성한 다음, 상기 기판(20) 결과물에 대해 열처리를 실시한다. 그 다음, 상기 P형 베이스 영역(22) 내에 N형 불순물을 이온주입하여 팔각형 모양의 N형 베이스 영역(NBASE : 23)을 형성한다.As shown in FIG. 3A, a
도 3b에 도시된 바와 같이, 상기 P형 베이스 영역(22)의 기판(20)을 소정 깊 이로 식각하여 트렌치(24)를 형성한다. 이어서, 상기 트렌치(24)를 매립하도록 상기 트렌치(24) 표면을 포함한 기판 상에 HDP 산화막을 증착한 다음, 상기 기판(20)이 노출되도록 HDP 산화막 표면을 CMP하여 P형 베이스 영역(22)과 N형 베이스 영역(23)의 경계 사이에 소자분리막(25)을 형성한다.As shown in FIG. 3B, a
그 다음, 상기 N형 베이스 영역(23)의 소정 영역에 제1감광막 패턴(미도시)을 형성한다. 이어서, 상기 감광막 패턴을 이온주입 마스크로 이용하여 상기 N형 베이스 영역(23) 내에 N형 불순물을 이온주입하여 팔각형 모양의 에미터 영역(HN+)(26a)을 형성한다. 그 다음, 상기 N형 베이스 영역(23) 내에 N형 불순물을 이온주입하여 상기 소자분리막(25)을 경계로 상기 에미터 영역(HN+)(26a) 양측에 콜렉터 영역(HN+)(26b)을 형성한다. Next, a first photoresist pattern (not shown) is formed in a predetermined region of the N-
이어서, 상기 제1감광막 패턴을 제거한 후에 상기 P형 베이스 영역(22) 경계와 소자분리막 사이의 P형 베이스 영역(22) 상에 제2감광막 패턴(미도시)을 형성한다. 그 다음, 상기 제2감광막 패턴을 이온주입 마스크로 이용하여 상기 P형 베이스 영역(22) 내에 P형 불순물을 이온주입하여 상기 P형 베이스 영역(22) 경계와 소자분리막 사이의 P형 베이스 영역(22) 내에 베이스 영역(P+)(26c)을 형성한다.Subsequently, after removing the first photoresist pattern, a second photoresist pattern (not shown) is formed on the P-
도 3c에 도시된 바와 같이, 상기 제2감광막 패턴을 제거한 다음, 상기 기판 결과물 상에 층간절연막(27)을 형성한다. 이어서, 상기 베이스 영역(26c)와 콜렉터 영역(26b) 및 에미터 영역(26a)이 노출되도록 상기 층간절연막을 식각하여 콘택홀(28)들을 형성한다. 그 다음, 상기 콘택홀(28)들이 매립되도록 도전막을 증착하여상기 베이스 영역(26c)와 콜렉터 영역(26b) 및 에미터 영역(26a)들과 각각 콘택되 는 플러들(29)을 형성한다.As shown in FIG. 3C, after removing the second photoresist pattern, an
이어서, 상기 플러그(29)들 상에 상기 베이스 영역(26c)와 콜렉터 영역(26b) 및 에미터 영역(26a)과 각각 콘택되는 베이스 콘택(30c)와 콜렉터 콘택(30b) 및 에미터 콘택(30a)을 형성한다.Subsequently, the base contact 30c, the collector contact 30b, and the emitter contact 30a which contact the
또한, 본 발명은 도 4에 도시된 바와 같이, 바이폴라 접합 트랜지스터를 형성하기 위해 팔각형 모양의 P형 베이스 영역(22)과 N형 베이스 영역을 형성한 후에 P형 베이스 영역(22)과 N형 베이스 영역의 경계 사이에 소자분리막(STI)을 형성한다. 그 다음, N형 베이스 영역 내에 에미터 영역(26a)과 콜렉터 영역(26b)을 형성한 후에 P형 베이스 영역(22) 내에 베이스 영역(26c)을 형성함으로써 접합 면적을 증가시킬 수 있다. 이로 인해, 기존의 바이폴라 접합 트랜지스터가 차지하는 총 단위 면적에 비례해서 전류량을 증가시킬 수 있다. Also, as shown in FIG. 4, the P-
또한, 상기 에미터 영역(26a)과 콜렉터 영역(26b)은 N형 베이스 영역이 감싸게 되고, 에미터 영역(26a), P형 베이스 영역(22) 및 콜렉터 영역(26b) 사이에는 각각 소자분리막이 형성되며, P형 웰 영역의 가장 외부에 형성되는 베이스 영역(26c)은 P형 베이스 영역(22) 영역이 감싸게 되어 고전압 마진을 확보할 수 있다. In addition, the
이상에서와 같이, 본 발명은 바이폴라 접합 트랜지스터 제조시 팔각형 모양의 P형 베이스 영역과 N형 베이스 영역을 형성한 후에 P형 베이스 영역과 N형 베이스 영역의 경계 사이에 소자분리막을 형성함으로써 접합 면적을 증가시킬 수 있으며, 이로 인해 상대적으로 전류량이 증가된 바이폴라 접합 트랜지스터를 제조할 수 있다.As described above, the present invention forms an octagonal P-type base region and an N-type base region in the fabrication of a bipolar junction transistor, and then forms a junction area between the P-type base region and the N-type base region by forming an isolation layer. It is possible to increase a bipolar junction transistor with a relatively increased amount of current.
또한, P형 베이스 영역과 N형 베이스 영역의 경계 사이에 소자분리막을 형성함으로써 에미터 영역, 베이스 영역 및 콜렉터 영역 경계에서 고전압 마진을 확보할 수 있다.In addition, by forming an isolation layer between the boundary between the P-type base region and the N-type base region, it is possible to secure a high voltage margin at the boundary between the emitter region, the base region and the collector region.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111446241A (en) * | 2020-04-30 | 2020-07-24 | 上海维安半导体有限公司 | Low-capacitance high-power transient voltage suppressor and manufacturing method thereof |
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| KR101077057B1 (en) | 2011-10-26 |
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