JP2718257B2 - Reduction of buried layer capacitance in integrated circuits. - Google Patents
Reduction of buried layer capacitance in integrated circuits.Info
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Description
【発明の詳細な説明】 技術分野 本発明は、同一の半導体基板内に製造されるデバイス
要素とデバイス要素との間に電気的分離を与える技術に
関するものであって、更に詳細には、例えば、バイポー
ラ、CMOS及びBiCMOSデバイス等において容量結合を低下
させた埋込み層を形成する方法に関するものである。Description: TECHNICAL FIELD The present invention relates to a technique for providing electrical isolation between device elements manufactured in the same semiconductor substrate, and more specifically to, for example, The present invention relates to a method for forming a buried layer with reduced capacitive coupling in bipolar, CMOS, BiCMOS devices and the like.
従来技術 埋込み層は、バイポーラ及びMOSFET集積回路において
接合分離を与える。埋込み層の使用態様としては、バイ
ポーラ及びBiCMOSプロセスにおけるNPNトランジスタの
補助コレクタを形成すること、及びCMOS及びBiCMOSプロ
セスにおける分離型Ｐウエル及びＮウエルを形成するこ
と等がある。バイポーラデバイス、特にNPNトランジス
タにおいては、コレクタ・基板接合の容量がデバイス速
度に影響を与え、且つデバイス速度が重要である場合に
は、低い値のものとされねばならない。BiCMOSデバイス
においては、ウエルとウエルとの間の容量がノイズ及び
信号カップリングに影響を与え、且つノイズ及びカップ
リング問題が回避されるべきである場合には、低い値の
ものでなければならない。Prior Art Buried layers provide junction isolation in bipolar and MOSFET integrated circuits. Uses of the buried layer include forming auxiliary collectors for NPN transistors in bipolar and BiCMOS processes, and forming separate P-wells and N-wells in CMOS and BiCMOS processes. In bipolar devices, particularly NPN transistors, the capacitance at the collector-substrate junction affects device speed, and must be reduced if device speed is important. In BiCMOS devices, the capacitance between wells affects noise and signal coupling, and must be low if noise and coupling problems are to be avoided.
1983年５月３日に発行された米国特許第4,381,956号
（Lane）において開示されているプロセスにおいては、
異なった導電型の隣接する埋込みチャンネルが以下の如
くに形成される。Ｐ型基板が、酸化及び選択したＮ型不
純物に対して不透過性乃至は耐久性を有する第一マスク
で被覆する。該マスクは二つの層を有しており、即ち基
板上に形成される二酸化シリコン層と、該酸化物層上に
設けられる窒化シリコン層である。Ｎ型ドーパントを、
該マスク内の開口を介して、基板の選択領域内に注入す
る。爾後の熱ステップにおいて、該ドーパントは該開口
下の基板内にドライブされ、且つ該開口内に厚い酸化物
が形成される。この厚い酸化物領域は、第二「相補的」
マスクを形成し、それは何等付加的な整合ステップを使
用することなしに、第一マスクの開口と自動的に整合し
且つ一致している。該窒化物層を除去し、且つＰ型ドー
パントを該基板内に注入する。この厚い酸化物領域は、
前に注入したＮ型領域をこのＰ型注入から保護する。し
かしながら、その結果得られるＮ型及びＰ型埋込みチャ
ンネルは、互いに良好に「分離」されるものではなく、
即ち、該プロセスの終りにおいて、接合領域における両
方のドーパントのキャリア濃度は比較的高いものであ
る。その結果、埋込み層の間には顕著な容量結合が存在
している。この点に関しては、R.S.Miller及びT.I.Kami
ns共著「集積回路用の装置電子学（Device Electronic
s for Integrated Circuits）」ジョンワイリアンド
サンズインコーポレイテッド出版、1977年、175頁を参
照すると良い。In the process disclosed in U.S. Pat. No. 4,381,956 (Lane) issued May 3, 1983,
Adjacent buried channels of different conductivity types are formed as follows. A P-type substrate is coated with a first mask that is impermeable or durable to oxidation and selected N-type impurities. The mask has two layers: a silicon dioxide layer formed on the substrate and a silicon nitride layer provided on the oxide layer. An N-type dopant,
Implantation is performed into selected areas of the substrate through openings in the mask. In a subsequent thermal step, the dopant is driven into the substrate under the opening and a thick oxide is formed in the opening. This thick oxide region forms a second "complementary"
A mask is formed, which is automatically aligned and coincident with the opening of the first mask without using any additional alignment steps. The nitride layer is removed and a P-type dopant is implanted into the substrate. This thick oxide region
The previously implanted N-type region is protected from this P-type implant. However, the resulting N-type and P-type buried channels are not well "isolated" from each other,
That is, at the end of the process, the carrier concentration of both dopants in the junction region is relatively high. As a result, there is significant capacitive coupling between the buried layers. In this regard, RSMiller and TIKami
ns, "Device Electronic for Integrated Circuits"
s for Integrated Circuits), John Wylie and Sons Incorporated Publishing, 1977, p. 175.
埋込み層領域とチャンネルストップ領域との制御した
横方向分離を達成するために埋込み層領域の自己整合を
与えるための技術は、1986年３月11日に発行された米国
特許第4,574,469号（Nastroianni et al.）に開示さ
れている。上記米国特許の第2K図を参照すると理解され
る如く、埋込み層とチャンネルストップとの間の分離21
dが達成されている。上記特許によれば、分離21dは、熱
プロセスステップ期間中にドープ領域の横方向広がりを
考慮に入れながら、あるマスク開口の幅を変化させるこ
とによって制御することが可能である。この結果を達成
するためには二つのマスクが必要である。上記特許の第
2A図は参照すると、第一マスクを使用して、酸化物−窒
化物二重マスク層内に開口及びスペーサ要素を形成す
る。このスペーサ要素は、基板内に形成されるべき埋込
み層領域の分離を決定する。理解される如く、このスペ
ーサ層の最小幅は、使用されるフォトリソグラフィ装置
の分解能によって制限される。上記特許の第2B図を参照
すると、第二マスクを使用して、Ｎ型埋込み層注入から
ある基板領域をシールドし、一方該注入に対して他の基
板領域を開放させる。Techniques for providing self-alignment of the buried layer region to achieve controlled lateral separation between the buried layer region and the channel stop region are described in US Pat. No. 4,574,469 issued Mar. 11, 1986 (Nastroianni et al.). al.). As can be understood with reference to FIG. 2K of the aforementioned U.S. Pat.
d has been achieved. According to the above patent, the isolation 21d can be controlled by changing the width of a certain mask opening, taking into account the lateral extent of the doped region during the thermal process step. Two masks are required to achieve this result. Of the above patent
Referring to FIG. 2A, a first mask is used to form openings and spacer elements in the oxide-nitride dual mask layer. This spacer element determines the isolation of the buried layer region to be formed in the substrate. As will be appreciated, the minimum width of this spacer layer is limited by the resolution of the photolithographic apparatus used. Referring to FIG. 2B of the above patent, a second mask is used to shield some substrate regions from the N-type buried layer implant while leaving other substrate regions open to the implant.
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、集積回路において
埋込み層間に良好な制御した横方向分離を与えることを
可能とした技術を提供することを目的とする。Object The present invention has been made in view of the above points, and has been made in view of the above-mentioned problems, and has been made in view of the above-mentioned drawbacks of the related art, and has been made in view of the above circumstances. The purpose is to provide.
構 成 本発明は、単一のマスクのみを使用することにより、
バイポーラ、CMOS及びBiCMOS集積回路等の種々のタイプ
の集積回路において埋込み層間に制御した横方向分離を
与えるものである。このような制御した分離特徴は、コ
レクタ−基板容量及びウエルとウエルとの接合容量の減
少を促進する。単一のイオン注入マスクステップのみを
使用するに過ぎないので、より経済的なプロセスを提供
することが可能である。Configuration The present invention uses only a single mask,
It provides controlled lateral isolation between buried layers in various types of integrated circuits, such as bipolar, CMOS and BiCMOS integrated circuits. Such controlled isolation features facilitate a reduction in collector-substrate capacitance and well-to-well junction capacitance. Since only a single ion implantation mask step is used, a more economical process can be provided.
本発明によれば、集積回路内に分離した埋込み層を製
造する方法が提供される。第一層（好適実施例において
は酸化物−窒化物−酸化物補助層を具備している）を基
板上に形成する。第二層（好適実施例においては、ホト
レジスト）を第一層上に形成する。第一ドーパント型埋
込み層イオン注入マスクに従って第二層をパターン形成
し、第一マスク用特徴部を形成する。これらの第一マス
ク用特徴部を使用して、第二マスク用特徴部を該第一層
から形成する。これらの第二マスク用特徴部（好適実施
例においては、酸化物−窒化物層内に形成される）は第
一マスク用特徴部と自己整合されており、且つ第一マス
ク用特徴部に関して選択したアンダーカットを有してい
る。第一マスク用特徴部によって被覆されている領域以
外の基板の領域内に、第一導電型のドーパントを注入す
る。第二マスク用特徴部によって被覆されている領域以
外の基板の領域上に第三マスク用特徴部を形成する。次
いで、第三マスク用特徴部によって被覆されている領域
以外の基板の領域内に第二導電型のドーパントを注入す
る。最後に、基板上にエピタキシャルシリコン層を成長
させる。According to the present invention, there is provided a method of manufacturing a separate buried layer in an integrated circuit. A first layer (having an oxide-nitride-oxide auxiliary layer in the preferred embodiment) is formed on the substrate. A second layer (in the preferred embodiment, a photoresist) is formed on the first layer. The second layer is patterned according to the first dopant-type buried layer ion implantation mask to form a first mask feature. Using these first mask features, a second mask feature is formed from the first layer. These second mask features (in the preferred embodiment, formed in the oxide-nitride layer) are self-aligned with the first mask feature and selected with respect to the first mask feature. Has an undercut. A dopant of the first conductivity type is implanted into regions of the substrate other than the region covered by the first mask feature. A third mask feature is formed on an area of the substrate other than the area covered by the second mask feature. The second conductivity type dopant is then implanted into regions of the substrate other than the region covered by the third mask feature. Finally, an epitaxial silicon layer is grown on the substrate.
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。EXAMPLES Hereinafter, specific embodiments of the present invention will be described in detail with reference to the accompanying drawings.
コレクタと基板との間の容量を減少させた双生埋込み
層BiCMOS集積回路10の断面を第１図に示してある。集積
回路10は、Ｐウエル28内に形成されたNMOSトランジスタ
20と、Ｎウエル38内に形成されたPMOSトランジスタ30
と、縦型NPNトランジスタ40とを有している。これらの
トランジスタは、互いに分離されており、且つ種々の分
離構成体12,14,16,17及び18によって集積回路の他の領
域から分離されており、該分離構成体の各々は、フィー
ルド酸化物領域及びＰ＋埋込み層へ延在するＰ＋フィー
ルド注入部等を有している。NMOSトランジスタ20は、LD
Dタイプのソース21とドレイン23とを有しており、ソー
ス及びドレインコンタクト22及び24を有しており、且つ
ゲート構成体25を有している。ゲート構成体25は、側壁
スペーサによって境界が決められており且つゲート酸化
膜26によってチャンネル領域から分離されているポリシ
リコンゲートの上に設けられたメタルコンタクトを有し
ている。PMOSトランジスタ30は、ソース31とドレイン33
とを有しており、ソース及びドレインコンタクト32及び
34を有しており、且つゲート構成体35を有している。ゲ
ート構成体35は、側壁スペーサによって境界が決められ
ており且つゲート酸化膜36によってチャンネル領域から
分離されているポリシリコンゲートの上に設けられてい
るメタルコンタクトを有している。NPNトランジスタ40
は、コレクタとして機能するＮウエル41と、ベース43
と、エミッタ45とを有している。コンタクト構成体42
は、Ｎウエル41内のＮ＋ドープコレクタシンクの上に設
けられており且つそれとオーミック接触を形成するアル
ミニウムコンタクトを有しており、且つそれはコレクタ
41に対するコンタクトのために設けられている。コンタ
クト構成体44は、Ｎ−ウエル41上方のＰ型ドープ領域の
上側に設けられており、且つそれとオーミック接触を形
成するアルミニウムコンタクトを有しており、且つそれ
はベース43に対するコンタクトを与えるために設けられ
ている。シリサイド導体46は、第一メタル（不図示）と
コンタクト即ち接触し、エミッタ45に対するコンタクト
を与えるために設けられている。それらを製造するのに
適したこれらの構成体及びプロセスは従来公知のものを
使用することが可能である。A cross-section of a dual buried layer BiCMOS integrated circuit 10 with reduced capacitance between the collector and the substrate is shown in FIG. The integrated circuit 10 includes an NMOS transistor formed in a P-well 28.
20 and a PMOS transistor 30 formed in the N well 38
And a vertical NPN transistor 40. These transistors are isolated from each other and are separated from other areas of the integrated circuit by various isolation structures 12, 14, 16, 17 and 18, each of which is a field oxide. And a P + field implant extending to the region and the P + buried layer. NMOS transistor 20 is LD
It has a D-type source 21 and a drain 23, has source and drain contacts 22 and 24, and has a gate structure 25. The gate structure 25 has a metal contact provided on a polysilicon gate bounded by sidewall spacers and separated from the channel region by a gate oxide 26. The PMOS transistor 30 has a source 31 and a drain 33
And source and drain contacts 32 and
34 and a gate structure 35. Gate structure 35 has a metal contact provided on a polysilicon gate bounded by sidewall spacers and separated from the channel region by gate oxide 36. NPN transistor 40
Is an N well 41 functioning as a collector and a base 43
And an emitter 45. Contact structure 42
Has an aluminum contact provided above the N + doped collector sink in N well 41 and forming an ohmic contact therewith, and
Provided for contact to 41. Contact structure 44 is provided above the P-type doped region above N-well 41 and has an aluminum contact forming an ohmic contact therewith, and it is provided to provide contact to base 43. Have been. The silicide conductor 46 contacts the first metal (not shown), and is provided to provide a contact to the emitter 45. As these components and processes suitable for producing them, conventionally known components and processes can be used.
第１図は、更に、基板12内において、Ｐ＋埋込み層5
0,52,54及びＮ＋埋込み層60,62を示している。以下に詳
細に説明する如く、これら種々の埋込み層は、制御した
対応で隣の埋込み層から分離されており、それにより、
コレクタ41と基板12との間の容量を最小としており（即
ち、Ｎ＋及びＰ＋埋込み層間の容量を減少させることに
より）且つトランジスタ40のスイッチング速度を改善
し、更にMOSトランジスタ20及び30のウエルとウエルと
の間の容量を減少させ、ノイズ及び信号カップリングを
最小とさせている。FIG. 1 further shows that the P + buried layer 5
0, 52, 54 and N + buried layers 60, 62 are shown. As will be described in detail below, these various buried layers are separated from adjacent buried layers in a controlled manner,
Minimizing the capacitance between the collector 41 and the substrate 12 (ie, by reducing the capacitance between the N + and P + buried layers) and improving the switching speed of the transistor 40, as well as the wells and wells of the MOS transistors 20 and 30 To minimize noise and signal coupling.
埋込み層50,52,54,60,62の形成を第２図乃至第７図に
示してある。The formation of the buried layers 50, 52, 54, 60, 62 is shown in FIGS.
第２図に示した如く、従来の熱酸化技術を使用して、
典型的にはＮ又はＰ−型ウエハである出発物質上に応力
緩和酸化物70を100乃至1000Åの範囲内の厚さに成長さ
せる。例えば、380Åの厚さが適切である。次いで、低
圧力CVD（LPCVD）技術を使用して、窒化物層72を、数百
Å乃至数千Åの範囲内の厚さに形成する。例えば、1500
Åの厚さが適切である。このウエハをスクライブし、次
いでCVD技術（高温又は低温）を使用して、後述する如
き適宜の厚さに酸化物を付着形成する。As shown in FIG. 2, using a conventional thermal oxidation technique,
A stress relaxation oxide 70 is grown on the starting material, typically an N or P-type wafer, to a thickness in the range of 100-1000 °. For example, a thickness of 380 mm is appropriate. The nitride layer 72 is then formed using low pressure CVD (LPCVD) technology to a thickness in the range of hundreds to thousands of square meters. For example, 1500
The thickness of Å is appropriate. The wafer is scribed, and then the oxide is deposited to an appropriate thickness using CVD techniques (high or low temperature) as described below.
次いで、Ｐ＋埋込み層マスクを付与して、Ｐ＋埋込み
層注入を受取るための基板領域を選択的に画定する。こ
のマスキング技術においては、爾後に注入されるボロン
イオンが基板12に到達することを防止するのに充分の厚
さの適宜のポジティブホトレジストを付着形成させる。
このホトレジストは、約0.5μｍ乃至２μｍの範囲内の
厚さに付着形成するが、例えば1.1μｍの厚さが適切で
ある。本プロセスは広範なホトレジスト厚さにおける変
動を許容可能なものであるから、この範囲内の選択した
厚さは、埋込み層50,52,54,60,62の形成に関するもの以
外の検討事項に依存する。該ホトレジスト層を適宜画像
形成し且つエッチングを行って、イオン注入停止マスク
用特徴部76,78を形成する。A P + buried layer mask is then applied to selectively define a substrate area for receiving the P + buried layer implant. In this masking technique, a suitable positive photoresist having a thickness sufficient to prevent subsequently implanted boron ions from reaching the substrate 12 is deposited.
The photoresist is deposited to a thickness in the range of about 0.5 μm to 2 μm, for example a thickness of 1.1 μm is suitable. Because the process can tolerate a wide range of photoresist thickness variations, the selected thickness within this range depends on considerations other than those related to the formation of buried layers 50,52,54,60,62. I do. The photoresist layer is appropriately imaged and etched to form ion implantation stop mask features 76,78.
第３図に示した如く、イオン注入停止マスク用特徴部
76及び78をマスクとして使用して酸化物層74をパターン
形成し、酸化物マスク用特徴部80及び82を形成する。そ
の下側に存在する窒化物層72は、エッチストップ層とし
て機能する。以下の説明から明らかな如く、注入停止マ
スク用特徴部76及び78がアンダーカットをされる程度
は、埋込み層50,60,52,62,54の制御した横方向分離を確
立する上で重要である。このアンダーカットの程度は、
幾つかの要因に依存するものであって、例えば、酸化物
層74の厚さ、使用する酸化物等方性エッチャントのタイ
プ及び濃度、及びエッチング時間及び温度等がある。約
2000ű200Åの厚さを有する酸化物層74の場合には、2
5℃の温度において約２分間の間7:1溶液内のHFをベース
としたエッチャント内に浸漬することにより、約0.5μ
ｍの適切なアンダーカットを得ることが可能である。注
意すべきことであるが、この酸化物層の厚さは通常10％
以内に維持されるが、実際には、より大きなものである
が尚且つ中程度の変動は殆ど影響を与えることはない。
なぜならば、酸化物層74の厚さにおける変動はアンダー
カットの範囲よりも小さいものだからであり、即ち、比
較すると、0.02μｍと0.5μｍである。所望により、処
理パラメータが所定の公差内のものであることを確保す
るために、公知の技術の臨界寸法試験を使用することが
可能である。As shown in FIG. 3, a feature for an ion implantation stop mask
The oxide layer 74 is patterned using 76 and 78 as a mask to form oxide mask features 80 and 82. The nitride layer 72 existing thereunder functions as an etch stop layer. As will be apparent from the following description, the degree to which the implant stop mask features 76 and 78 are undercut is important in establishing a controlled lateral separation of the buried layers 50, 60, 52, 62, 54. is there. The degree of this undercut is
Depending on several factors, such as the thickness of the oxide layer 74, the type and concentration of the oxide isotropic etchant used, and the etch time and temperature. about
For an oxide layer 74 having a thickness of 2000 ± 200 °, 2
By immersion in a HF-based etchant in a 7: 1 solution at a temperature of 5 ° C. for about 2 minutes, about 0.5 μm
It is possible to obtain a suitable undercut of m. Note that the thickness of this oxide layer is typically 10%
, But in practice larger but still moderate fluctuations have little effect.
This is because the variation in the thickness of the oxide layer 74 is smaller than the range of the undercut, that is, 0.02 μm and 0.5 μm in comparison. If desired, known techniques of critical dimension testing can be used to ensure that the processing parameters are within predetermined tolerances.
酸化物エッチングに続いて、適宜のＰ＋埋込み層注入
（矢印89）を行う。この注入のパラメータに対する値
は、領域84,86,88の上側に存在する層のタイプ及び厚さ
及び埋込み層50,52,54に対して所望される最終的な形状
に基づいて、領域84,86,88内に所望のドーパント濃度が
得られるように選択される。例えば、層72及び70を介し
てボロン注入を行う場合の適宜の値は、１×1013乃至４
×1013の範囲内のドーズ及び50−150keVの範囲内の電圧
を包含する。Subsequent to the oxide etching, an appropriate P + buried layer implantation (arrow 89) is performed. The values for the parameters of this implantation will depend on the type and thickness of the layer overlying the regions 84, 86, 88 and the final shape desired for the buried layers 50, 52, 54. It is selected to obtain the desired dopant concentration within 86,88. For example, when boron is implanted through the layers 72 and 70, a suitable value is 1 × 10 13 to 4
Includes doses in the range of × 10 13 and voltages in the range of 50-150 keV.
第４図に示した如く、注入停止マスク用特徴部76及び
78を適宜のレジスト剥離によって除去し、且つ酸化物特
徴部80及び82をマスクとして使用して窒化物層72（第３
図）をパターン形成し、窒化物マスク用特徴部90及び92
を形成する。公知のドライエッチ技術を使用して窒化物
層72をエッチングする。次いで、酸化物層70（第３図）
を適宜のウエットエッチ、例えば10:1又は7:1HF溶液に
よって除去し、窒化物マスク用特徴部90及び92の下側に
ベース酸化物セクション91及び93を形成する。これらの
酸化物マスク用特徴部80及び82は、所望により、完全に
除去するか又は除去しないものとすることが可能であ
る。窒化物マスク用特徴部90及び92の下側を除いて、完
全に除去することを確保するために酸化物層70を過剰に
エッチングするので、酸化物マスク用特徴部90及び92の
アンダーカットが発生する。短期間又は長期間のオーバ
ーエッチ（過剰エッチ）の何れを使用するかに依存し
て、このアンダータットは、約0.05μｍから0.10μｍの
範囲で変化する。このアンダーカットの効果は、後述す
る如く、爾後に形成されるバードビークを幾分増加させ
るためである。注意すべきことであるが、ベース酸化物
層70及び酸化物層74が本明細書に記載したものと異なっ
た厚さのものとすることが所望される場合には、注入停
止マスク用特徴部76及び78を形成する埋込み層マスクに
おける特徴部の寸法を適宜調節すれば良い。As shown in FIG. 4, the implantation stop mask feature 76 and
78 is removed by appropriate resist stripping, and the nitride layer 72 (third layer) is removed using oxide features 80 and 82 as a mask.
Figure) Patterned, nitride mask features 90 and 92
To form The nitride layer 72 is etched using a known dry etch technique. Next, the oxide layer 70 (FIG. 3)
Is removed by a suitable wet etch, eg, a 10: 1 or 7: 1 HF solution, to form base oxide sections 91 and 93 below the nitride mask features 90 and 92. These oxide mask features 80 and 82 can be completely removed or not removed as desired. Except for the underside of the nitride mask features 90 and 92, the oxide layer 70 is over-etched to ensure complete removal, so the undercut of the oxide mask features 90 and 92 Occur. Depending on whether a short-term or long-term overetch is used, this undertack varies from about 0.05 μm to 0.10 μm. The effect of the undercut is to somewhat increase the bird beak formed thereafter, as described later. Note that if it is desired that base oxide layer 70 and oxide layer 74 be of a different thickness than those described herein, the implant stop mask feature may be used. The dimensions of the features in the buried layer mask forming 76 and 78 may be appropriately adjusted.
次いで、第５図に示した如く、熱酸化ステップを行っ
て、爾後に注入される砒素イオンが基板12に到達するこ
とを防止するのに充分な厚さの厚い熱酸化物マスク用特
徴部100、102、104を成長させる。公知の技術を使用し
て、該酸化物を、900−1000℃の温度において約2000Å
乃至5000Åの範囲内の厚さに成長させる。本プロセスは
酸化物厚さにおける広範な変動を許容することが可能な
ものであるので、この範囲内において選択される厚さ
は、埋込み層50,52,54,60,62の形成に関するもの以外の
検討事項に依存する。酸化物マスク用特徴部100,102,10
4は、窒化物マスク用特徴部90及び92（第４図）が存在
しない区域内に形成される。窒化物マスク用特徴部90及
び92は、それらが被覆する基板領域における酸化物の成
長を禁止する。注意すべきことであるが、窒化物−酸化
物特徴部90,91及び92,93の端部においてバードビークが
形成され、且つ約0.15−0.3μｍだけイオン注入停止マ
スク特徴部76及び78に関して端部の変位を増加させる効
果を有しており（尚、この範囲は主に熱酸化物の厚さに
依存し、且つ例えば層70のオーバーエッチの範囲等のよ
うなその他の要因にも幾分依存する）、その結果、実効
的な端部の変位は0.65−0.8μｍの範囲内のものであ
る。A thermal oxidation step is then performed as shown in FIG. 5 to provide a thick thermal oxide mask feature 100 thick enough to prevent subsequently implanted arsenic ions from reaching substrate 12. , 102 and 104 are grown. Using known techniques, the oxide is reduced to about 2000 ° C at a temperature of 900-1000 ° C.
Grow to a thickness in the range of ~ 5000mm. Since the process is capable of tolerating wide variations in oxide thickness, the thickness selected within this range may not be relevant to the formation of the buried layers 50,52,54,60,62. Depends on the considerations. Features for oxide masks 100, 102, 10
4 are formed in areas where there are no nitride mask features 90 and 92 (FIG. 4). The nitride mask features 90 and 92 inhibit the growth of oxide in the substrate areas that they cover. Note that a bird's beak is formed at the edges of the nitride-oxide features 90, 91 and 92, 93 and that the edge is about 0.15-0.3 μm with respect to the ion implantation stop mask features 76 and 78. (This range depends mainly on the thickness of the thermal oxide and somewhat on other factors, such as the extent of over-etching of layer 70, etc.). As a result, the effective end displacement is in the range of 0.65-0.8 μm.
注入領域84,86,88を、熱酸化期間中において、幾分ア
ニールすると共にドライブインされるが、爾後のアニー
ル及びドライブイン（後述する）が必要である。The implanted regions 84, 86, 88 are somewhat annealed and driven in during the thermal oxidation period, but require subsequent annealing and drive-in (described below).
適宜の技術を使用して、窒化物マスク用特徴部90及び
92及び酸化物特徴部91及び93を剥離し、且つ注入酸化物
を150Åの厚さに熱成長させて、特徴部94及び96を形成
する。Using appropriate techniques, nitride mask features 90 and
Strip 92 and oxide features 91 and 93, and thermally grow implanted oxide to a thickness of 150 ° to form features 94 and 96.
次いで、第６図に示した如く、Ｎ＋埋込み層注入（矢
印119）を行う。この注入パラメータに対する値は、領
域112及び114の上側に存在する層のタイプ及び厚さ及び
埋込み層50,52、54に対して所望される最終的な形状に
基づいて、領域112及び114内に所望のドーパント濃度が
達成されるように選択される。例えば、特徴部94及び96
を介しての砒素注入に対する適宜の値としては、３×10
15乃至８×1015の範囲内のドーズ及び40−80keVの範囲
内の電圧を包含する。この注入は、Ｎ＋領域112及び114
を形成し、それらは、夫々、領域106及び108及び領域10
8及び110から自己整合されると共に離隔されている。Next, as shown in FIG. 6, N + buried layer implantation (arrow 119) is performed. The value for this implantation parameter depends on the type and thickness of the layer overlying the regions 112 and 114 and the final shape desired for the buried layers 50, 52, 54, within the regions 112 and 114. It is selected so that the desired dopant concentration is achieved. For example, features 94 and 96
An appropriate value for arsenic implantation through
Including a voltage in the range of dose and 40-80keV in the range of 15 to 8 × 10 15. This implant is performed for N + regions 112 and 114.
Which are the regions 106 and 108 and the region 10 respectively.
Self-aligned and spaced from 8 and 110.
次いで、１−３時間の間1000−1100℃の範囲内の温度
においてＰ＋及びＮ＋注入物をアニールすると共にドラ
イブインさせて、Ｐ＋領域116,118,120及びＮ＋領域122
及び124を第７図に示した如くに形成する。公知の技術
を使用して、酸化物マスク用特徴部94,96,100,102,104
を剥離し、基板12の表面をクリーニングし、且つ約1.5
μｍの厚さで５乃至21Ω・cmの固有抵抗を持ったエピタ
キシャルシリコン層を成長させる。The P + and N + implants are then annealed and driven in at a temperature in the range of 1000-1100 ° C. for 1-3 hours to provide P + regions 116, 118, 120 and N + regions 122.
And 124 are formed as shown in FIG. Using known techniques, oxide mask features 94, 96, 100, 102, 104
Is removed, the surface of the substrate 12 is cleaned, and
An epitaxial silicon layer having a thickness of μm and a specific resistance of 5 to 21 Ω · cm is grown.
次いで、公知の技術を使用して、MOSデバイス、バイ
ポーラデバイス、BiCMOSデバイス、又はその他のデバイ
スを製造し、第１図に示した如き集積回路10を形成す
る。これらの爾後的な製造ステップは、通常、種々の注
入アニールよりも低い温度で実施され、従って、領域11
6,118,120,122,124内の注入不純物が移動することは殆
どない。このようにして埋込み層50,52,54,60,62が得ら
れる。Then, using known techniques, MOS devices, bipolar devices, BiCMOS devices, or other devices are manufactured to form the integrated circuit 10 as shown in FIG. These subsequent fabrication steps are typically performed at lower temperatures than the various implant anneals, and
The implanted impurities in 6,118,120,122,124 hardly move. In this way, the buried layers 50, 52, 54, 60, 62 are obtained.
第１図の埋込み層50,52,54,60,62は以下の如き特性を
有している。領域50,52,54内の平均的なボロン濃度は１
×1016−１×1017の範囲内である。領域60及び62内の平
均的な砒素濃度は１×1019−１×1020の範囲内である。
埋込み層50,52,54に対応する適宜のＰ＋埋込み層分布を
第８図に示してあり、且つ埋込み層60及び62に対応する
適宜のＮ＋埋込み層分布を第９図に示してある。第８図
及び第９図において、縦軸は、ドーピング濃度を表わし
ており、且つ横軸はシリコン表面からの距離（μｍ）を
表わしている。第８図及び第９図の分布における端部
は、例えばフィールド注入及びウエル注入等のような他
の注入の影響なしに示されている。上述した如く、酸化
物マスク用特徴部100,102,104の実効的端部変位を伴っ
たこれらの分布は、Ｐ＋及びＮ＋埋込み層間の接合64,6
5,66,67を一時的に決定する。これらの分布は、集積回
路を製造する場合に行われる他の熱サイクルに対しての
みならず、Ｐ＋及びＮ＋注入アニール及びドライブイン
（第７図）温度及び時間に対して選択された値によって
達成される。当業者に明らかな如く、Ｐ＋及びＮ＋アニ
ール及びドライブインパラメータに対する値を選択する
場合、全ての熱サイクルを考慮すべきである。The buried layers 50, 52, 54, 60, 62 in FIG. 1 have the following characteristics. The average boron concentration in the regions 50, 52, 54 is 1
It is within the range of × 10 16 -1 × 10 17 . The average arsenic concentration in regions 60 and 62 is in the range of 1 × 10 19 -1 × 10 20 .
A suitable P + buried layer distribution corresponding to the buried layers 50, 52, 54 is shown in FIG. 8, and a suitable N + buried layer distribution corresponding to the buried layers 60 and 62 is shown in FIG. 8 and 9, the ordinate represents the doping concentration, and the abscissa represents the distance (μm) from the silicon surface. The edges in the distributions of FIGS. 8 and 9 are shown without the effects of other implants such as, for example, field implants and well implants. As described above, these distributions with effective edge displacement of the oxide mask features 100, 102, 104 are associated with the junctions 64,6 between the P + and N + buried layers.
5,66,67 is decided temporarily. These distributions are achieved by the values chosen for the P + and N + implant anneals and drive-in (FIG. 7) temperature and time, as well as for the other thermal cycles that occur when fabricating integrated circuits. Is done. As will be apparent to those skilled in the art, when choosing values for the P + and N + anneal and drive-in parameters, all thermal cycling should be considered.
以上、本発明の具体的実施の態様について詳細に説明
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に、種々の変形が可能であることは勿論である。例え
ば、本発明は、埋込み層50,52,54,60,62の上に形成する
デバイスのタイプや、特定の出発物質や、ドーパント及
びドーズや、ドーパント注入のシーケンスや、注入パラ
メータの値や、アニールパラメータの値又は本明細書に
記載した如く層の厚さ等によって制限されるべきもので
はなく、これらの特定の値は全て例示的なものであるに
すぎない。The specific embodiments of the present invention have been described above in detail. However, the present invention should not be limited to these specific examples, and various modifications may be made without departing from the technical scope of the present invention. Is of course possible. For example, the invention relates to the type of device to be formed on the buried layers 50, 52, 54, 60, 62, the specific starting materials, dopants and doses, the sequence of dopant implantation, the values of implantation parameters, It should not be limited by the value of the anneal parameter or the thickness of the layer as described herein, etc., and all of these specific values are merely exemplary.
第１図は本発明の一実施例に基づいて構成された実質的
に完成された集積回路を示した概略断面図、第２図乃至
第７図は第１図の集積回路を製造する一実施例における
中間のステップを示した各概略断面図、第８図及び第９
図は第１図のＮ＋及びＰ＋埋込み層に対する分布を示し
た各グラフ図、である。 （符号の説明） 10:集積回路 12,14,16,17,18:分離構成体 20:NMOSトランジスタ 28:P−ウエル 30:PMOSトランジスタ 38:N−ウエル 50,52,54:P＋埋込み層 60,62:N＋埋込み層FIG. 1 is a schematic cross-sectional view showing a substantially completed integrated circuit constructed according to one embodiment of the present invention, and FIGS. 2 to 7 are one embodiment of manufacturing the integrated circuit of FIG. FIGS. 8 and 9 show schematic cross-sectional views showing intermediate steps in the example.
The figures are graphs showing distributions for the N + and P + buried layers in FIG. (Explanation of Signs) 10: Integrated Circuit 12, 14, 16, 17, 18: Separate Structure 20: NMOS Transistor 28: P-Well 30: PMOS Transistor 38: N-Well 50, 52, 54: P + Buried Layer 60 , 62: N + embedded layer
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−235368（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of front page (56) References JP-A-1-235368 (JP, A)
Claims (9)
おいて、 基板上に第１層を形成し、 前記第１層上に第２層を形成し、 前記第２層上に第３層を形成し、 前記第３層上に第４層を形成し、 第１マスク用特徴部を前記第４層から形成し、 前記第１マスク用特徴部と整合しており且つ前記第１マ
スク用特徴部に関して第１の選択したアンダーカットを
持っている第２マスク用特徴部を前記第３層から形成
し、 前記第１マスク用特徴部によって被覆されている領域以
外の前記基板の領域内に第１導電型のドーパントを注入
し、 前記第２マスク用特徴部と整合している第３マスク用特
徴部を前記第２層から形成し、 前記第３マスク用特徴部と整合しており且つ前記第３マ
スク用特徴部に関して第２の選択したアンダーカットを
持っている第４マスク用特徴部を前記第１層から形成
し、 前記第４マスク用特徴部によって被覆されている領域以
外の前記基板の領域に第５マスク用特徴部を形成し、 前記第５マスク用特徴部によって被覆されている領域以
外の前記基板の領域内に第２導電型のドーパントを注入
し、且つ 前記基板上にエピタキシャルシリコン層を形成する、 上記各ステップを有することを特徴とする方法。1. A method of manufacturing a buried layer in an integrated circuit, comprising: forming a first layer on a substrate, forming a second layer on the first layer, and forming a third layer on the second layer. Forming a fourth layer on the third layer; forming a first mask feature from the fourth layer; aligning with the first mask feature and forming the first mask feature. Forming a second mask feature having a first selected undercut with respect to the portion from the third layer, and forming a second mask feature in a region of the substrate other than the region covered by the first mask feature. Implanting a dopant of one conductivity type, forming a third mask feature from the second layer that is aligned with the second mask feature, wherein the third mask feature is aligned with the third mask feature and A third having a second selected undercut with respect to the third mask feature Forming a mask feature from the first layer; forming a fifth mask feature in an area of the substrate other than the area covered by the fourth mask feature; Implanting a dopant of the second conductivity type into regions of the substrate other than the regions covered by the first conductive type, and forming an epitaxial silicon layer on the substrate.
マスク用特徴部を形成するステップが、前記第１マスク
用特徴部の物質及び前記第２層の物質と比較的非反応性
であるエッチャントで前記第３層を等方的にエッチング
することを特徴とする方法。2. The method according to claim 1, wherein
Forming a mask feature isotropically etching the third layer with an etchant that is relatively unreactive with the material of the first mask feature and the material of the second layer. And how.
導電型ドーパントの注入に続いて前記基板をアニール
し、且つ前記第２導電型ドーパントの注入に続いて前記
基板をアニールすることを特徴とする方法。3. The method according to claim 1, wherein
Annealing the substrate following implantation of the dopant of the conductivity type and annealing the substrate following implantation of the dopant of the second conductivity type.
マスク用特徴部を形成するステップが、前記第１及び第
２マスク用特徴部を剥離し、前記第４マスク用特徴部に
よって被覆されている領域以外の前記基板の領域を露出
させ、前記露出された領域に二酸化シリコン特徴部を形
成する、ことを特徴とする方法。4. The method according to claim 1, wherein
Forming a mask feature, exfoliating the first and second mask features, exposing regions of the substrate other than the region covered by the fourth mask feature, Forming a silicon dioxide feature in the region.
２マスク用特徴部を前記第３層から形成するために前記
第２層の表面物質及び前記第４層の物質と比較的非反応
性であるエッチャントで前記第３層を等方的にエッチン
グし、 前記第３マスク用特徴部を形成するステップが、前記第
２マスク用特徴部の形態で前記第３マスク用特徴部を前
記第２層から形成するために前記第３層の物質と比較的
非反応性であるエッチャントで前記第２マスク用特徴部
を上側に持った前記第２層をエッチングし、且つ 前記第４マスク用特徴部を形成するステップが、前記第
４マスク用特徴部を前記第１層から形成するために前記
第２層の物質と比較的非反応性であるエッチャントで前
記第１層をエッチングする、 ことを特徴とする方法。5. The method according to claim 1, wherein the step of forming the second mask feature comprises the step of forming the second mask feature from the third layer. Forming the third mask feature by isotropically etching the third layer with an etchant that is relatively non-reactive with the material and the material of the fourth layer; In order to form the third mask feature from the second layer, the second mask feature having an etchant that is relatively non-reactive with the material of the third layer has the second mask feature on the upper side. Etching the two layers and forming the fourth mask feature is relatively non-reactive with the second layer material to form the fourth mask feature from the first layer. Etching the first layer with an etchant , Wherein the.
形成すると共に前記第２マスク用特徴部によって被覆さ
れている領域以外の前記基板の領域を露出させ、且つ 前記第５マスク用特徴部を形成する場合に、前記露出さ
せた領域に二酸化シリコン特徴部を形成する、 ことを特徴とする方法。6. The substrate according to claim 5, wherein the etching of the first layer comprises forming the fourth mask feature and excluding a region covered by the second mask feature. Exposing said region and forming said fifth mask feature, forming a silicon dioxide feature in said exposed region.
層が酸化物を有しており、前記第２層が窒化物を有して
おり、前記第３層が酸化物を有しており、且つ前記第４
層がホトレジストを有していることを特徴とする方法。7. The method according to claim 5, wherein
A layer having an oxide, the second layer having a nitride, the third layer having an oxide, and a fourth layer having an oxide.
A method wherein the layer comprises a photoresist.
層がホトレジストを有しており、且つ前記第１及び第２
マスク用特徴部を前記第５マスク用特徴部を形成する前
に剥離させることを特徴とする方法。8. The method according to claim 1, wherein
The layer comprises a photoresist, and the first and second
A method of stripping a mask feature prior to forming the fifth mask feature.
おいて、 基板上に第１層を形成し、 前記第１層上に第２層を形成し、 前記第２層上に第３層を形成し、 第１マスク用特徴部を前記第３層から形成し、 前記第１マスク用特徴部と整合しており且つ前記第１マ
スク用特徴部に関して第１の選択したアンダーカットを
持っている第２マスク用特徴部を前記第２層から形成
し、 前記第１マスク用特徴部によって被覆されている領域以
外の前記基板の領域内に第１導電型のドーパントを注入
し、 前記第２マスク用特徴部と整合しており且つ前記第２マ
スク用特徴部に関して第２の選択したアンダーカットを
持っている第３マスク用特徴部を前記第１層から形成
し、 前記第３マスク用特徴部によって被覆されている領域以
外の前記基板の領域に第４マスク用特徴部を形成し、 前記第４マスク用特徴部によって被覆されている領域以
外の前記基板の領域内に第２導電型のドーパントを注入
し、且つ 前記基板上にエピタキシャル層を形成する、 上記各ステップを有することを特徴とする方法。9. A method for manufacturing a buried layer in an integrated circuit, comprising: forming a first layer on a substrate; forming a second layer on the first layer; and forming a third layer on the second layer. Forming, forming a first mask feature from the third layer, aligning with the first mask feature and having a first selected undercut with respect to the first mask feature. Forming a second mask feature from the second layer; implanting a first conductivity type dopant into a region of the substrate other than the region covered by the first mask feature; Forming a third mask feature from the first layer that is aligned with the second feature and has a second selected undercut with respect to the second mask feature; Area of the substrate other than the area covered by Forming a fourth mask feature, implanting a second conductivity type dopant into regions of the substrate other than the region covered by the fourth mask feature, and forming an epitaxial layer on the substrate A method comprising the steps of:
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