KR20060006647A - Fabrication methods of a semiconductor device having a line shaped word line and semiconductor device fabricated thereby - Google Patents

Fabrication methods of a semiconductor device having a line shaped word line and semiconductor device fabricated thereby Download PDF

Info

Publication number
KR20060006647A
KR20060006647A KR1020040055757A KR20040055757A KR20060006647A KR 20060006647 A KR20060006647 A KR 20060006647A KR 1020040055757 A KR1020040055757 A KR 1020040055757A KR 20040055757 A KR20040055757 A KR 20040055757A KR 20060006647 A KR20060006647 A KR 20060006647A
Authority
KR
South Korea
Prior art keywords
word line
active region
trench
semiconductor substrate
layer
Prior art date
Application number
KR1020040055757A
Other languages
Korean (ko)
Inventor
김태헌
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040055757A priority Critical patent/KR20060006647A/en
Publication of KR20060006647A publication Critical patent/KR20060006647A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Abstract

라인형 워드라인을 갖는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자를 제공한다. 이 방법은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 것을 구비한다. 상기 활성영역의 소정영역을 식각하여 상기 활성영역을 가로지르는 트렌치를 형성한다. 상기 트렌치를 갖는 반도체기판 상에 게이트 절연막을 콘포멀하게 형성한다. 상기 게이트 절연막 및 상기 소자분리막 상에 상기 트렌치를 채우고, 상기 반도체기판의 상부면으로부터 소정높이를 갖는 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 트렌치 상부의 상기 활성영역을 가로지르는 직선 형태의 워드라인을 형성하되, 상기 워드라인은 상기 활성영역 및 상기 소자분리막 상에서 각각 동일한 폭을 갖도록 형성된다. Provided are a method of manufacturing a semiconductor device having a line word line, and a semiconductor device manufactured thereby. This method includes forming an isolation film that defines an active region in a predetermined region of a semiconductor substrate. A predetermined region of the active region is etched to form a trench that crosses the active region. A gate insulating film is conformally formed on the semiconductor substrate having the trench. The trench is filled on the gate insulating layer and the device isolation layer, and a gate conductive layer having a predetermined height is formed from an upper surface of the semiconductor substrate. The gate conductive layer is patterned to form a linear word line crossing the active region above the trench, wherein the word line is formed to have the same width on the active region and the device isolation layer.

Description

라인형 워드라인을 갖는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자{fabrication methods of a semiconductor device having a line shaped word line and semiconductor device fabricated thereby}TECHNICAL FIELD OF THE INVENTION A method for manufacturing a semiconductor device having a line word line and a semiconductor device manufactured thereby

도 1은 본 발명의 실시예에 따른 라인형 워드라인을 갖는 반도체소자를 설명하기 위한 평면도이다.1 is a plan view illustrating a semiconductor device having a line type word line according to an embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 라인형 워드라인을 갖는 반도체소자의 제조방법을 설명하기 위하여 도 1의 I-I′에 따라 취해진 단면도이다. 2A through 2D are cross-sectional views taken along line II ′ of FIG. 1 to explain a method of manufacturing a semiconductor device having a line type word line according to an embodiment of the present invention.

본 발명은 반도체 소자에 관한 것으로, 특히 라인형 워드라인을 갖는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a line word line and a semiconductor device manufactured thereby.

디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 셀 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 셀 트랜지스터의 채널길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 셀 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 누설전류가 증가되어 상기 디램소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디 램 소자의 집적도가 증가할지라도, 상기 단채널 효과를 억제하기 위하여 셀 트랜지스터의 채널길이를 늘리기 위하여 다양한 시도가 이루어지고 있다. As the degree of integration of semiconductor memory devices such as DRAM devices increases, the planar area occupied by cell transistors decreases. As a result, the channel length of the cell transistor is reduced to generate a short channel effect. In particular, when the short channel effect occurs in a cell transistor that is adopted in a memory cell of the DRAM device, the leakage current of the DRAM cell is increased to reduce the refresh characteristic of the DRAM device. Accordingly, various attempts have been made to increase the channel length of the cell transistor in order to suppress the short channel effect even if the integration degree of the DRAM element is increased.

예를 들어, 셀 트랜지스터의 채널길이를 늘리기 위하여 워드라인의 레이아웃 시에 셀 활성영역 상의 워드라인 폭은 늘리고, 소자분리막 상의 워드라인 폭은 좁히는 방향으로 레이아웃을 하는 방법이 있다. 상기 방법에 의하면, 상기 워드라인을 평면도로 보았을 때 웨이브 형상을 갖는다. 즉, 셀 활성영역을 가로지르는 워드라인의 폭은 최대한 늘리고, 상기 소자분리막을 가로지르는 워드라인의 폭은 줄이게 된다. 그 결과, 상기 웨이브 형상의 워드라인 저항은 증가하게 된다. 또한, 셀프 얼라인 콘택(self align contact)을 형성하기 위한 콘택 영역도 감소하게 된다. For example, in order to increase the channel length of the cell transistor, there is a method in which the word line width on the cell active region is increased while the word line is laid, and the word line width on the device isolation layer is narrowed. According to the method, the word line has a wave shape when viewed in plan view. In other words, the width of the word line across the cell active region is increased as much as possible, and the width of the word line across the device isolation layer is reduced. As a result, the wave shaped word line resistance is increased. In addition, the contact area for forming a self align contact is also reduced.

본 발명이 이루고자 하는 기술적 과제는 셀프 얼라인 콘택을 형성하기 위한 콘택 영역과 워드라인의 저항을 개선할 수 있는 반도체소자의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device capable of improving resistance of a contact region and a word line to form a self-aligned contact.

본 발명이 이루고자 하는 다른 기술적 과제는 셀프 얼라인 콘택을 형성하기 위한 콘택 영역과 워드라인의 저항을 개선할 수 있는 반도체소자를 제공하는데 있다.Another object of the present invention is to provide a semiconductor device capable of improving the resistance of a contact region and a word line for forming a self-aligned contact.

상기 기술적 과제들을 이루기 위하여, 본 발명은 라인형 워드라인을 갖는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자를 제공한다. In order to achieve the above technical problem, the present invention provides a method for manufacturing a semiconductor device having a line-type word line and a semiconductor device manufactured thereby.

본 발명의 일 실시예에 따르면, 라인형 워드라인을 갖는 반도체소자의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 것을 구비한다. 상기 활성영역의 소정영역을 식각하여 상기 활성영역을 가로지르는 트렌치를 형성한다. 상기 트렌치를 갖는 반도체기판 상에 게이트 절연막을 콘포멀하게 형성한다. 상기 게이트 절연막 및 상기 소자분리막 상에 상기 트렌치를 채우고, 상기 반도체기판의 상부면으로부터 소정높이를 갖는 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 트렌치 상부의 상기 활성영역을 가로지르는 직선 형태의 워드라인을 형성하되, 상기 워드라인은 상기 활성영역 및 상기 소자분리막 상에서 각각 동일한 폭을 갖도록 형성된다. According to an embodiment of the present invention, a method of manufacturing a semiconductor device having a line type word line is provided. This method includes forming an isolation film that defines an active region in a predetermined region of a semiconductor substrate. A predetermined region of the active region is etched to form a trench that crosses the active region. A gate insulating film is conformally formed on the semiconductor substrate having the trench. The trench is filled on the gate insulating layer and the device isolation layer, and a gate conductive layer having a predetermined height is formed from an upper surface of the semiconductor substrate. The gate conductive layer is patterned to form a linear word line crossing the active region above the trench, wherein the word line is formed to have the same width on the active region and the device isolation layer.

본 발명의 다른 실시예에 따르면, 라인형 워드라인을 갖는 반도체소자를 제공한다. 상기 소자는 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역의 소정영역을 가로지르도록 트렌치가 배치된다. 상기 반도체기판의 상부면으로부터 소정높이를 갖도록 상기 트렌치를 채우고 상기 활성영역을 가로지르는 직선형태를 갖되, 상기 활성영역 및 상기 소자분리막 상에서 각각 동일한 폭을 갖는 워드라인이 배치된다. 이 경우에 상기 워드라인 및 상기 활성영역 사이에 게이트 절연막이 개재된다.According to another embodiment of the present invention, a semiconductor device having a line type word line is provided. The device includes a device isolation layer disposed in a predetermined area of the semiconductor substrate to define an active area. The trench is disposed to cross a predetermined area of the active area. A word line having a straight line that fills the trench and crosses the active region so as to have a predetermined height from an upper surface of the semiconductor substrate is disposed on the active region and the device isolation layer. In this case, a gate insulating film is interposed between the word line and the active region.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the invention is not limited to the embodiments described below and may be embodied in other forms. Like numbers refer to like elements throughout.                     

도 1은 본 발명의 실시예에 따른 반도체소자를 나타낸 평면도이고, 도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위하여 도 1의 I-I′를 따라 취해진 단면도들이다. 1 is a plan view illustrating a semiconductor device according to an embodiment of the present invention, and FIGS. 2A to 2D are cross-sectional views taken along line II ′ of FIG. 1 to explain a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1 및 도 2a를 참조하면, 반도체기판(101) 내에 소자분리막(103)을 형성하여 적어도 하나의 활성영역(105)을 한정한다. 상기 소자분리막(103)은 STI(shallow trench isolation) 공정으로 형성될 수 있다. 상기 반도체기판(101)을 패터닝하여 상기 활성영역(105) 내에 상기 활성영역(105)을 가로지르는 트렌치(107)를 형성한다. 이후, NH4OH, H2O2 및 H2O의 혼합액인 세정용액을 이용한 습식 세정 공정 또는 상기 반도체기판(101)과 반응하는 화학제를 이용한 건식 세정 공정을 이용하여 상기 트렌치(107)의 하부 모서리 부분을 둥글게 할 수 있다. 상기 트렌치(107)의 측벽들 및 바닥을 포함하는 상기 활성영역(105) 상에 게이트 절연막(109)을 콘포멀하게 형성한다. 상기 게이트 절연막(109)은 실리콘 산화막으로 형성되는 것이 바람직하다. 1 and 2A, an isolation layer 103 is formed in the semiconductor substrate 101 to define at least one active region 105. The device isolation layer 103 may be formed by a shallow trench isolation (STI) process. The semiconductor substrate 101 is patterned to form trenches 107 that cross the active region 105 in the active region 105. Subsequently, the trench 107 may be formed using a wet cleaning process using a cleaning solution which is a mixture of NH 4 OH, H 2 O 2, and H 2 O or a dry cleaning process using a chemical reacting with the semiconductor substrate 101. The lower edge can be rounded. A gate insulating layer 109 is conformally formed on the active region 105 including the sidewalls and the bottom of the trench 107. The gate insulating film 109 is preferably formed of a silicon oxide film.

도 1 및 도 2b를 참조하면, 상기 게이트 절연막(109)을 갖는 반도체기판의 전면 상에 게이트 도전막(111)을 형성한다. 이 경우에, 상기 게이트 도전막(111)은 상기 트렌치(107) 내부가 매립되도록 형성된다. 상기 게이트 도전막(111)은 도핑된 폴리실리콘막으로 형성된다. 이 경우에, 상기 게이트 도전막(111)은 상기 게이트 절연막(109)을 갖는 반도체기판의 전면 상에 상기 트렌치(107)를 채우며 반도체기판 표면으로부터 소정높이를 갖도록 형성된다. 상기 게이트 도전막(111) 상에 하드 마스크막(115)을 형성한다. 상기 하드 마스크막(115)은 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다.1 and 2B, a gate conductive film 111 is formed on the entire surface of the semiconductor substrate having the gate insulating film 109. In this case, the gate conductive layer 111 is formed to fill the trench 107. The gate conductive layer 111 is formed of a doped polysilicon layer. In this case, the gate conductive film 111 is formed to fill the trench 107 on the entire surface of the semiconductor substrate having the gate insulating film 109 and to have a predetermined height from the surface of the semiconductor substrate. The hard mask layer 115 is formed on the gate conductive layer 111. The hard mask film 115 may be formed of a silicon nitride film or a silicon oxide film.

도 1 및 도 2c를 참조하면, 상기 하드 마스크막(도 2b의 115)을 패터닝하여 하드 마스크막 패턴(115′)을 형성한다. 상기 하드 마스크막(도 2b의 115)을 패터닝하는 것은 상기 하드 마스크막(도 2b의 115) 상에 상기 하드 마스크막(도 2b의 115)의 소정영역을 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 하드 마스크막(도 2b의 115)의 노출된 소정영역을 식각한 후, 상기 포토레지스트 패턴을 제거한다. 상기 하드 마스크막 패턴(115′)을 식각마스크로 사용하여 상기 게이트 도전막(111)을 식각하여 워드라인(111′)을 형성한다. 상기 워드라인(111′)은 평면도로 보았을 때, 상기 활성영역(105) 및 상기 소자분리막(103) 상에서 각각 동일한 폭(D)을 갖도록 직선 형태로 형성된다. 이 경우에, 상기 워드라인(111′)은 상기 활성영역(105) 내의 트렌치(107)와 중첩되도록 형성된다. 즉, 상기 활성영역(105) 및 상기 소자분리막(103)을 가로지르는 워드라인(111′)은 평면도로 보았을 때 그 폭이 같고, 평행한 직선 형태로 형성된다.1 and 2C, the hard mask layer 115 (in FIG. 2B) is patterned to form a hard mask layer pattern 115 ′. Patterning the hard mask film (115 of FIG. 2B) forms a photoresist pattern on the hard mask film (115 of FIG. 2B) to expose a predetermined region of the hard mask film (115 of FIG. 2B). After etching the exposed predetermined region of the hard mask film 115 of FIG. 2B using the photoresist pattern as an etching mask, the photoresist pattern is removed. The gate conductive layer 111 is etched using the hard mask pattern 115 ′ as an etch mask to form a word line 111 ′. The word line 111 ′ is formed in a straight line shape to have the same width D on the active region 105 and the device isolation layer 103 when viewed in plan view. In this case, the word line 111 ′ is formed to overlap the trench 107 in the active region 105. That is, the word lines 111 ′ crossing the active region 105 and the device isolation layer 103 have the same width when viewed in plan view and are formed in parallel straight lines.

도 1 및 도 2d를 참조하면, 상기 하드 마스크막 패턴(115′) 및 상기 워드라인(111′)의 측벽들을 둘러싸는 절연막 스페이서(117)를 형성한다. 상기 절연막 스페이서(117)는 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다. 1 and 2D, an insulating layer spacer 117 surrounding sidewalls of the hard mask layer pattern 115 ′ and the word line 111 ′ is formed. The insulating layer spacer 117 may be formed of a silicon nitride layer or a silicon oxide layer.

상기 하드마스크막 패턴(115′), 상기 절연막 스페이서(117) 및 상기 소자분리막(103)을 이온주입 마스크로 사용하여 상기 활성영역(105)의 반도체기판 내에 소스/드레인 영역(119)을 형성한다. A source / drain region 119 is formed in the semiconductor substrate of the active region 105 using the hard mask pattern 115 ′, the insulating layer spacer 117, and the device isolation layer 103 as an ion implantation mask. .                     

상기와 같이, 상기 워드라인(111′)은 상기 활성영역(105) 및 상기 소자분리막(103) 상에 그 폭이 일정하고 평행한 직선형태로 형성된다. 또한, 상기 활성영역(105)을 가로지르는 워드라인은 상기 트렌치(107)와 중첩되도록 형성된다. 그 결과, 상기 워드라인(111′)의 폭을 종래의 평탄한 반도체기판 상에 워드라인을 형성할 경우에 비하여 좁게 형성할 수 있다. 즉, 상기 활성영역(105) 내에서 상기 워드라인(111′)의 폭이 차지하는 비율이 낮아지므로, 상대적으로 상기 활성영역(105) 내의 상기 소스/드레인 영역(119) 상에 형성되는 셀프 얼라인 콘택을 위한 콘택 영역을 보다 넓게 확보 할 수 있다. 또한, 상기 워드라인(111′)의 저항을 감소시킬 수 있다. As described above, the word line 111 ′ is formed on the active region 105 and the device isolation layer 103 in a straight and parallel width. In addition, the word line crossing the active region 105 is formed to overlap the trench 107. As a result, the width of the word line 111 ′ may be narrower than that of the word line on a conventional flat semiconductor substrate. That is, since the ratio of the width of the word line 111 ′ in the active region 105 becomes lower, the self-alignment formed on the source / drain region 119 in the active region 105 is relatively performed. It is possible to secure a wider contact area for the contact. In addition, the resistance of the word line 111 ′ may be reduced.

상기 워드라인(111′)을 형성함에 있어서, 포토 공정에 의한 포토레지스트 패턴에 의하여 상기 워드라인(111′)의 반도체 기판 상에서의 위치가 결정된다. 상기 활성영역(105) 상의 워드라인이 상기 트렌치(107)와 중첩되도록 형성되는 것이 바람직하다. 그러나, 상기 포토 공정시 미스 얼라인이 발생하여 상기 활성영역(105) 상의 워드라인이 소자 분리막 방향으로 치우친다면 상기 소자 분리막 방향으로 치우친 워드라인과 소자 분리막 사이의 영역은 좁아지게 된다. 이 경우에, 소자 분리막 방향으로 치우친 워드라인과 소자 분리막 사이의 영역은 콘택 영역으로서 콘택을 형성하기 위한 공정, 예를 들어 셀프 얼라인 콘택 공정상 어려움이 있을 수 있다. 이 경우에, 본 발명의 실시예와 같이 상기 워드라인이 그 폭이 일정한 직선 형태로 형성됨으로써 상기 콘택 영역을 워드라인이 평탄한 반도체기판 상에 형성될 경우보다 더 여유 있게 확보할 수 있다. 또한, 상기 활성영역(105)의 반도체기판 내에 리세스 채널을 갖는 트랜지스터를 형성함으로써 단채널 효과에 의한 디램 소자의 리프레쉬 특성 저하를 방지할 수 있다.In forming the word line 111 ', the position of the word line 111' on the semiconductor substrate is determined by a photoresist pattern by a photo process. The word line on the active region 105 may be formed to overlap the trench 107. However, if a misalignment occurs during the photo process and the word line on the active region 105 is oriented in the direction of the device isolation layer, the area between the word line and the device isolation layer deviating in the direction of the device isolation layer is narrowed. In this case, a region between the word line and the device isolation layer oriented in the direction of the device isolation layer may have difficulty in forming a contact as a contact region, for example, a self-aligned contact process. In this case, as in the embodiment of the present invention, the word lines are formed in a straight line with a constant width so that the contact region can be more relaxed than when the word lines are formed on the flat semiconductor substrate. In addition, by forming a transistor having a recess channel in the semiconductor substrate of the active region 105, it is possible to prevent the refresh characteristic of the DRAM device due to a short channel effect.

도 1 및 도 2d를 다시 참조하여, 본 발명의 실시예에 따른 반도체소자를 설명하기로 한다. Referring back to FIGS. 1 and 2D, a semiconductor device according to an embodiment of the present invention will be described.

도 1 및 도 2d를 참조하면, 반도체기판(101) 내에 활성영역(105)을 한정하는 소자분리막(103)이 배치된다. 상기 활성영역(105) 내에 상기 활성영역(105)의 소정영역을 가로지르는 트렌치(107)가 배치된다. 상기 트렌치(107)의 측벽들 및 바닥 상에 게이트 절연막(109)이 콘포멀하게 배치된다. 상기 게이트 절연막(109)은 열산화막일 수 있다. 1 and 2D, an isolation layer 103 is formed in the semiconductor substrate 101 to define an active region 105. The trench 107 crossing the predetermined area of the active area 105 is disposed in the active area 105. The gate insulating layer 109 is conformally disposed on the sidewalls and the bottom of the trench 107. The gate insulating layer 109 may be a thermal oxide layer.

상기 활성영역(105) 및 상기 소자분리막(103)을 가로지르고, 상기 활성영역(105) 내의 상기 트렌치(109)를 채우며 상기 반도체기판의 표면으로부터 소정 높이를 갖는 워드라인(111′)이 그 폭(D)이 일정하고 평행한 직선으로 배치된다. 즉, 상기 활성영역(105) 및 상기 소자분리막(103) 상에서 각각 동일한 폭(D)을 갖고 평행한 직선 형상의 워드라인이 배치된다. 이 경우에, 상기 활성영역(105) 내의 워드라인과 상기 트렌치(109) 사이에는 게이트 절연막(109)이 개재된다. 상기 워드라인은 도핑된 폴리실리콘막 패턴(111′)일 수 있다.The width of the word line 111 ′ that crosses the active region 105 and the device isolation layer 103, fills the trench 109 in the active region 105, and has a predetermined height from the surface of the semiconductor substrate. (D) are arranged in constant and parallel straight lines. That is, word lines of parallel and linear shapes having the same width D are disposed on the active region 105 and the device isolation layer 103, respectively. In this case, a gate insulating film 109 is interposed between the word line and the trench 109 in the active region 105. The word line may be a doped polysilicon layer pattern 111 ′.

상기 워드라인(111′) 상에 하드 마스크막 패턴(111′)이 배치된다. 상기 하드마스크막 패턴(111′)은 실리콘 산화막 패턴 또는 실리콘 질화막 패턴일 수 있다. 상기 워드라인(111′) 및 상기 하드 마스크막 패턴(115′)의 측벽들을 둘러싸는 절연막 스페이서(117)가 배치된다. 상기 절연막 스페이서(117)는 실리콘 질화막 또는 실리콘 산화막일 수 있다. 상기 워드라인(111′)의 양측 방향에 위치한 활성영역의 반도체기판 내에 소스/드레인 영역(119)이 배치된다. The hard mask layer pattern 111 ′ is disposed on the word line 111 ′. The hard mask layer pattern 111 ′ may be a silicon oxide layer pattern or a silicon nitride layer pattern. An insulating layer spacer 117 is formed to surround sidewalls of the word line 111 ′ and the hard mask layer pattern 115 ′. The insulating layer spacer 117 may be a silicon nitride layer or a silicon oxide layer. A source / drain region 119 is disposed in the semiconductor substrate of the active region located in both directions of the word line 111 ′.

상기와 같이, 상기 워드라인(111′)이 상기 활성영역(105) 및 상기 소자분리막(103) 상에 배치됨에 있어서, 그 폭이 일정하고 평행한 직선형태로 배치됨과 동시에 상기 활성영역(105) 상에 리세스 채널이 형성되도록 배치된다. 그 결과, 셀프 얼라인 콘택을 위한 일정한 콘택 영역을 확보 할 수 있고, 상기 워드라인(111′)의 저항을 감소시킬 수 있다.As described above, when the word line 111 ′ is disposed on the active region 105 and the device isolation layer 103, the word lines 111 ′ are disposed in a constant and parallel straight line shape, and at the same time, the active region 105 is formed. It is arranged to form a recess channel on the top. As a result, it is possible to secure a constant contact area for self-aligned contact and to reduce the resistance of the word line 111 ′.

상술한 바와 같이 본 발명의 실시에 따르면, 활성영역 상에 리세스 채널을 갖는 트랜지스터를 형성함으로써 단채널 효과에 의한 디램 소자의 리프레쉬 특성 저하를 방지할 수 있다. 또한, 워드라인은 반도체 소자의 셀 레이아웃시 활성영역 및 소자분리막을 가로지르는 워드라인의 폭이 일정한 직선형태로 평행하게 배치됨으로써 워드라인과 소자분리막 사이에 위치하는 콘택 영역을 충분히 확보할 수 있다. 다시 말하면, 워드라인을 형성하기 위한 포토 공정시 미스 얼라인에 의하여 콘택 영역이 다소 좁아지더라도 워드라인이 직선으로 배치됨에 따라 활성영역 내의 워드라인 폭을 줄일 수 있고, 또한 그 폭이 일정한 직선 형태로 단순화되어 있기 때문에 콘택 영역을 확보하는데 유리하다.As described above, according to the embodiment of the present invention, the transistor having the recess channel is formed on the active region, thereby reducing the refresh characteristics of the DRAM device due to the short channel effect. In addition, since the word lines are arranged in parallel in a straight line in which the widths of the word lines across the active region and the device isolation layer are parallel in the cell layout of the semiconductor device, a contact region between the word line and the device isolation layer may be sufficiently secured. In other words, even when the contact area becomes slightly narrow due to the misalignment during the photo process for forming the word line, since the word lines are arranged in a straight line, the width of the word lines in the active area can be reduced, and the width thereof is constant. Since it is simplified to, it is advantageous to secure the contact area.

Claims (6)

반도체기판 내에 소자분리막을 형성하여 활성영역을 한정하고,Forming an isolation layer in the semiconductor substrate to define an active region, 상기 활성영역의 소정영역을 식각하여 상기 활성영역을 가로지르는 트렌치를 형성하고,Etching a predetermined area of the active area to form a trench that crosses the active area; 상기 트렌치를 갖는 반도체기판 상에 게이트 절연막을 콘포멀하게 형성하고,Conformally forming a gate insulating film on the semiconductor substrate having the trench, 상기 게이트 절연막 및 상기 소자분리막 상에 상기 트렌치를 채우고, 상기 반도체기판의 상부면으로부터 소정높이를 갖는 게이트 도전막을 형성하고,Filling the trench on the gate insulating film and the device isolation film, and forming a gate conductive film having a predetermined height from an upper surface of the semiconductor substrate; 상기 게이트 도전막을 패터닝하여 상기 트렌치 상부의 상기 활성영역을 가로지르는 직선 형태의 워드라인을 형성하되, 상기 워드라인은 상기 활성영역 및 상기 소자분리막 상에서 각각 동일한 폭을 갖도록 형성되는 것을 포함하는 반도체소자의 제조방법.Patterning the gate conductive layer to form a linear word line crossing the active region over the trench, wherein the word line is formed to have the same width on the active region and the device isolation layer, respectively. Manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 게이트 도전막은 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.The gate conductive film is a semiconductor device manufacturing method, characterized in that formed of a doped polysilicon film. 제 1 항에 있어서,The method of claim 1, 상기 게이트 도전막을 패터닝하기 전에, 상기 게이트 도전막 상에 하드마스크막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.And forming a hard mask film on the gate conductive film before patterning the gate conductive film. 반도체기판 내에 배치되어 활성영역을 한정하는 소자분리막; An isolation layer disposed in the semiconductor substrate to define an active region; 상기 활성영역의 소정영역을 가로지르도록 배치된 트렌치;A trench disposed to cross a predetermined region of the active region; 상기 반도체기판의 상부면으로부터 소정높이를 갖도록 상기 트렌치를 채우고 상기 활성영역을 가로지르는 직선형태를 갖되, 상기 활성영역 및 상기 소자분리막 상에서 각각 동일한 폭을 갖는 워드라인; 및A word line filling the trench so as to have a predetermined height from an upper surface of the semiconductor substrate and having a straight line across the active region, each word line having the same width on the active region and the device isolation layer; And 적어도 상기 워드라인 및 상기 활성영역 사이에 개재된 게이트 절연막을 포함하는 반도체소자.And a gate insulating layer interposed between at least the word line and the active region. 제 4 항에 있어서,The method of claim 4, wherein 상기 워드라인은 도핑된 폴리실리콘막 패턴인 것을 특징으로 하는 반도체소자.And the word line is a doped polysilicon layer pattern. 제 4 항에 있어서,The method of claim 4, wherein 상기 워드라인 상에 배치된 하드 마스크막 패턴; 및A hard mask layer pattern disposed on the word line; And 상기 워드라인 및 하드 마스크막 패턴의 측벽을 덮는 절연막 스페이서를 더 포함하는 반도체소자.And an insulating layer spacer covering sidewalls of the word line and the hard mask layer pattern.
KR1020040055757A 2004-07-16 2004-07-16 Fabrication methods of a semiconductor device having a line shaped word line and semiconductor device fabricated thereby KR20060006647A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040055757A KR20060006647A (en) 2004-07-16 2004-07-16 Fabrication methods of a semiconductor device having a line shaped word line and semiconductor device fabricated thereby

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040055757A KR20060006647A (en) 2004-07-16 2004-07-16 Fabrication methods of a semiconductor device having a line shaped word line and semiconductor device fabricated thereby

Publications (1)

Publication Number Publication Date
KR20060006647A true KR20060006647A (en) 2006-01-19

Family

ID=37118305

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040055757A KR20060006647A (en) 2004-07-16 2004-07-16 Fabrication methods of a semiconductor device having a line shaped word line and semiconductor device fabricated thereby

Country Status (1)

Country Link
KR (1) KR20060006647A (en)

Similar Documents

Publication Publication Date Title
KR100843715B1 (en) Contact structure in semiconductor device and method of forming the same
US9640665B2 (en) Fin FET and method of fabricating same
US7368769B2 (en) MOS transistor having a recessed gate electrode and fabrication method thereof
KR100642650B1 (en) Semiconductor devices having lateral extended active and method of fabricating the same
KR100865073B1 (en) Fabrication method for a trench transistor and corresponding trench transistor
KR100618861B1 (en) Semiconductor device having local recess channel transistor and method of fabricating the same
KR100739653B1 (en) Fin field effect transistor and method for forming the same
KR100763337B1 (en) Semiconductor device having buried gate line and method of fabricating the same
KR100843711B1 (en) Semiconductor device employing a transistor having a recessed channel region and methods of fabricating the same
KR100545863B1 (en) Semiconductor device having a fin structure and method of manufacturing the same
KR100673133B1 (en) Method for fabricating semiconductor device
US8507349B2 (en) Semiconductor device employing fin-type gate and method for manufacturing the same
US7662691B2 (en) Method for fabricating semiconductor device with epitaxial growth
JP4487266B2 (en) Semiconductor device
US20070145409A1 (en) Five channel fin transistor and method for fabricating the same
US7629215B2 (en) Semiconductor device and method of manufacturing the same
KR100618904B1 (en) Semiconductor device having finfet and method of forming the same
KR101139980B1 (en) Semiconductor device and method for forming the same
KR100790571B1 (en) Transistor and the method for manufacturing the same
KR100854502B1 (en) Semiconductor device employing a field effect transistor haivng a recess channel region and methods of fabrication the same
JP2013135029A (en) Semiconductor device manufacturing method
KR20060006647A (en) Fabrication methods of a semiconductor device having a line shaped word line and semiconductor device fabricated thereby
KR20060014672A (en) Semiconductor devices employing mos transistors having recessed channel regions and methods of fabricating the same
KR20050061221A (en) Semiconductor device having recessed gates and fabrication method thereof
KR100660327B1 (en) Transistor of semiconductor device and method for forming the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid