KR20060005626A - Bit-line driving circuit and method for integrated circuit memory device improving precharge and sense-amplifying scheme - Google Patents

Bit-line driving circuit and method for integrated circuit memory device improving precharge and sense-amplifying scheme Download PDF

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Abstract

프리차지 및 감지 증폭 스킴을 개선한 집적회로 메모리 장치의 비트라인 구동회로 및 구동방법이 개시된다. 상기 집적회로 메모리 장치의 비트라인 구동회로에서는, 감지 증폭 회로들에 구성되는 트랜지스터들의 게이트-소스간 전압을 증가시키기 위하여 보조 회로를 이용하여 비트라인들을 VCCA/2 보다 크거나 작게 프리차지하는 새로운 스킴을 이용한다. 또한, 더미 셀에 의하여, 셀 데이터 "1" 및 "0"에 대한 비트라인들에서의 전하 공유 후의 전압차를 일정하게 유지시킬 수 있다. 그리고, 옵셋 제어회로의 제어를 받는 감지 증폭회로에 의하여, 감지 증폭 회로에 구비되는 트랜지스터들의 문턱 전압 옵셋을 제거할 수 있고, 이때 비트라인들에서의 전하 공유 후의 전압차를 안정하게 하기 위하여 보조 회로가 이용된다. Disclosed are a bit line driver circuit and a method of driving an integrated circuit memory device having an improved precharge and sense amplification scheme. In the bit line driver circuit of the integrated circuit memory device, a new scheme for precharging bit lines larger or smaller than VCCA / 2 using an auxiliary circuit is used to increase the gate-source voltage of the transistors of the sense amplifier circuits. I use it. In addition, by the dummy cell, the voltage difference after charge sharing in the bit lines for the cell data "1" and "0" can be kept constant. And, by the sense amplifier circuit under the control of the offset control circuit, it is possible to eliminate the threshold voltage offset of the transistors provided in the sense amplifier circuit, in this case the auxiliary circuit to stabilize the voltage difference after the charge sharing in the bit lines Is used.

Description

프리차지 및 감지 증폭 스킴을 개선한 집적회로 메모리 장치의 비트라인 구동회로 및 구동방법{Bit-line driving circuit and method for integrated circuit memory device improving precharge and sense-amplifying scheme}Bit-line driving circuit and method for integrated circuit memory device improving precharge and sense-amplifying scheme

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 일반적인 집적회로 메모리 장치의 블록도이다.1 is a block diagram of a general integrated circuit memory device.

도 2는 일반적인 집적회로 메모리 장치에서 셀 어레이에 구비되는 메모리 셀들과 비트 라인 구동 회로를 나타내는 도면이다.2 is a diagram illustrating memory cells and a bit line driving circuit provided in a cell array in a general integrated circuit memory device.

도 3은 도 2의 비트 라인 구동 회로 동작 설명을 위한 타이밍도이다.3 is a timing diagram for describing an operation of the bit line driver circuit of FIG. 2.

도 4는 본 발명의 제1 일실시예에 따라 셀 어레이에 구비되는 메모리 셀들과 비트 라인 구동 회로를 나타내는 도면이다.4 is a diagram illustrating memory cells and a bit line driver circuit provided in a cell array according to a first embodiment of the present invention.

도 5는 도 4의 비트 라인 구동 회로 동작 설명을 위한 타이밍도이다.5 is a timing diagram for describing an operation of the bit line driver circuit of FIG. 4.

도 6은 본 발명의 제2 일실시예에 따라 셀 어레이에 구비되는 메모리 셀들과 비트 라인 구동 회로를 나타내는 도면이다.6 is a diagram illustrating memory cells and a bit line driving circuit provided in a cell array according to a second embodiment of the present invention.

도 7는 도 6의 비트 라인 구동 회로 동작 설명을 위한 타이밍도이다.FIG. 7 is a timing diagram for describing the operation of the bit line driver circuit of FIG. 6.

도 8은 본 발명의 제3 일실시예에 따라 셀 어레이에 구비되는 메모리 셀들과 비트 라인 구동 회로를 나타내는 도면이다.8 is a diagram illustrating memory cells and a bit line driver circuit provided in a cell array according to a third embodiment of the present invention.

도 9는 도 8의 비트 라인 구동 회로 동작 설명을 위한 타이밍도이다.9 is a timing diagram for describing an operation of the bit line driver circuit of FIG. 8.

도 10은 본 발명의 제4 일실시예에 따라 셀 어레이에 구비되는 메모리 셀들과 비트 라인 구동 회로를 나타내는 도면이다.10 is a diagram illustrating memory cells and a bit line driving circuit provided in a cell array according to a fourth embodiment of the present invention.

도 11은 도 10의 비트 라인 구동 회로 동작 설명을 위한 타이밍도이다.FIG. 11 is a timing diagram for describing an operation of the bit line driver circuit of FIG. 10.

본 발명은 집적회로 메모리 장치에 관한 것으로, 특히 비트라인의 프리차지 스킴을 개선하고, 감지 증폭기의 문턱전압(threshold voltage) 옵셋(offset)을 제거하여 셀 데이터를 안정적으로 리프레쉬(refresh)할 수 있도록 한 비트라인 구동회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit memory device, and in particular, to improve the precharge scheme of a bit line and to reliably refresh cell data by removing a threshold voltage offset of a sense amplifier. It relates to a bit line driving circuit.

도 1에 일반적인 집적회로 메모리 장치(100)가 도시되어 있다. 도 1을 참조하면, 상기 일반적인 집적회로 메모리 장치(100)는 셀 어레이(110), X-디코더(120), Y-디코더 및 데이터 출력부(130), 및 콘트롤러(310)를 구비한다. 상기 집적회로 메모리 장치(100)는 DRAM(dynamic random access memory)인 것으로 가정된다. 하지만, 이에 한정되지 않으며, SRAM(static random access memory) 등 다른 메모리 장치일 수도 있다. 상기 콘트롤러(140)는 상기 셀 어레이(110), 상기 X-디코더(120), 및 상기 Y-디코더 및 데이터 출력부(130)를 제어하여, 상기 셀 어레이(110)에 구비되는 메모리 셀들에 데이터를 라이트(write)하여 저장시키거나 메모리 셀들에 저장된 데이터를 리드(read)하여 외부로 출력시킨다. 주지된 바와 같이, 상기 X-디코더(120)는 데이터의 라이트 또는 리드 동작 시에, 상기 셀 어레이(110)에 구비되는 워드라인(wordline)을 선택하기 위하여 X-어드레싱을 수행한다. 상기 Y-디코더 및 데이터 출력부(130)는 데이터의 라이트 또는 리드 동작 시에, 상기 셀 어레이(110)에 구비되는 비트라인(bitline)을 선택하기 위하여 Y-어드레스싱을 수행하고, 독출되는 데이터를 감지 증폭하여 DQ 데이터(DOUT)를 출력한다. A general integrated memory device 100 is shown in FIG. 1. Referring to FIG. 1, the general integrated circuit memory device 100 includes a cell array 110, an X-decoder 120, a Y-decoder and a data output unit 130, and a controller 310. It is assumed that the integrated circuit memory device 100 is a dynamic random access memory (DRAM). However, the present invention is not limited thereto and may be another memory device such as static random access memory (SRAM). The controller 140 controls the cell array 110, the X-decoder 120, and the Y-decoder and the data output unit 130 to store data in memory cells included in the cell array 110. The data is written and stored, or data stored in the memory cells is read and output to the outside. As is well known, the X-decoder 120 performs X-addressing to select a wordline included in the cell array 110 during a data write or read operation. The Y-decoder and data output unit 130 performs Y-addressing to select a bitline included in the cell array 110 during data write or read operation, and reads the data. Detect and amplify and output DQ data (DOUT).

상기 셀 어레이(110)에는 도 2에 도시된 바와 같이, 다수의 메모리 셀들(111)과 상기 셀들(111)에 연결된 비트라인(BL/BLB)을 구동하는 회로(120)가 여러번 반복적으로 구비된다. 도 2의 비트 라인 구동 회로(120) 동작 설명을 위하여 도 3의 타이밍도가 참조된다. 상기 구동 회로(120)는 N 채널 MOSFET(metal-oxide-semiconductor field effect transistor)들(MN0, MN1)로 구성되는 제1 감지 증폭 회로(112), P 채널 MOSFET들(MP0, MP1)로 구성되는 제2 감지 증폭 회로(113), 상기 제1 감지 증폭 회로(112)의 동작시 VCCA 전압을 제공하는 N 채널 MOSFET(114), 상기 제2 감지 증폭 회로(113)의 동작시 VSS(접지) 전압을 제공하는 P 채널 MOSFET(115), 좌측 셀들을 위한 제1 프리차지 회로(116), 및 우측 셀들을 위한 제2 프리차지 회로(117)를 구비한다. 주지된 바와 같이, 상기 메모리 셀들(111)에 구비되는 하나의 메모리 셀(210)은, 리드 동작 시에 IO 라인(미도시)으로부터 입력되는 데이터를 소정 커패시터에 저장하거나, 라이트 동작 시에 상기 소정 커패시터에 저장된 데이터를 IO 라인(미도시)을 통하여 출력한다. 여기서, 하나의 메모리 셀의 선택은, 주지된 바와 같이, 상기 X-어드레싱에 의한 워드라인(WL0/WL1/.../WLn-2/WLn-1)의 선택과 상기 Y-어드레싱에 의한 비트라인(BL, BLB)의 선택에 의하여 이 루어진다. As illustrated in FIG. 2, the cell array 110 includes a plurality of memory cells 111 and a circuit 120 repeatedly driving a bit line BL / BLB connected to the cells 111. . The timing diagram of FIG. 3 is referred to for describing the operation of the bit line driving circuit 120 of FIG. 2. The driving circuit 120 includes a first sense amplifier circuit 112 composed of N-channel metal-oxide-semiconductor field effect transistors (MN0, MN1) and P-channel MOSFETs MP0, MP1. N-channel MOSFET 114 that provides a VCCA voltage during operation of the second sense amplifier circuit 113, the first sense amplifier circuit 112, and VSS (ground) voltage during operation of the second sense amplifier circuit 113. A P channel MOSFET 115, a first precharge circuit 116 for the left cells, and a second precharge circuit 117 for the right cells. As is well known, one memory cell 210 included in the memory cells 111 may store data input from an IO line (not shown) in a predetermined capacitor during a read operation or may be stored in the predetermined capacitor during a write operation. Data stored in the capacitor is output through an IO line (not shown). Here, the selection of one memory cell is, as is well known, the selection of the word line WL0 / WL1 /.../ WLn-2 / WLn-1 by the X-addressing and the bit by the Y-addressing. This is achieved by the selection of the lines BL and BLB.

리드/라이트 동작 시에 프리차지 회로들(116, 117) 각각은 PEQL과 PISOL 및 PEQR과 PISOR 신호에 응답하여 VBL 전압 레벨로 비트라인(BL, BLB)을 프리차징한다. 이에 따라, 도 3에 도시된 바와 같이, 예를 들어 WLn-1 워드라인이 선택되어 액티브됨으로써 메모리 셀(210)과 비트라인(BL/BLB) 간에 전하 공유(charge sharing)가 생기면, 그 후 제1 감지 증폭 회로(112) 및 제2 감지 증폭 회로(113) 각각은 MOSFET(114) 및 MOSFET(115) 각각으로부터 VSS 전압 및 VCCA 전압을 제공받아 비트라인(BL, BLB)에 존재하는 전압을 감지 증폭한다. 이때, 선택된 비트라인의 소정 컬럼 선택 신호가 액티브되면, 상기 감지 증폭된 신호가 IO 라인(미도시)으로 출력되고, IO 라인에 전달된 IO 데이터는 IO 감지 증폭기(미도시)에 의하여 다시 한번 감지 증폭됨으로써 DQ 패드로 출력된다. In the read / write operation, each of the precharge circuits 116 and 117 precharges the bit lines BL and BLB to the VBL voltage level in response to the PEQL and PISOL and PEQR and PISOR signals. Accordingly, as shown in FIG. 3, for example, when the WLn-1 word line is selected and activated, charge sharing occurs between the memory cell 210 and the bit line BL / BLB. Each of the first sense amplifying circuit 112 and the second sense amplifying circuit 113 receives a VSS voltage and a VCCA voltage from each of the MOSFET 114 and the MOSFET 115 to sense voltages present in the bit lines BL and BLB. Amplify. At this time, when a predetermined column select signal of the selected bit line is activated, the sense amplified signal is output to an IO line (not shown), and the IO data transferred to the IO line is once again sensed by an IO sense amplifier (not shown). It is amplified and output to the DQ pad.

한편, 반도체 공정 및 설계 기술이 날로 발전됨에 따라, 집적회로 메모리 장치의 칩 사이즈가 줄어들고, 스피드가 개선되고 있다. 그러나, 집적회로 메모리 장치를 구성하는 회로의 트랜지스터 사이즈가 작아지고 저전압 구동 방식이 적용되면서, 누설 전류, 노이즈, 특히, 감지 증폭 회로의 안정적인 데이터 감지 문제가 해결되야 할 문제로 나타났다. On the other hand, as semiconductor processes and design technologies are developed day by day, chip sizes of integrated circuit memory devices are reduced and speeds are improved. However, as the transistor size of the circuit constituting the integrated circuit memory device is reduced and the low voltage driving method is applied, leakage current, noise, and in particular, the problem of stable data sensing of the sense amplifier circuit has to be solved.

일반적인 프리차지 및 감지 증폭 스킴에서는 VBL 전압으로 VCCA/2를 사용하고, 메모리 셀(210)의 셀 데이터를 받는 비트라인(BL/BLB)에서는 감지 증폭 전에 [수학식 1]과 같이, ΔVBL 만큼 레벨 변화가 발생한다. 감지 증폭 회로들은 비트라인들(BL, BLB) 간에 ΔVBL의 전압차를 감지 증폭하여 VCCA 전압차로 만들어 출력한 다. [수학식 1]에서, Vcell은 셀(210)에 저장된 전압 레벨, VBL은 프리차지 레벨 VCCA/2, Cs는 셀(210)에 구비된 커패시터의 커패시턴스(capacitance), Cb는 비트라인(BL/BLB) 기생 커패시턴스이다. In the general precharge and sense amplification scheme, VCCA / 2 is used as the VBL voltage, and in the bit line (BL / BLB) receiving the cell data of the memory cell 210, the level is ΔVBL as shown in [Equation 1] before the sense amplification. Change occurs. The sense amplification circuits sense amplify the voltage difference of ΔVBL between the bit lines BL and BLB to make a VCCA voltage difference and output the same. In Equation 1, Vcell is the voltage level stored in the cell 210, VBL is the precharge level VCCA / 2, Cs is the capacitance of the capacitor provided in the cell 210, Cb is the bit line (BL / BLB) parasitic capacitance.

[수학식 1][Equation 1]

ΔVBL=(Vcell-VBL)/(1+Cs/Cb)ΔVBL = (Vcell-VBL) / (1 + Cs / Cb)

그러나, 현재 집적회로 메모리 장치의 동작 전압이 감소되고 있는 상황에서, 감지 증폭 회로들의 정확한 감지 증폭을 위하여, MOSFET들(MP0, MP1, MN0, MN1)의 문턱 전압(threshold voltage)을 낮추는 데에는 한계가 있고, 상기 MOSFET들(MP0, MP1, MN0, MN1)에 인가되는 게이트-소스(gate-source)간 전압(Vgs)을 증가시키기 위하여 프리차지 전압을 다른 레벨, 즉, VCCA/2 보다 크거나 작게함에도 쉽지 않은 문제가 있다. However, in the situation where the operating voltage of the integrated circuit memory device is currently being reduced, there is a limit to lowering the threshold voltages of the MOSFETs MP0, MP1, MN0, and MN1 for accurate sense amplification of the sense amplifier circuits. In order to increase the gate-source voltage Vgs applied to the MOSFETs MP0, MP1, MN0, and MN1, the precharge voltage is higher or lower than another level, that is, VCCA / 2. There is also a problem that is not easy.

또한, 감지 증폭 회로의 안정적인 데이터 감지를 위하여 상기 제1 감지 증폭 회로(111)에 구비된 N 채널 MOSFET들(MN0, MN1) 간의 문턱 전압 균일성 및 상기 제2 감지 증폭 회로(113)에 구비된 P 채널 MOSFET들(MP0, MP1) 간의 문턱 전압 균일성이 요구된다. 이러한 트랜지스터들 간의 문턱 전압 미스매치(mismatch)는, 집적회로 메모리 장치에서의 주기적인 데이터 리프레쉬(refresh) 시에 행하는 데이터의 감지 증폭 및 재 저장에서 에러를 발생시킬 수 있고, 이에 따라 성능에 악영향을 줄 수 있으므로, 결국 기능을 상실시킬 수 있다는 문제점이 있다. 만일, 예를 들어, 셀(210)과 비트라인(BL/BLB) 간의 전하 공유(charge sharing) 후에, 비트라인들(BL, BLB)간의 전압차가 N 채널 MOSFET들(MN0, MN1) 간의 문턱 전압 미스매치 량 (이하, 옵셋(offset)이라 한다)보다 작으면 감지 증폭 회로는 정상적인 데이터 감지에 실패한다. 즉, 리프레쉬 불량을 발생시킨다는 문제점이 있다.In addition, the threshold voltage uniformity between the N channel MOSFETs MN0 and MN1 included in the first sense amplifier circuit 111 and the second sense amplifier circuit 113 may be provided for stable data sensing of the sense amplifier circuit. Threshold voltage uniformity between the P channel MOSFETs MP0 and MP1 is required. Threshold voltage mismatches between these transistors can cause errors in the sense amplification and restoring of data that occurs during periodic data refreshes in integrated circuit memory devices, thereby adversely affecting performance. As a result, there is a problem that can eventually be lost. If, for example, after charge sharing between the cell 210 and the bit line BL / BLB, the voltage difference between the bit lines BL and BLB is a threshold voltage between the N channel MOSFETs MN0 and MN1. If it is smaller than the mismatch amount (hereinafter referred to as offset), the sense amplifier circuit fails to detect normal data. That is, there is a problem that a refresh failure occurs.

따라서, 본 발명이 이루고자하는 기술적 과제는, 비트라인 구동회로에 최소한의 소자를 추가하여, 용이하게 비트라인의 프리차지 레벨을 VCCA/2 보다 크거나 작게 하거나, 또는 감지 증폭 회로에 구비되는 트랜지스터들의 문턱 전압 옵셋을 보상할 수 있는 집적회로 메모리 장치의 비트라인 구동회로를 제공하는 데 있다.Accordingly, the technical problem to be achieved by the present invention is to add a minimum element to the bit line driver circuit, to easily reduce the precharge level of the bit line to be larger or smaller than VCCA / 2, or to provide the A bit line driving circuit of an integrated circuit memory device capable of compensating a threshold voltage offset is provided.

본 발명이 이루고자하는 다른 기술적 과제는, 상기 비트라인 구동회로를 이용하여 개선된 프리차지 스킴에 의한 감지 증폭 회로의 안정적인 동작을 제공하는 집적회로 메모리 장치의 비트라인 구동 방법을 제공하는 데 있다.Another object of the present invention is to provide a bit line driving method of an integrated circuit memory device which provides stable operation of a sense amplifier circuit by an improved precharge scheme using the bit line driving circuit.

상기의 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 집적회로 메모리 장치의 비트라인 구동회로는, 더미 셀, 제1 감지 증폭 회로, 제2 감지 증폭 회로, 프리차지 회로, 및 보조 회로를 구비하는 것을 특징으로 한다. 상기 더미 셀은 제1 기준 신호 또는 제2 기준 신호에 응답하여, 제1 더미 커패시터와 제1 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키거나, 제2 더미 커패시터와 제2 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시킨다. 상기 제1 감지 증폭 회로는 상기 전하 공유에 의한 상기 제1 비트라인 및 상기 제2 비트라인 사이의 전압차를, 제1 전원전압을 이용하여 감지 증폭한다. 상기 제2 감지 증폭 회로는 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭한다. 상기 프리차지 회로는 상기 제1 감지 증폭 회로 및 상기 제2 감지 증폭 회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지한다. 상기 보조 회로는 상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시킨다. 상기 보조 회로는, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키고, 상기 프리차지 회로는, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 작거나 큰 레벨로 프리차지하는 것을 특징으로 한다. In accordance with an aspect of the present invention, a bit line driving circuit of an integrated circuit memory device includes a dummy cell, a first sense amplifier circuit, a second sense amplifier circuit, a precharge circuit, and an auxiliary circuit. It is characterized by. The dummy cell shares a charge of a memory cell capacitor connected to the first dummy capacitor and the first bit line in response to the first reference signal or the second reference signal, or a memory connected to the second dummy capacitor and the second bit line. Share the charge on the cell capacitor. The first sense amplifier circuit senses and amplifies the voltage difference between the first bit line and the second bit line by the charge sharing using a first power supply voltage. The second sense amplifier circuit senses and amplifies the voltage difference between the bit lines due to the charge sharing using a second power supply voltage. The precharge circuit short-circuits and precharges the first bit line and the second bit line using a third power voltage after the sense amplification operation of the first sense amplifier circuit and the second sense amplifier circuit. The auxiliary circuit changes the voltage level held in the first bit line or the second bit line by the sense amplification to a new level before the precharge. The auxiliary circuit is changed in a direction of an intermediate level between the first power supply voltage and the second power supply voltage, and the precharge circuit is set to a level smaller than or greater than an intermediate level between the first power supply voltage and the second power supply voltage. It is characterized by precharging.

상기의 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 집적회로 메모리 장치의 비트라인 구동회로는, 제1 감지 증폭 회로, 제2 감지 증폭 회로, 프리차지 회로, 및 보조 회로를 구비하는 것을 특징으로 한다. 상기 제1 감지 증폭 회로는 제4 전원전압을 이용하여 제1 비트라인 및 제2 비트라인 각각을 상기 제4 전원전압에서 제1 MOSFET 및 제2 MOSFET 각각의 문턱전압 만큼 변경된 전압으로 만들고, 그 후 상기 제1 비트라인 또는 상기 제2 비트라인과 메모리 셀 커패시터 간의 전하 공유에 의하여 상기 제1 비트라인 및 상기 제2 비트라인 사이에 생기는 전압차를 제1 전원전압을 이용하여 감지 증폭한다. 상기 제2 감지 증폭 회로는 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭한다. 상기 프리차지 회로는 상기 제1 감지 증폭 회로 및 상기 제2 감지 증폭 회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지한다. 상기 보조 회로는 상기 감지 증폭 에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시킨다. According to another aspect of the present invention, a bit line driving circuit of an integrated circuit memory device includes a first sense amplifier circuit, a second sense amplifier circuit, a precharge circuit, and an auxiliary circuit. It is done. The first sense amplifier circuit makes each of the first bit line and the second bit line a voltage changed by the threshold voltage of each of the first MOSFET and the second MOSFET from the fourth power voltage using a fourth power supply voltage, and thereafter. The voltage difference generated between the first bit line and the second bit line by charge sharing between the first bit line or the second bit line and the memory cell capacitor is sensed and amplified using a first power voltage. The second sense amplifier circuit senses and amplifies the voltage difference between the bit lines due to the charge sharing using a second power supply voltage. The precharge circuit short-circuits and precharges the first bit line and the second bit line using a third power voltage after the sense amplification operation of the first sense amplifier circuit and the second sense amplifier circuit. The auxiliary circuit changes the voltage level held in the first bit line or the second bit line by the sense amplification to a new level before the precharge.

상기의 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 집적회로 메모리 장치의 비트라인 구동 방법은, 제1 기준 신호 또는 제2 기준 신호에 응답하여, 제1 더미 커패시터와 제1 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키거나, 제2 더미 커패시터와 제2 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키는 단계; 상기 전하 공유에 의한 상기 제1 비트라인 및 상기 제2 비트라인 사이의 전압차를, 제1 전원전압을 이용하여 감지 증폭하는 단계; 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 단계; 상기 제1 감지 증폭 회로 및 상기 제2 감지 증폭 회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 단계; 및 상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 단계를 구비하는 것을 특징으로한다. According to another aspect of the present invention, there is provided a method for driving a bit line of an integrated circuit memory device, in response to a first reference signal or a second reference signal, connected to a first dummy capacitor and a first bit line. Sharing the charge of the memory cell capacitor or sharing the charge of the memory cell capacitor connected to the second dummy capacitor and the second bit line; Sensing and amplifying a voltage difference between the first bit line and the second bit line by the charge sharing using a first power supply voltage; Sensing and amplifying the voltage difference between the bit lines by the charge sharing using a second power supply voltage; Shorting and precharging the first bit line and the second bit line using a third power supply voltage after a sense amplification operation of the first sense amplifier circuit and the second sense amplifier circuit; And changing the voltage level held in the first bit line or the second bit line to a new level before the precharge by the sense amplification.

상기의 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 집적회로 메모리 장치의 비트라인 구동 방법은, 제4 전원전압을 이용하여 제1 비트라인 및 제2 비트라인 각각을 상기 제4 전원전압에서 제1 MOSFET 및 제2 MOSFET 각각의 문턱전압 만큼 변경된 전압으로 만드는 단계; 상기 제1 비트라인 또는 상기 제2 비트라인과 메모리 셀 커패시터 간의 전하 공유에 의하여 상기 제1 비트라인 및 상기 제2 비트라인 사이에 생기는 전압차를 제1 전원전압을 이용하여 감지 증폭하는 단 계; 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 단계; 상기 제1 감지 증폭 회로 및 상기 제2 감지 증폭 회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 단계; 및 상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 단계를 구비하는 것을 특징으로 한다. According to another aspect of the present invention, there is provided a method for driving a bit line of an integrated circuit memory device, wherein each of the first bit line and the second bit line is configured using a fourth power voltage. Making a voltage changed by a threshold voltage of each of the first MOSFET and the second MOSFET at s; Sensing and amplifying a voltage difference generated between the first bit line and the second bit line by charge sharing between the first bit line or the second bit line and a memory cell capacitor using a first power supply voltage; Sensing and amplifying the voltage difference between the bit lines by the charge sharing using a second power supply voltage; Shorting and precharging the first bit line and the second bit line using a third power supply voltage after a sense amplification operation of the first sense amplifier circuit and the second sense amplifier circuit; And changing the voltage level held in the first bit line or the second bit line to a new level before the precharge by the sense amplification.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 4는 본 발명의 제1 일실시예에 따른 메모리 셀들(410)과 비트라인 구동회로(480)를 구비하는 셀 어레이(400)를 나타내는 도면이다. 상기 셀 어레이(400)는 다수의 비트라인 쌍들과 이들에 연결된 메모리 셀들 및 비트라인 구동회로들을 구비하지만, 도 4에는 하나의 비트라인 쌍(BL, BLB)과 연결된 메모리 셀들(410)과 비트라인 구동회로(480) 만을 간략히 나타내었다. 하나의 셀(411)은 MOSFET(412)과 커패시터(413)로 이루어지고, 상기 메모리 셀들(410)에는 이러한 셀(411)이 다수개 구비된다. 상기 메모리 셀들(410)에 구비되는 셀들은, 도 4에 도시된 바와 같이, 제1 비트라인(BL) 또는 제2 비트라인(BLB)에 한번씩 교대로 연결될 수 있다. 본 발 명의 제1 실시예에 따른 집적회로 메모리 장치의 비트라인 구동회로(480)는 더미 셀(420), 제1 감지 증폭회로(430), 제2 감지 증폭회로(440), 보조 회로(450) 및 프리차지 회로(470)를 구비한다. 이외에도, 상기 비트라인 구동회로(480)는 제1 전원 전압(VSS)을 LAB 라인에 전달하기 위한 MOSFET(460)을 구비한다. 위에서 기술된 IO 라인(미도시)과 IO 라인에 전달된 IO 데이터를 감지 증폭하는 IO 감지 증폭기(미도시)는 설명의 편의상 도 4에 도시되지 않았다. 도 4의 비트라인 구동회로(480)의 동작 설명을 위하여 도 5의 타이밍도가 참조된다. 도 5에서, VBL, VPP, VPP2, VBB2, VCCA, 및 VSS은 해당 라인 구동을 위한 서로 다른 소스 전압 레벨을 나타낸다. 이는 도 7, 9, 및 11에서도 마찬가지이다. 4 is a diagram illustrating a cell array 400 including memory cells 410 and a bit line driver circuit 480 according to an exemplary embodiment of the present invention. The cell array 400 includes a plurality of pairs of bit lines, memory cells and bit line driving circuits connected thereto, but the memory cells 410 and bit lines connected to one bit line pair BL and BLB are illustrated in FIG. 4. Only the drive circuit 480 is shown briefly. One cell 411 includes a MOSFET 412 and a capacitor 413, and a plurality of such cells 411 are provided in the memory cells 410. The cells provided in the memory cells 410 may be alternately connected to the first bit line BL or the second bit line BLB once as shown in FIG. 4. The bit line driver circuit 480 of the integrated circuit memory device according to the first exemplary embodiment of the present invention may include a dummy cell 420, a first sense amplifier 430, a second sense amplifier 440, and an auxiliary circuit 450. ) And a precharge circuit 470. In addition, the bit line driving circuit 480 includes a MOSFET 460 for transmitting the first power supply voltage VSS to the LAB line. The IO line (not shown) described above and the IO sense amplifier (not shown) for sensing and amplifying IO data transferred to the IO line are not shown in FIG. 4 for convenience of description. The timing diagram of FIG. 5 is referred to for describing the operation of the bit line driver circuit 480 of FIG. 4. In FIG. 5, VBL, VPP, VPP2, VBB2, VCCA, and VSS represent different source voltage levels for corresponding line driving. The same applies to FIGS. 7, 9, and 11.

도 4에서, 상기 더미 셀(420)은 제1 비트라인(BL)에 연결된 메모리 셀 커패시터(예를 들어, 413)와의 전하 공유를 위한 MOSFET들(421, 422) 및 커패시터(425)를 구비하고, 제2 비트라인(BLB)에 연결된 메모리 셀 커패시터(예를 들어, 414)와의 전하 공유를 위한 MOSFET들(423, 424) 및 커패시터(426)를 구비한다. 주지된 바와 같이, 메모리 장치의 비트라인 구동회로는 프리차지 동작, 전하 공유 동작, 및 감지 증폭 동작을 반복적으로 수행한다. 여기서, 상기 더미 셀(420)은 메모리 셀 데이터 리드 시에 이루어지는 감지 증폭회로들(430, 440)의 감지 증폭 동작 전에 비트라인들(BL, BLB) 간에 안정적인 전하 공유가 이루어지도록 한다. 즉, 상기 더미 셀(420)은 비트라인들(BL, BLB)에서의 전하 공유 후의 전압차(ΔVBL)가 일정하게 유지되도록 하여 안정적인 감지 증폭 동작에 도움을 준다. 즉, 메모리 셀들(410)에서 제1 비트라인(BL)에 연결된 셀이 선택된 경우에, 상기 더미 셀(420)은 제1 기준신호(REF_WL0)에 응답하여, MOSFET(422)에 의하여 제2 비트라인(BLB)에 접속되는 제1 더미 커패시터(425)와 제1 비트라인(BL)에 접속된 셀 커패시터(예를 들어, 413)와의 전하를 공유시키고, 제2 기준신호(REF_WL1)에 응답하여, MOSFET(424)에 의하여 제1 비트라인(BL)에 접속되는 제2 더미 커패시터(426)와 제2 비트라인(BLB)에 접속된 셀 커패시터(예를 들어, 414)와의 전하를 공유시킨다. 예를 들어, 도 5에서, PEQL 신호가 액티브될 때 더미 커패시터들(425, 426)은 미리 VCCA/2 전압으로 충전된 상태에서, 워드라인 WLn-1이 선택된 경우는 제1 비트라인(BL)에 연결된 셀이 선택된 경우로서, 이 때에는 제1 기준신호(REF_WL0)에 따라 제1 더미 커패시터(425)와 제1 비트라인(BL)에 연결된 셀 커패시터(413)의 전하가 공유된다. 이에 따라, 비트라인들(BL, BLB) 간에도 안정적인 전하 공유가 이루어진다. 여기서, 더미 커패시터들(425, 426)의 커패시턴스(CS)는 메모리 셀들(410)에 구비되는 각 셀 커패시터의 커패시턴스(CS)와 같다.In FIG. 4, the dummy cell 420 includes MOSFETs 421 and 422 and a capacitor 425 for charge sharing with a memory cell capacitor (eg, 413) connected to a first bit line BL. And MOSFETs 423 and 424 and a capacitor 426 for charge sharing with a memory cell capacitor (eg, 414) connected to the second bit line BLB. As is well known, the bit line driver circuit of a memory device repeatedly performs a precharge operation, a charge sharing operation, and a sense amplification operation. Here, the dummy cell 420 allows stable charge sharing between the bit lines BL and BLB before the sense amplification operation of the sense amplification circuits 430 and 440 at the time of reading the memory cell data. That is, the dummy cell 420 maintains a constant voltage difference ΔVBL after charge sharing in the bit lines BL and BLB to help stable sensing amplification operation. That is, when a cell connected to the first bit line BL is selected in the memory cells 410, the dummy cell 420 responds to the first reference signal REF_WL0 by the MOSFET 422, thereby causing the second bit. The charge is shared between the first dummy capacitor 425 connected to the line BLB and the cell capacitor (eg, 413) connected to the first bit line BL, and in response to the second reference signal REF_WL1. The charge is shared between the second dummy capacitor 426 connected to the first bit line BL by the MOSFET 424 and the cell capacitor (eg, 414) connected to the second bit line BLB. For example, in FIG. 5, when the PEQL signal is activated, the dummy capacitors 425 and 426 are charged to the VCCA / 2 voltage in advance, and the first bit line BL when the word line WLn-1 is selected. In this case, the charge connected to the first dummy capacitor 425 and the cell capacitor 413 connected to the first bit line BL is shared according to the first reference signal REF_WL0. Accordingly, stable charge sharing is achieved between the bit lines BL and BLB. Here, the capacitance CS of the dummy capacitors 425 and 426 is the same as the capacitance CS of each cell capacitor provided in the memory cells 410.

도 4에서, 상기 제1 감지 증폭회로(430)는 N 채널 MOSFET들(MN0, MN1)으로 구성되고, 메모리 셀과 상기 더미 셀(420)의 상기 전하 공유 후에 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB) 사이의 전압차를, 제1 전원전압(VSS)을 이용하여 감지 증폭하여, 상기 비트라인들(BL, BLB)의 전압차를 더 커지게 한다. 상기 비트라인들(BL, BLB)의 전압차가 증폭되는 것은 상기 제2 감지 증폭회로(440)와의 상호 동작에 의하여 더욱 빠르고 정확해진다. 상기 제2 감지 증폭회로(440)는 P 채널 MOSFET들(MP0, MP1)으로 구성되고, 메모리 셀과 상기 더미 셀(420)의 상기 전하 공유 후에 상기 비트라인들(BL, BLB) 간의 상기 전압차를, 제2 전원전압(VCCA)을 이 용하여 감지 증폭하여, 상기 비트라인들(BL, BLB)의 전압차를 더 커지게 한다. 상기 제1 전원전압(VSS)은 LANG 신호에 응답하여 LAB 라인을 통하여 상기 제1 감지 증폭회로(430)로 입력되고, 상기 제2 전원전압(VCCA)은 LAPG 신호에 응답하여 LA 라인을 통하여 상기 제2 감지 증폭회로(440)로 입력된다. In FIG. 4, the first sense amplifier circuit 430 is composed of N-channel MOSFETs MN0 and MN1, and after the charge sharing between the memory cell and the dummy cell 420, the first bit line BL and The voltage difference between the second bit lines BLB is sensed and amplified by using the first power supply voltage VSS to increase the voltage difference between the bit lines BL and BLB. The amplification of the voltage difference between the bit lines BL and BLB is faster and more accurate due to the interaction with the second sense amplifier circuit 440. The second sense amplifier circuit 440 is composed of P-channel MOSFETs MP0 and MP1, and the voltage difference between the bit lines BL and BLB after the charge sharing between the memory cell and the dummy cell 420. The voltage is sensed and amplified by using the second power supply voltage VCCA to increase the voltage difference between the bit lines BL and BLB. The first power supply voltage VSS is input to the first sense amplifier circuit 430 through a LAB line in response to a LANG signal, and the second power supply voltage VCCA is input through the LA line in response to a LAPG signal. It is input to the second sense amplifying circuit 440.

상기 프리차지 회로(470)는 다수의 MOSFET들(471~475)을 구비하고, 상기 제1 감지 증폭회로(430) 및 상기 제2 감지 증폭회로(440)의 감지 증폭 동작 후에 제3 전원전압(VBL)을 이용하여 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB)을 단락시키고 프리차지한다. 이때, PEQL 신호에 응답하여 상기 비트라인들(BL, BLB)이 단락되고, PISOL 신호에 응답하여 상기 비트라인들(BL, BLB)이 감지 증폭회로들과 차단된다. The precharge circuit 470 includes a plurality of MOSFETs 471 to 475, and after the sense amplification operation of the first sense amplifier 430 and the second sense amplifier 440, a third power supply voltage ( The first bit line BL and the second bit line BLB are shorted and precharged using VBL. In this case, the bit lines BL and BLB are shorted in response to the PEQL signal, and the bit lines BL and BLB are cut off from the sense amplifier circuits in response to the PISOL signal.

그러나, 상기 프리차지 회로(470)만으로는 상기 비트라인들(BL, BLB)을 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨(VCCA/2)보다 작거나 큰 레벨로 프리차지하기 어려우므로, 먼저 본 발명의 제1 실시예에서는 상기 보조 회로(450)를 이용하여 VCCA/2 보다 작은 레벨로 상기 비트라인들(BL, BLB)을 프리차지시키는 스킴을 제안한다.However, the precharge circuit 470 alone may reduce the bit lines BL and BLB to a level smaller or greater than the intermediate level VCCA / 2 between the first power voltage VSS and the second power voltage VCCA. Since it is difficult to precharge the circuit, the first embodiment of the present invention proposes a scheme of precharging the bit lines BL and BLB to a level smaller than VCCA / 2 using the auxiliary circuit 450.

도 4에서, 상기 보조 회로(450)는 P 채널 MOSFET(451), N 채널 MOSFET(455), 제1 인버터(452), 제2 인버터(453), 및 NOR(NOT OR) 로직(454)을 구비한다. 상기 보조 회로(450)는 상기 제2 감지 증폭회로(440)의 감지 증폭을 위하여 LAPG 신호에 응답하여 제2 전원전압(VCCA)을 제공할 뿐만아니라, 특히, 상기 감지 증폭회로들(430, 440)의 상기 감지 증폭에 의하여 상기 제1 비트라인(BL) 또는 상기 제2 비트 라인(BLB)에 유지되고 있는 전압 레벨을, 도 5의 (A), 및 (C)와 같이, 상기 프리차지 전에 새로운 레벨로 변경시킨다. 예를 들어, 상기 감지 증폭 후에 상기 비트라인들(BL, BLB) 각각은 제1 전원전압(VSS) 또는 제2 전원전압(VCCA) 레벨로 증폭되고, 이 후 상기 프리차지 전에 LAPG 신호가 논리 하이 상태로 되면 상기 보조 회로(450)에 의하여 LA 라인은 순간적으로 제2 전원전압(VCCA) 보다 작은 레벨로 된다. 이때, 상기 제2 감지 증폭회로(440)의 동작에 의하여 상기 비트라인들(BL, BLB) 중 제2 전원전압(VCCA) 레벨에 있는 비트라인은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 변경된다. 예를 들어, 메모리 셀 데이터가 "1"이면 상기 감지 증폭회로들(430, 440)의 상기 감지 증폭에 의하여 제1 비트라인(BL)이 제2 전원전압(VCCA) 레벨로 증폭되고, 이에 따라 상기 보조 회로(450)에 의하여 LA 라인이 순간적으로 제2 전원전압(VCCA) 보다 작은 레벨로 될 때, 도 5의 (A)에 도시된 바와 같이, 제1 비트라인(BL)이 상기 제2 전원전압(VCCA)으로부터 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 떨어진다. 마찬가지로, 메모리 셀 데이터가 "0"이면 상기 감지 증폭회로들(430, 440)의 상기 감지 증폭에 의하여 제2 비트라인(BLB)이 제2 전원전압(VCCA) 레벨로 증폭되고, 이에 따라 상기 보조 회로(450)에 의하여 LA 라인이 순간적으로 제2 전원전압(VCCA) 보다 작은 레벨로 될 때, 도 5의 (C)에 도시된 바와 같이, 제2 비트라인(BLB)이 상기 제2 전원전압(VCCA)으로부터 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 떨어진다. In FIG. 4, the auxiliary circuit 450 includes a P channel MOSFET 451, an N channel MOSFET 455, a first inverter 452, a second inverter 453, and a NOR (NOT OR) logic 454. Equipped. The auxiliary circuit 450 not only provides a second power supply voltage VCCA in response to a LAPG signal for sense amplification of the second sense amplifier circuit 440, but particularly, the sense amplifier circuits 430 and 440. The voltage level held in the first bit line BL or the second bit line BLB by the sense amplification of the C) is before the precharge, as shown in FIGS. 5A and 5C. Change to a new level. For example, after the sense amplification, each of the bit lines BL and BLB is amplified to the first power supply voltage VSS or the second power supply voltage VCCA level, and then the LAPG signal is logic high before the precharge. In this state, the auxiliary line 450 causes the LA line to be at a level smaller than the second power supply voltage VCCA. In this case, the bit line at the level of the second power supply voltage VCCA among the bit lines BL and BLB by the operation of the second sensing amplifier circuit 440 is the first power supply voltage VSS and the second power supply. The direction of the power supply voltage VCCA is changed to the middle level direction. For example, when the memory cell data is “1”, the first bit line BL is amplified to the second power supply voltage VCCA level by the sense amplification of the sense amplifier circuits 430 and 440. When the LA line is instantaneously smaller than the second power supply voltage VCCA by the auxiliary circuit 450, as illustrated in FIG. 5A, the first bit line BL is connected to the second bit line BL. The power supply voltage VCCA falls from an intermediate level between the first power supply voltage VSS and the second power supply voltage VCCA. Similarly, when memory cell data is "0", a second bit line BLB is amplified to a second power supply voltage VCCA level by the sense amplification of the sense amplification circuits 430 and 440. When the LA line is momentarily lowered to the level lower than the second power supply voltage VCCA by the circuit 450, as shown in FIG. 5C, the second bit line BLB becomes the second power supply voltage. The first power supply voltage VSS and the second power supply voltage VCCA fall from the VCCA in the middle level direction.

이에 따라, 상기 보조 회로(450)의 동작에 의하여 비트라인들(BL, BLB) 중 높은 전압레벨 쪽의 레벨이 작아졌으므로, PEQL 신호가 논리 하이 상태로 되면, 상기 비트라인들(BL, BLB)은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨(VCCA/2)보다 작은 레벨로 프리차지된다(도 5의 (B) 및 (D) 참조). 이와 같이, 상기 보조 회로(450)를 이용하여 비트라인들(BL, BLB)을 VCCA/2 보다 작게 프리차지하면, 제2 감지 증폭회로(440)를 구성하는 트랜지스터들(MP0, MP1)의 게이트-소스(gate-source)간 전압(Vgs)을 증가시키기므로 비트라인들(BL, BLB)의 전압 레벨 중 낮은 쪽 전압 레벨(VSS)에 대한 감지 마진을 향상시킬 수 있다.Accordingly, since the level of the higher voltage level among the bit lines BL and BLB is reduced by the operation of the auxiliary circuit 450, when the PEQL signal is in a logic high state, the bit lines BL and BLB Is precharged to a level smaller than the intermediate level VCCA / 2 between the first power supply voltage VSS and the second power supply voltage VCCA (see FIGS. 5B and 5D). As such, when the bit lines BL and BLB are precharged smaller than VCCA / 2 using the auxiliary circuit 450, the gates of the transistors MP0 and MP1 constituting the second sensing amplifier circuit 440 may be used. Since the gate-source voltage Vgs is increased, the detection margin of the lower voltage level VSS among the voltage levels of the bit lines BL and BLB may be improved.

도 6은 본 발명의 제2 일실시예에 따른 메모리 셀들(610)과 비트라인 구동회로(680)를 구비하는 셀 어레이(400)를 나타내는 도면이다. 도 7에는 도 6의 비트라인 구동회로(680) 동작을 위한 제어 신호들과 이에 따른 비트라인들(BL, BLB)의 동작 상태를 나타내는 타이밍도가 도시되어 있다. 도 6을 참조하면, 도 4에서와 마찬가지로, 상기 메모리 셀들(610)에는 셀이터 "1" 또는 "0"을 저장하는 셀들이 다수개 구비되고, 본 발명의 제2 실시예에 따른 집적회로 메모리 장치의 비트라인 구동회로(480)는 더미 셀(620), 제1 감지 증폭회로(630), 제2 감지 증폭회로(640), 보조 회로(650) 및 프리차지 회로(670)를 구비한다. 이외에도, 상기 비트라인 구동회로(680)는 제2 전원전압(VCCA)을 LA 라인에 전달하기 위한 MOSFET(660)을 구비한다. 도 6의 구성 요소들 및 이들의 동작은 도 4에서와 거의 같고, 같은 동작 설명은 생략한다. 6 is a diagram illustrating a cell array 400 including memory cells 610 and a bit line driver circuit 680 according to a second embodiment of the present invention. FIG. 7 is a timing diagram illustrating control signals for operating the bit line driver circuit 680 of FIG. 6 and corresponding operation states of the bit lines BL and BLB. Referring to FIG. 6, as in FIG. 4, the memory cells 610 are provided with a plurality of cells storing cell data “1” or “0”, and according to the second embodiment of the present invention, an integrated circuit memory according to the second embodiment of the present invention. The bit line driver circuit 480 of the device includes a dummy cell 620, a first sense amplifier 630, a second sense amplifier 640, an auxiliary circuit 650, and a precharge circuit 670. In addition, the bit line driving circuit 680 includes a MOSFET 660 for transferring the second power supply voltage VCCA to the LA line. The components of FIG. 6 and their operation are almost the same as in FIG. 4, and the description of the same operation is omitted.

다만, 본 발명의 제2 실시예에 따른 도 6의 보조 회로(650)는 도 4의 보조 회로(450)에 구비된 NOR 로직(454) 및 N 채널 MOSFET(455) 대신에 NAND 로직(654) 과 P 채널 MOSFET(655)를 구비한다. 도 6과 같은, 본 발명의 제2 실시예에서는 상기 보조 회로(650)가 LAB 라인에 상기 제1 감지 증폭회로(630)에 입력되는 제1 전원전압(VSS) 입력을 제어하여, VCCA/2 보다 큰 레벨로 상기 비트라인들(BL, BLB)을 프리차지시키는 스킴을 제안한다.However, the auxiliary circuit 650 of FIG. 6 according to the second exemplary embodiment of the present invention uses the NAND logic 654 instead of the NOR logic 454 and the N channel MOSFET 455 provided in the auxiliary circuit 450 of FIG. 4. And a P-channel MOSFET 655. In the second embodiment of the present invention as shown in FIG. 6, the auxiliary circuit 650 controls the input of the first power supply voltage VSS input to the first sense amplifier circuit 630 to the LAB line, thereby providing VCCA / 2. A scheme for precharging the bit lines BL and BLB to a larger level is proposed.

도 6에서, 상기 보조 회로(650)는 상기 제1 감지 증폭회로(630)의 감지 증폭을 위하여 LANG 신호에 응답하여 제1 전원전압(VSS)을 제공할 뿐만 아니라, 특히, 상기 감지 증폭회로들(630, 640)의 감지 증폭에 의하여 상기 제1 비트라인(BL) 또는 상기 제2 비트라인(BLB)에 유지되고 있는 전압 레벨을, 도 7의 (A), 및 (C)와 같이, 상기 프리차지 전에 새로운 레벨로 변경시킨다. 예를 들어, 감지 증폭회로들(630, 640)의 감지 증폭 후에 상기 비트라인들(BL, BLB) 각각은 제1 전원전압(VSS) 또는 제2 전원전압(VCCA) 레벨로 증폭되고, 이 후 상기 프리차지 전에 LANG 신호가 논리 로우 상태로 되면 상기 보조 회로(650)에 의하여 LAB 라인은 순간적으로 제1 전원전압(VSS) 보다 작은 레벨로 된다. 이때, 상기 제1 감지 증폭회로(630)의 동작에 의하여 상기 비트라인들(BL, BLB) 중 제1 전원전압(VSS) 레벨에 있는 비트라인은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 변경된다. 예를 들어, 메모리 셀 데이터가 "1"이면 상기 감지 증폭회로들(630, 640)의 감지 증폭에 의하여 제2 비트라인(BLB)이 제1 전원전압(VSS) 레벨로 증폭되고, 이에 따라 상기 보조 회로(650)에 의하여 LAB 라인이 순간적으로 제1 전원전압(VSS) 보다 큰 레벨로 될 때, 도 7의 (A)에 도시된 바와 같이, 제2 비트라인(BLB)이 상기 제1 전원전압(VSS)으로부터 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 올라간다. 마찬가지로, 메모리 셀 데이터가 "0"이면 상기 감지 증폭회로들(630, 640)의 감지 증폭에 의하여 제1 비트라인(BL)이 제1 전원전압(VSS) 레벨로 증폭되고, 이에 따라 상기 보조 회로(650)에 의하여 LAB 라인이 순간적으로 제1 전원전압(VSS) 보다 큰 레벨로 될 때, 도 7의 (C)에 도시된 바와 같이, 제1 비트라인(BL)이 상기 제1 전원전압(VSS)으로부터 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 올라간다. In FIG. 6, the auxiliary circuit 650 not only provides a first power supply voltage VSS in response to a LANG signal for sense amplification of the first sense amplifier 630, but particularly, the sense amplifier circuits. The voltage level held in the first bit line BL or the second bit line BLB by the sense amplification of the 630 and 640 is shown in FIGS. 7A and 7C. Change to a new level before precharging. For example, after the sense amplification of the sense amplifier circuits 630 and 640, each of the bit lines BL and BLB is amplified to the first power supply voltage VSS or the second power supply voltage VCCA level, and then If the LANG signal is brought to a logic low state before the precharge, the auxiliary circuit 650 causes the LAB line to be at a level smaller than the first power supply voltage VSS. In this case, the bit line at the first power supply voltage VSS level among the bit lines BL and BLB by the operation of the first sensing amplifier circuit 630 is the first power supply voltage VSS and the second power supply. The direction of the power supply voltage VCCA is changed to the middle level direction. For example, when the memory cell data is “1”, the second bit line BLB is amplified to the first power supply voltage VSS level by sense amplification of the sense amplifier circuits 630 and 640. When the LAB line is instantaneously higher than the first power supply voltage VSS by the auxiliary circuit 650, as shown in FIG. 7A, the second bit line BLB becomes the first power supply. The voltage VSS rises in the middle level direction between the first power supply voltage VSS and the second power supply voltage VCCA. Similarly, when the memory cell data is "0", the first bit line BL is amplified to the first power supply voltage VSS level by the sense amplification of the sense amplifier circuits 630 and 640. When the LAB line is instantaneously higher than the first power supply voltage VSS by 650, as shown in FIG. 7C, the first bit line BL is connected to the first power supply voltage (VSS). VSS rises in an intermediate level direction between the first power supply voltage VSS and the second power supply voltage VCCA.

이에 따라, 상기 보조 회로(650)의 동작에 의하여 비트라인들(BL, BLB) 중 낮은 전압레벨 쪽의 레벨이 올라갔으므로, PEQL 신호가 논리 하이 상태로 되면, 상기 비트라인들(BL, BLB)은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨(VCCA/2)보다 큰 레벨로 프리차지된다(도 7의 (B) 및 (D) 참조). 이와 같이, 상기 보조 회로(650)를 이용하여 비트라인들(BL, BLB)을 VCCA/2 보다 크게 프리차지하면, 제1 감지 증폭회로(630)를 구성하는 트랜지스터들(MN0, MN1)의 게이트-소스(gate-source)간 전압(Vgs)을 증가시키기므로 비트라인들(BL, BLB)의 전압 레벨 중 높은 쪽 전압 레벨(VCCA)에 대한 감지 마진을 향상시킬 수 있다 .Accordingly, since the level of the lower voltage level of the bit lines BL and BLB is increased by the operation of the auxiliary circuit 650, when the PEQL signal is in a logic high state, the bit lines BL and BLB are ) Is precharged to a level greater than the intermediate level VCCA / 2 between the first power supply voltage VSS and the second power supply voltage VCCA (see FIGS. 7B and 7D). As such, when the bit lines BL and BLB are precharged larger than VCCA / 2 using the auxiliary circuit 650, the gates of the transistors MN0 and MN1 constituting the first sensing amplifier circuit 630 may be used. By increasing the gate-source voltage Vgs, the detection margin of the higher voltage level VCCA among the voltage levels of the bit lines BL and BLB may be improved.

도 8은 본 발명의 제3 일실시예에 따른 메모리 셀들(810)과 비트라인 구동회로(880)를 구비하는 셀 어레이(800)를 간략히 나타내는 도면이다. 도 4 또는 도 6에서와 마찬가지로, 도 8에서도 상기 셀 어레이(800)는 다수의 비트라인 쌍들과 이들에 연결된 메모리 셀들 및 비트라인 구동회로들을 구비하지만, 하나의 비트라인 쌍(BL, BLB)과 연결된 메모리 셀들(810)과 비트라인 구동회로(880) 만을 간략히 나타내었다. 상기 메모리 셀들(810)에는 하나의 MOSFET과 하나의 커패시터로 이루어 지는 셀(811)이 다수개 구비된다. 본 발명의 제3 실시예에 따른 집적회로 메모리 장치의 비트라인 구동회로(880)는 제1 감지 증폭회로(820), 제2 감지 증폭회로(830), 보조 회로(840), 옵셋 제어회로(850), 및 프리차지 회로(860)를 구비한다. 여기서도, IO 라인(미도시)과 IO 라인에 전달된 IO 데이터를 감지 증폭하는 IO 감지 증폭기(미도시)는 설명의 편의상 도 8에 도시되지 않았다. 도 8의 비트라인 구동회로(880)의 동작 설명을 위하여 도 9의 타이밍도가 참조된다. 상기 제2 감지 증폭회로(830), 상기 보조 회로(840), 및 상기 프리차지 회로(860)의 동작은 도 4의 제2 감지 증폭회로(440), 보조 회로(450), 및 프리차지 회로(470)와 같으므로 여기서는 그 설명이 약술되고, 상기 제1 감지 증폭회로(820), 상기 보조 회로(840), 및 옵셋 제어회로(850)의 동작을 중심으로 설명한다. 8 is a diagram schematically illustrating a cell array 800 including memory cells 810 and a bit line driving circuit 880 according to a third embodiment of the present invention. As in FIG. 4 or 6, in FIG. 8, the cell array 800 includes a plurality of bit line pairs, memory cells and bit line driving circuits connected thereto, and one bit line pair BL and BLB. Only the connected memory cells 810 and the bit line driver circuit 880 are briefly shown. The memory cells 810 are provided with a plurality of cells 811 including one MOSFET and one capacitor. The bit line driver circuit 880 of the integrated circuit memory device according to the third embodiment of the present invention may include a first sense amplifier 820, a second sense amplifier 830, an auxiliary circuit 840, and an offset control circuit ( 850, and a precharge circuit 860. Here, an IO line (not shown) and an IO sense amplifier (not shown) for sensing and amplifying IO data transferred to the IO line are not shown in FIG. 8 for convenience of description. A timing diagram of FIG. 9 is referred to for describing an operation of the bit line driver circuit 880 of FIG. 8. The operation of the second sense amplifier 830, the auxiliary circuit 840, and the precharge circuit 860 may be performed by the second sense amplifier 440, the auxiliary circuit 450, and the precharge circuit of FIG. 4. Since it is the same as 470, the description thereof will be outlined and described with reference to the operations of the first sense amplifier 820, the auxiliary circuit 840, and the offset control circuit 850.

본 발명의 제3 실시예에서는 도 4의 보조 회로(450)와 같은 구성 및 동작을 하는 상기 보조 회로(840)를 이용하여 VCCA/2 보다 작은 레벨로 상기 비트라인들(BL, BLB)을 프리차지시키는 스킴을 사용할 뿐만 아니라, 상기 제1 감지 증폭회로(820)를 구성하는 N 채널 MOSFET들(MN0, MN1)의 문턱전압 옵셋을 보상하는 스킴을 제안한다. 상기 보조 회로(840)에 의하여 상기 비트라인들(BL, BLB)을 VCCA/2 보다 작은 레벨로 프리차지시키는 방법은 도 4에서 설명되었으므로, 여기서는 상기 제1 감지 증폭회로(820)에서의 N 채널 MOSFET들(MN0, MN1)의 문턱전압 옵셋 보상 동작에 대하여 설명한다. 상기 제2 감지 증폭회로(830)의 P 채널 MOSFET들(MP0, MP1)의 문턱전압 옵셋을 보상하기 위한 비트라인 구동회로(880)는 도 10에서 설명된다.In the third exemplary embodiment of the present invention, the bit lines BL and BLB are freed at a level smaller than VCCA / 2 using the auxiliary circuit 840 having the same configuration and operation as the auxiliary circuit 450 of FIG. 4. In addition to using a charging scheme, a scheme for compensating threshold voltage offsets of the N-channel MOSFETs MN0 and MN1 constituting the first sense amplifier circuit 820 is proposed. Since the method of precharging the bit lines BL and BLB to a level smaller than VCCA / 2 by the auxiliary circuit 840 has been described with reference to FIG. 4, the N channel of the first sense amplifier 820 is described here. The threshold voltage offset compensation operation of the MOSFETs MN0 and MN1 will be described. The bit line driver circuit 880 for compensating the threshold voltage offset of the P-channel MOSFETs MP0 and MP1 of the second sense amplifier circuit 830 is described with reference to FIG. 10.

상기 제1 감지 증폭회로(820)는 제1 MOSFET(MN0), 제2 MOSFET(MN1), 제3 MOSFET(MN2), 제4 MOSFET(MN3), 제5 MOSFET(MN4), 및 제6 MOSFET(MN5)를 구비한다. 상기 제1 MOSFET(MN0)는 게이트 전극이 제1 노드(N1)에 접속되고, 소스/드레인 전극들 중 어느 하나가 상기 제1 비트라인(BL)에 접속되며, 소스/드레인 전극들 중 다른 하나가 제4 전원전압(VCCA2)을 받는다. 상기 제2 MOSFET(MN1)는 게이트 전극이 제2 노드(N2)에 접속되고, 소스/드레인 전극들 중 어느 하나가 상기 제2 비트라인(BLB)에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압(VCCA2)을 받는다. 상기 제3 MOSFET(MN2)는 게이트 전극이 제1 제어 신호(PCOMP)를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제1 노드(N1)에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압(VCCA2)을 받는다. 상기 제4 MOSFET(MN3)는 게이트 전극이 상기 제1 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제2 노드(N2)에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압(VCCA2)을 받는다. 상기 제5 MOSFET(MN4)는 게이트 전극이 제2 제어 신호(PSEN)를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제1 노드(N1)에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제2 비트라인(BLB)에 접속된다. 상기 제6 MOSFET(MN5)는 게이트 전극이 상기 제2 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제2 노드(N2)에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제1 비트라인(BL)에 접속된다. The first sense amplifier 820 may include a first MOSFET MN0, a second MOSFET MN1, a third MOSFET MN2, a fourth MOSFET MN3, a fifth MOSFET MN4, and a sixth MOSFET (MN4). MN5). The first MOSFET MN0 has a gate electrode connected to the first node N1, one of the source / drain electrodes connected to the first bit line BL, and the other of the source / drain electrodes. Receives a fourth power supply voltage VCCA2. The second MOSFET MN1 has a gate electrode connected to the second node N2, one of the source / drain electrodes connected to the second bit line BLB, and the other of the source / drain electrodes. Receives the fourth power supply voltage VCCA2. In the third MOSFET MN2, a gate electrode receives the first control signal PCOMP, one of the source / drain electrodes is connected to the first node N1, and the other of the source / drain electrodes is connected. The fourth power supply voltage VCCA2 is received. In the fourth MOSFET MN3, a gate electrode receives the first control signal, one of the source / drain electrodes is connected to the second node N2, and the other of the source / drain electrodes is the first control signal. 4 Receive the power supply voltage (VCCA2). In the fifth MOSFET MN4, a gate electrode receives the second control signal PSEN, one of the source / drain electrodes is connected to the first node N1, and the other of the source / drain electrodes is connected to the fifth MOSFET MN4. It is connected to the second bit line BLB. In the sixth MOSFET MN5, a gate electrode receives the second control signal, one of the source / drain electrodes is connected to the second node N2, and the other of the source / drain electrodes is connected to the sixth MOSFET MN5. It is connected to one bit line BL.

상기 제1 감지 증폭회로(820)는 워드라인(예를 들어, WLn-1)이 선택되어 논리 하이 상태로 액티브되기 전에 상기 제1 MOSFET(MN0) 및 상기 제2 MOSFET(MN1) 간의 문턱전압 옵셋(α)을 제거한다(도 9 참조). 옵셋 제거 단계에서, PBLUPB 신호 는 논리 로우 상태이고, PCOMP 신호는 논리 하이 상태이며, PSEN 신호는 논리 로우 상태이다. 이때, 제3 MOSFET(MN2) 및 제4 MOSFET(MN3)은 다이오드 동작을 하며, 이에 따라 제1 비트라인(BL)에는 VCCA2-Vt,MNO 및 제2 비트라인(BLB)에는 VCCA2-Vt,MN1 전압이 나타난다. 여기서, Vt,MNO 및 Vt,MN1 각각은 제1 MOSFET(MN0) 및 제2 MOSFET(MN1)의 문턱전압이다. 이와 같이 옵셋 제거 동작 후, 워드라인(예를 들어, WLn-1)이 액티브되기 전에, PBLUPB 신호가 논리 하이 상태, PCOMP 신호가 논리 로우 상태, 및 PSEN 신호가 논리 하이 상태로 되면, 이때부터 상기 MOSFET들(MN0, MN1)의 게이트-소스 간 전압은 같아진다. 이에 따라, 워드라인(예를 들어, WLn-1)이 액티브되면, 상기 제1 비트라인(BL) 또는 상기 제2 비트라인(BLB)과 메모리 셀(예를 들어, 811) 커패시터 간의 전하 공유가 발생하고, 이때, LANG신호가 논리 하이 상태로 되면서 제1 감지 증폭회로(820)의 감지 증폭 동작이 수행된다. 감지 증폭 동작에서 상기 제1 감지 증폭회로(820)는 전하 공유에 의하여 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB) 사이에 생기는 전압차를 제1 전원전압(VSS)을 이용하여 감지 증폭하여, 상기 비트라인들(BL, BLB)의 전압차를 더 커지게 한다. 상기 비트라인들(BL, BLB)의 전압차가 증폭되는 것은 상기 제2 감지 증폭회로(830)와의 상호 동작에 의하여 더욱 빠르고 정확해진다. 도 4에서 설명된 바와 같이, 상기 제2 감지 증폭회로(830)는 상기 전하 공유 후에 상기 비트라인들(BL, BLB) 간의 상기 전압차를, 제2 전원전압(VCCA)을 이용하여 감지 증폭하여, 상기 비트라인들(BL, BLB)의 전압차를 더 커지게 한다. 상기 제1 전원전압(VSS)은 LANG 신호에 응 답하여 LAB 라인을 통하여 상기 제1 감지 증폭회로(820)로 입력되고, 상기 제2 전원전압(VCCA)은 LAPG 신호에 응답하여 LA 라인을 통하여 상기 제2 감지 증폭회로(830)로 입력된다. The first sense amplifier circuit 820 has a threshold voltage offset between the first MOSFET MN0 and the second MOSFET MN1 before a word line (eg, WLn-1) is selected and activated to a logic high state. (α) is removed (see Fig. 9). In the offset elimination step, the PBLUPB signal is in a logic low state, the PCOMP signal is in a logic high state and the PSEN signal is in a logic low state. At this time, the 3 MOSFET (MN2) and the 4 MOSFET (MN3) has a diode operation, Accordingly, the first bit line (BL) has VCCA2-V t, MNO and second bit lines (BLB) has VCCA2-V t , MN1 voltage appears. Here, V t, MNO and V t, MN1 are threshold voltages of the first MOSFET MN0 and the second MOSFET MN1, respectively. After the offset elimination operation, before the word line (eg, WLn-1) is activated, if the PBLUPB signal is in the logic high state, the PCOMP signal is in the logic low state, and the PSEN signal is in the logic high state, The gate-source voltages of the MOSFETs MN0 and MN1 are equal. Accordingly, when the word line (eg, WLn-1) is active, charge sharing between the first bit line (BL) or the second bit line (BLB) and the memory cell (eg, 811) capacitor is prevented. In this case, a sense amplification operation of the first sense amplification circuit 820 is performed while the LANG signal becomes a logic high state. In the sense amplification operation, the first sense amplification circuit 820 uses a first power supply voltage VSS as a voltage difference generated between the first bit line BL and the second bit line BLB by charge sharing. By sensing amplification, the voltage difference between the bit lines BL and BLB is increased. The amplification of the voltage difference between the bit lines BL and BLB is faster and more accurate due to the interaction with the second sense amplifier circuit 830. As illustrated in FIG. 4, the second sense amplifier 830 senses and amplifies the voltage difference between the bit lines BL and BLB after the charge sharing by using a second power voltage VCCA. The voltage difference between the bit lines BL and BLB is increased. The first power supply voltage VSS is input to the first sense amplifier circuit 820 through a LAB line in response to a LANG signal, and the second power supply voltage VCCA is input through the LA line in response to a LAPG signal. It is input to the second sense amplifying circuit 830.

상기 프리차지 회로(860)는, 도 4에서 설명된 바와 같이, 상기 제1 감지 증폭회로(820) 및 상기 제2 감지 증폭회로(830)의 감지 증폭 동작 후에 제3 전원전압(VBL)을 이용하여 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB)을 단락시키고 프리차지한다. 여기서, PEQL 신호에 응답하여 상기 비트라인들(BL, BLB)이 단락되고, PISOL 신호에 응답하여 상기 비트라인들(BL, BLB)이 감지 증폭회로들과 차단된다. 여기서, 제3 전원전압(VBL)은, 도 9에 도시된 바와 같이, VCCA/3를 사용하는 것이 바람직하다. As illustrated in FIG. 4, the precharge circuit 860 uses the third power supply voltage VBL after the sense amplification operation of the first sense amplifier 820 and the second sense amplifier 830. The first bit line BL and the second bit line BLB are shorted and precharged. Here, the bit lines BL and BLB are shorted in response to the PEQL signal, and the bit lines BL and BLB are cut off from the sense amplifier circuits in response to the PISOL signal. Here, it is preferable to use VCCA / 3 as the third power supply voltage VBL, as shown in FIG. 9.

상기 제4 전원전압(VCCA2)은 [수학식 2]와 같이, VCCA/2에 상기 MOSFET들(MN0, MN1)의 문턱 전압(Vt1) 만큼 더한 전압 보다 약간 큰 전압을 사용한다. [수학식 2]에서 Vα1은 수십 mV 정도인 것이 바람직하다. The fourth power supply voltage VCCA2 uses a voltage slightly larger than the voltage added by VCCA / 2 by the threshold voltage V t1 of the MOSFETs MN0 and MN1 as shown in [Equation 2]. In Equation 2, V α1 is preferably about several tens mV.

[수학식 2][Equation 2]

VCCA2 = VCCA/2 + Vt1 + Vα1 VCCA2 = VCCA / 2 + V t1 + V α1

이에 따라, 상기 옵셋 제거 단계에서는, 상기 비트라인들(BL, BLB)의 레벨이 VCCA/2 보다 높아질 수 있다. 이는 메모리 셀과 비트라인 간의 전하 공유 시, 제1 비트라인(BL)과 제2 비트라인(BLB) 간의 전압차를 작게 하여 안정적인 감지 증폭을 방해하므로, 이를 방지하기 위하여 상기 보조 회로(840)가 이용된다. 즉, 상기 보 조 회로(840)는, 도 4에서 설명된 바와 같이, 상기 제2 감지 증폭회로(830)의 감지 증폭을 위하여 LAPG 신호에 응답하여 제2 전원전압(VCCA)을 제공할 뿐만아니라, 특히, 상기 감지 증폭회로들(820, 830)의 상기 감지 증폭에 의하여 상기 제1 비트라인(BL) 또는 상기 제2 비트라인(BLB)에 유지되고 있는 전압 레벨을, 도 9의 (A), 및 (C)와 같이, 상기 프리차지 전에 새로운 레벨로 변경시킨다. 예를 들어, 상기 감지 증폭 후에 상기 비트라인들(BL, BLB) 각각은 제1 전원전압(VSS) 또는 제2 전원전압(VCCA) 레벨로 증폭되고, 이 후 상기 프리차지 전에 LAPG 신호가 논리 하이 상태로 되면 상기 보조 회로(840)에 의하여 LA 라인은 순간적으로 제2 전원전압(VCCA) 보다 작은 레벨로 된다. 이때, 상기 제2 감지 증폭회로(830)의 동작에 의하여 상기 비트라인들(BL, BLB) 중 제2 전원전압(VCCA) 레벨에 있는 비트라인은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 변경된다. Accordingly, in the offset removing step, the level of the bit lines BL and BLB may be higher than that of VCCA / 2. When the charge sharing between the memory cell and the bit line, the voltage difference between the first bit line (BL) and the second bit line (BLB) is small to prevent a stable sense amplification, so that the auxiliary circuit 840 is prevented Is used. That is, the auxiliary circuit 840 not only provides the second power supply voltage VCCA in response to the LAPG signal for the sensed amplification of the second sense amplifier 830, as described in FIG. In particular, the voltage level held in the first bit line BL or the second bit line BLB by the sense amplification of the sense amplifying circuits 820 and 830 is illustrated in FIG. 9A. , And (C), change to a new level before the precharge. For example, after the sense amplification, each of the bit lines BL and BLB is amplified to the first power supply voltage VSS or the second power supply voltage VCCA level, and then the LAPG signal is logic high before the precharge. In this state, the auxiliary line 840 causes the LA line to be at a level smaller than the second power supply voltage VCCA. In this case, the bit line at the second power supply voltage VCCA level among the bit lines BL and BLB by the operation of the second sensing amplifier circuit 830 is the first power supply voltage VSS and the second power supply. The direction of the power supply voltage VCCA is changed to the middle level direction.

이와 같이, 본 발명의 제3 실시예에 따라, 상기 보조 회로(840)에 의하여 비트라인들(BL, BLB)의 전압 레벨 중 낮은 쪽 전압 레벨(VSS)에 대한 감지 마진을 향상시킬 수 있고, 뿐만 아니라 상기 제1 감지 증폭회로(820)에서 문턱전압 옵셋이 제거되므로, 안정적인 감지 증폭 동작이 가능하다.As described above, according to the third exemplary embodiment of the present disclosure, the sensing margin of the lower voltage level VSS among the voltage levels of the bit lines BL and BLB may be improved by the auxiliary circuit 840. In addition, since the threshold voltage offset is removed from the first sense amplifier 820, a stable sense amplification operation is possible.

도 10은 본 발명의 제4 일실시예에 따른 메모리 셀들(1010)과 비트라인 구동회로(1080)를 구비하는 셀 어레이(1000)를 간략히 나타내는 도면이다. 도 11에는 도 10의 비트라인 구동회로(1080) 동작을 위한 제어 신호들과 이에 따른 비트라인들(BL, BLB)의 동작 상태를 나타내는 타이밍도가 도시되어 있다. 도 10을 참조하면, 도 8에서와 마찬가지로, 상기 메모리 셀들(1010)에는 셀이터 "1" 또는 "0"을 저장하는 셀들이 다수개 구비되고, 본 발명의 제4 실시예에 따른 집적회로 메모리 장치의 비트라인 구동회로(1080)는 제1 감지 증폭회로(1020), 제2 감지 증폭회로(1030), 보조 회로(1040), 옵셋 제어회로(1050) 및 프리차지 회로(1060)를 구비한다. 도 10의 구성 요소들 및 이들의 동작은 도 8에서와 거의 같고, 같은 동작 설명은 생략한다. FIG. 10 is a diagram schematically illustrating a cell array 1000 including memory cells 1010 and a bit line driver circuit 1080 according to a fourth embodiment of the present invention. FIG. 11 is a timing diagram illustrating control signals for operating the bit line driver circuit 1080 of FIG. 10 and operating states of the bit lines BL and BLB. Referring to FIG. 10, as in FIG. 8, the memory cells 1010 include a plurality of cells storing cell data “1” or “0”, and according to the fourth embodiment of the present invention, an integrated circuit memory according to the fourth embodiment of the present invention. The bit line driver circuit 1080 of the device includes a first sense amplifier circuit 1020, a second sense amplifier circuit 1030, an auxiliary circuit 1040, an offset control circuit 1050, and a precharge circuit 1060. . The components of FIG. 10 and their operations are almost the same as in FIG. 8, and the description of the same operations is omitted.

다만, 도 8의 제1 감지 증폭회로(820), 보조 회로(840), 및 옵셋 제어회로(850)의 동작과 비교하여, 본 발명의 제4 실시예에 따른 도 10의 제1 감지 증폭회로(1020), 보조 회로(1040), 및 옵셋 제어회로(1050)의 동작을 중심으로 설명한다. 도 10과 같은, 본 발명의 제4 실시예에서는 상기 보조 회로(1040)가 LAB 라인에 상기 제2 감지 증폭회로(1030)에 입력되는 제1 전원전압(VSS) 입력을 제어하여, VCCA/2 보다 큰 레벨로 상기 비트라인들(BL, BLB)을 프리차지시키는 스킴과 상기 제1 감지 증폭회로(1020)를 구성하는 P 채널 MOSFET들(MP0, MP1)의 문턱전압 옵셋을 보상하는 스킴을 제안한다. However, compared to the operations of the first sense amplifier 820, the auxiliary circuit 840, and the offset control circuit 850 of FIG. 8, the first sense amplifier of FIG. 10 according to the fourth embodiment of the present invention. The operation of the operation 1020, the auxiliary circuit 1040, and the offset control circuit 1050 will be described. In the fourth embodiment of the present invention as shown in FIG. 10, the auxiliary circuit 1040 controls the input of the first power supply voltage VSS input to the second sense amplifier circuit 1030 to the LAB line, thereby providing VCCA / 2. A scheme for precharging the bit lines BL and BLB to a greater level and a scheme for compensating threshold voltage offsets of the P-channel MOSFETs MP0 and MP1 constituting the first sense amplifier 1020 are proposed. do.

도 10에서, 상기 제1 감지 증폭회로(1020)는 워드라인(예를 들어, WLn-1)이 선택되어 논리 하이 상태로 액티브되기 전에 MOSFET들(MP0, MP1) 간의 문턱전압 옵셋(α)을 제거한다(도 11 참조). 옵셋 제거 단계에서, PBLDN 신호는 논리 하이 상태이고, PCOMP 신호는 논리 하이 상태이며, PSEN 신호는 논리 로우 상태이다. 이때, MOSFET들(MN2, MN3)은 다이오드 동작을 하며, 이에 따라 제1 비트라인(BL)에는 VSS2-Vt,MPO 및 제2 비트라인(BLB)에는 VSS2-Vt,MP1 전압이 나타난다. 여기서, V t,MPO 및 Vt,MP1 각각은 제1 MOSFET(MP0) 및 제2 MOSFET(MP1)의 문턱전압이다. 이와 같이 옵셋 제거 동작 후, 워드라인(예를 들어, WLn-1)이 액티브되기 전에, PBLDN 신호가 논리 로우 상태, PCOMP 신호가 논리 로우 상태, 및 PSEN 신호가 논리 하이 상태로 되면, 이때부터 상기 MOSFET들(MP0, MP1)의 게이트-소스 간 전압은 같아진다. 이에 따라, 워드라인(예를 들어, WLn-1)이 액티브되면, 상기 제1 비트라인(BL) 또는 상기 제2 비트라인(BLB)과 메모리 셀(예를 들어, 811) 커패시터 간의 전하 공유가 발생하고, 이때, LAPG신호가 논리 로우 상태로 되면서 제1 감지 증폭회로(1020)의 감지 증폭 동작이 수행된다. 감지 증폭 동작에서 상기 제1 감지 증폭회로(1020)는 전하 공유에 의하여 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB) 사이에 생기는 전압차를 제2 전원전압(VCCA)을 이용하여 감지 증폭하여, 상기 비트라인들(BL, BLB)의 전압차를 더 커지게 한다. In FIG. 10, the first sense amplification circuit 1020 performs a threshold voltage offset α between the MOSFETs MP0 and MP1 before a word line (eg, WLn-1) is selected and activated to a logic high state. Remove (see FIG. 11). In the offset cancellation step, the PBLDN signal is at a logic high state, the PCOMP signal is at a logic high state, and the PSEN signal is at a logic low state. At this time, the MOSFETs MN2 and MN3 operate diodes, and thus, VSS2-V t, MPO, and VSS2-V t, MP1 voltage appear on the first bit line BL. Here, V t, MPO, and V t, MP1 are threshold voltages of the first MOSFET MP0 and the second MOSFET MP1, respectively. After the offset elimination operation, before the word line (eg, WLn-1) is activated, if the PBLDN signal is in the logic low state, the PCOMP signal is in the logic low state, and the PSEN signal is in the logic high state, The gate-source voltages of the MOSFETs MP0 and MP1 are equal. Accordingly, when the word line (eg, WLn-1) is active, charge sharing between the first bit line (BL) or the second bit line (BLB) and the memory cell (eg, 811) capacitor is prevented. In this case, the sense amplifier amplification operation of the first sense amplifier circuit 1020 is performed while the LAPG signal is in a logic low state. In the sense amplification operation, the first sense amplification circuit 1020 uses the second power supply voltage VCCA as a voltage difference generated between the first bit line BL and the second bit line BLB by charge sharing. By sensing amplification, the voltage difference between the bit lines BL and BLB is increased.

상기 프리차지 회로(1060)는, 상기 제1 감지 증폭회로(1020) 및 상기 제2 감지 증폭회로(1030)의 감지 증폭 동작 후에 제3 전원전압(VBL)을 이용하여 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB)을 단락시키고 프리차지한다. 여기서, 제3 전원전압(VBL)은, 도 9에 도시된 바와 같이, 2/3(VCCA)를 사용하는 것이 바람직하다. The precharge circuit 1060 may use the first bit line BL by using a third power supply voltage VBL after a sense amplification operation of the first sense amplifier 1020 and the second sense amplifier 1030. ) And the second bit line BLB are shorted and precharged. Here, it is preferable to use 2/3 (VCCA) as the third power source voltage VBL, as shown in FIG. 9.

상기 제4 전원전압(VSS2)은 [수학식 3]과 같이, VCCA/2에 상기 MOSFET들(MP0, MP1)의 문턱 전압(Vt2) 만큼 더한 전압 보다 약간 작은 전압을 사용한다. [수학식 3]에서 Vα2는 수십 mV 정도인 것이 바람직하다. The fourth power supply voltage VSS2 uses a voltage slightly smaller than the voltage obtained by adding the threshold voltage V t2 of the MOSFETs MP0 and MP1 to VCCA / 2, as shown in Equation 3 below. In Equation 3, V α2 is preferably about several tens mV.

[수학식 3][Equation 3]

VSS2 = VCCA/2 - Vt2 - Vα2 VSS2 = VCCA / 2-V t2 -V α2

이에 따라, 상기 옵셋 제거 단계에서는, 상기 비트라인들(BL, BLB)의 레벨이 VCCA/2 보다 작아질 수 있다. 이는 메모리 셀과 비트라인 간의 전하 공유 시, 제1 비트라인(BL)과 제2 비트라인(BLB) 간의 전압차를 작게 하여 안정적인 감지 증폭을 방해하므로, 이를 방지하기 위하여 상기 보조 회로(1040)가 이용된다. 즉, 상기 보조 회로(1040)는, 도 6과 같이, 상기 제2 감지 증폭회로(1030)의 감지 증폭을 위하여 LANG 신호에 응답하여 제1 전원전압(VSS)을 제공할 뿐만 아니라, 특히, 상기 감지 증폭회로들(1020, 1030)의 상기 감지 증폭에 의하여 상기 제1 비트라인(BL) 또는 상기 제2 비트라인(BLB)에 유지되고 있는 전압 레벨을, 도 11의 (A), 및 (C)와 같이, 상기 프리차지 전에 새로운 레벨로 변경시킨다. 예를 들어, 상기 감지 증폭 후에 상기 비트라인들(BL, BLB) 각각은 제1 전원전압(VSS) 또는 제2 전원전압(VCCA) 레벨로 증폭되고, 이 후 상기 프리차지 전에 LANG 신호가 논리 로우 상태로 되면 상기 보조 회로(1040)에 의하여 LAB 라인은 순간적으로 제1 전원전압(VSS) 보다 높은 레벨로 된다. 이때, 상기 제2 감지 증폭회로(1030)의 동작에 의하여 상기 비트라인들(BL, BLB) 중 제1 전원전압(VSS) 레벨에 있는 비트라인은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 올라간다. Accordingly, in the offset elimination step, the level of the bit lines BL and BLB may be smaller than VCCA / 2. When the charge sharing between the memory cell and the bit line, the voltage difference between the first bit line (BL) and the second bit line (BLB) is small to prevent stable sensing amplification, so that the auxiliary circuit (1040) to prevent this Is used. That is, as shown in FIG. 6, the auxiliary circuit 1040 not only provides the first power supply voltage VSS in response to the LANG signal for the sense amplification of the second sense amplifier 1030, but in particular, The voltage level held in the first bit line BL or the second bit line BLB by the sense amplification of the sense amplifier circuits 1020 and 1030 is illustrated in FIGS. 11A and 11C. Change to a new level before the precharge. For example, after the sense amplification, each of the bit lines BL and BLB is amplified to a first power supply voltage VSS or a second power supply voltage VCCA level, and a LANG signal is then logic low before the precharge. In this state, the auxiliary circuit 1040 causes the LAB line to be at a level higher than the first power supply voltage VSS. In this case, the bit line at the level of the first power voltage VSS among the bit lines BL and BLB by the operation of the second sensing amplifier circuit 1030 is the first power voltage VSS and the second. It goes up in the middle level direction of the power supply voltage VCCA.

이와 같이, 본 발명의 제4 실시예에 따라, 상기 보조 회로(1040)에 의하여 비트라인들(BL, BLB)의 전압 레벨 중 높은 쪽 전압 레벨(VCCA)에 대한 감지 마진을 향상시킬 수 있고, 뿐만 아니라 상기 제1 감지 증폭회로(1020)에서 문턱전압 옵셋이 제거되므로, 안정적인 감지 증폭 동작이 가능하다.As described above, according to the fourth exemplary embodiment of the present disclosure, the sensing margin of the higher voltage level VCCA among the voltage levels of the bit lines BL and BLB may be improved by the auxiliary circuit 1040. In addition, since the threshold voltage offset is removed from the first sense amplification circuit 1020, a stable sense amplification operation is possible.

위에서 기술한 바와 같이 본 발명의 일실시예에 따른 집적회로 메모리 장치의 비트라인 구동회로는(480/680/880/1080)에서는, 감지 증폭회로들에 구성되는 트랜지스터들의 게이트-소스(gate-source)간 전압(Vgs)을 증가시키기 위하여 보조 회로(450/650)를 이용하여 비트라인들(BL, BLB)을 VCCA/2 보다 크거나 작게 프리차지하는 새로운 스킴을 이용한다. 또한, 더미 셀(420/620)에 의하여, 셀 데이터 "1" 및 "0"에 대한 비트라인들(BL, BLB)에서의 전하 공유 후의 전압차(ΔVBL)를 일정하게 유지시킬 수 있다. 그리고, 옵셋 제어회로(850/1050)의 제어를 받는 제1 감지 증폭회로(820/1020)에 의하여, 감지 증폭회로에 구비되는 트랜지스터들의 문턱 전압 옵셋을 제거할 수 있고, 이때 비트라인들(BL, BLB)에서의 전하 공유 후의 전압차(ΔVBL)를 안정하게 하기 위하여 보조 회로(840/1040)가 이용된다.As described above, in the bit line driving circuit of the integrated circuit memory device according to an exemplary embodiment of the present invention (480/680/880/1080), a gate-source of transistors configured in the sense amplifier circuits is used. In order to increase the inter-voltage Vgs, a new scheme of precharging the bit lines BL and BLB larger or smaller than VCCA / 2 using the auxiliary circuit 450/650 is used. In addition, the voltage difference ΔVBL after the charge sharing in the bit lines BL and BLB with respect to the cell data “1” and “0” may be maintained by the dummy cell 420/620. In addition, the threshold voltage offset of the transistors included in the sense amplifier circuit may be removed by the first sense amplifier circuit 820/1020 under the control of the offset control circuit 850/1050, and at this time, the bit lines BL The auxiliary circuit 840/1040 is used to stabilize the voltage difference ΔVBL after charge sharing in the BLB.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 집적회로 메모리 장치에서는, 감지 증폭기들에 구성되는 트랜지스터들의 게이트-소스(gate-source)간 전압(Vgs)을 증가시킬 수 있고, 비트라인들(BL, BLB)에서의 전하 공유 후의 전압차(ΔVBL)를 일정하게 유지시킬 수 있으며, 감지 증폭회로에 구비되는 트랜지스터들의 문턱 전압 옵셋을 제거할 수 있으므로, 공정 변화가 있거나, 저전압 동작 조건에서도 안정적으로 리프레쉬 특성을 개선할 수 있는 효과가 있다.  As described above, in the integrated circuit memory device according to the present invention, the gate-source voltage Vgs of the transistors configured in the sense amplifiers may be increased, and the bit lines BL and BLB may be increased. The voltage difference ΔVBL after the charge sharing can be kept constant, and the threshold voltage offset of the transistors provided in the sense amplifier circuit can be eliminated, so that the refresh characteristics can be stably improved even in a process change or a low voltage operating condition. It can be effective.

Claims (35)

제1 기준신호 또는 제2 기준신호에 응답하여, 제1 더미 커패시터와 제1 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키거나, 제2 더미 커패시터와 제2 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키는 더미 셀;In response to the first reference signal or the second reference signal, the charge of the memory cell capacitor connected to the first dummy capacitor and the first bit line is shared, or the charge of the memory cell capacitor connected to the second dummy capacitor and the second bit line. A dummy cell for sharing; 상기 전하 공유에 의한 상기 제1 비트라인 및 상기 제2 비트라인 사이의 전압차를, 제1 전원전압을 이용하여 감지 증폭하는 제1 감지 증폭회로;A first sense amplifier circuit for sensing and amplifying a voltage difference between the first bit line and the second bit line by the charge sharing using a first power supply voltage; 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 제2 감지 증폭회로; A second sense amplifier circuit configured to sense and amplify the voltage difference between the bit lines by the charge sharing using a second power supply voltage; 상기 제1 감지 증폭회로 및 상기 제2 감지 증폭회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 프리차지 회로; 및A precharge circuit shorting and precharging the first bit line and the second bit line using a third power supply voltage after a sense amplification operation of the first sense amplifier circuit and the second sense amplifier circuit; And 상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 보조 회로를 구비하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.And an auxiliary circuit for changing the voltage level held in the first bit line or the second bit line to a new level before the precharge by the sense amplification. . 제 1항에 있어서, 상기 보조 회로는,The method of claim 1, wherein the auxiliary circuit, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.And changing the direction of the first power supply voltage and the second power supply voltage in an intermediate level direction. 제 2항에 있어서, 상기 프리차지 회로는,The method of claim 2, wherein the precharge circuit, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 작은 레벨로 프리차지하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.And precharge to a level less than an intermediate level between the first power supply voltage and the second power supply voltage. 제 3항에 있어서, 상기 보조 회로는,The method of claim 3, wherein the auxiliary circuit, 상기 프리차지 전에 상기 제2 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.And changing the second power supply voltage in a direction of an intermediate level between the first power supply voltage and the second power supply voltage before the precharge. 제 4항에 있어서, 상기 제2 감지 증폭회로는,The method of claim 4, wherein the second sense amplifier circuit, 상기 프리차지 전에, 상기 메모리 셀 데이터가 "1"이면 상기 제1 비트라인을 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어뜨리고, 상기 메모리 셀 데이터가 "0"이면 상기 제2 비트라인을 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으 로 떨어뜨리는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.Before the precharge, when the memory cell data is "1", the first bit line is dropped from the second power voltage in the direction of an intermediate level between the first power voltage and the second power voltage, and the memory cell data is &Quot; 0 " drops the second bit line from the second power supply voltage in an intermediate level direction between the first power supply voltage and the second power supply voltage. 제 2항에 있어서, 상기 프리차지 회로는,The method of claim 2, wherein the precharge circuit, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 큰 레벨로 프리차지하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.And precharge to a level greater than an intermediate level between the first power supply voltage and the second power supply voltage. 제 6항에 있어서, 상기 보조 회로는,The method of claim 6, wherein the auxiliary circuit, 상기 프리차지 전에 상기 제1 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.And changing the first power supply voltage in a direction of an intermediate level between the first power supply voltage and the second power supply voltage before the precharge. 제 7항에 있어서, 상기 제1 감지 증폭회로는,The method of claim 7, wherein the first sense amplifier circuit, 상기 프리차지 전에, 상기 메모리 셀 데이터가 "1"이면 상기 제2 비트라인을 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승시키고, 상기 메모리 셀 데이터가 "0"이면 상기 제1 비트라인을 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.Before the precharge, when the memory cell data is "1", the second bit line is raised from the first power supply voltage toward an intermediate level direction between the first power supply voltage and the second power supply voltage. "0", the bit line driving circuit of the integrated circuit memory device according to claim 1, wherein the first bit line is raised from the first power supply voltage toward an intermediate level between the first power supply voltage and the second power supply voltage. 제 1항에 있어서, 상기 제1 더미 커패시터 및 상기 제2 더미 커패시터는,The method of claim 1, wherein the first dummy capacitor and the second dummy capacitor, 상기 메모리 셀의 커패시터와 같은 커패시턴스인 것을 특징으로 하는 집적회 로 메모리 장치의 비트라인 구동회로.And a capacitance equal to the capacitor of the memory cell. 제 9항에 있어서, 상기 더미 셀은,The method of claim 9, wherein the dummy cell, 메모리 셀 커패시터에 접속된 비트라인과는 다른 비트라인에 접속되는 상기 더미 커패시터들 중 어느 하나와, 해당 메모리 셀 커패시터의 전하를 공유시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.And a charge of the corresponding memory cell capacitor with any one of the dummy capacitors connected to a bit line different from the bit line connected to the memory cell capacitor. 제4 전원전압을 이용하여 제1 비트라인 및 제2 비트라인 각각을 상기 제4 전원전압에서 제1 MOSFET 및 제2 MOSFET 각각의 문턱전압 만큼 변경된 전압으로 만들고, 그 후 상기 제1 비트라인 또는 상기 제2 비트라인과 메모리 셀 커패시터 간의 전하 공유에 의하여 상기 제1 비트라인 및 상기 제2 비트라인 사이에 생기는 전압차를 제1 전원전압을 이용하여 감지 증폭하는 제1 감지 증폭회로;The first bit line and the second bit line are respectively changed from the fourth power supply voltage to a voltage changed by the threshold voltage of each of the first MOSFET and the second MOSFET using a fourth power supply voltage, and then the first bit line or the A first sense amplifier circuit for sensing and amplifying a voltage difference generated between the first bit line and the second bit line by a charge sharing between a second bit line and a memory cell capacitor using a first power supply voltage; 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 제2 감지 증폭회로; A second sense amplifier circuit configured to sense and amplify the voltage difference between the bit lines by the charge sharing using a second power supply voltage; 상기 제1 감지 증폭회로 및 상기 제2 감지 증폭회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 프리차지 회로; 및A precharge circuit shorting and precharging the first bit line and the second bit line using a third power supply voltage after a sense amplification operation of the first sense amplifier circuit and the second sense amplifier circuit; And 상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 보조 회로를 구비하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.And an auxiliary circuit for changing the voltage level held in the first bit line or the second bit line to a new level before the precharge by the sense amplification. . 제 10항에 있어서, 상기 제1 감지 증폭회로는,The method of claim 10, wherein the first sense amplifier circuit, 게이트 전극이 제1 노드에 접속되고, 소스/드레인 전극들 중 어느 하나가 상기 제1 비트라인에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압을 받는 상기 제1 MOSFET;A first MOSFET connected with a gate electrode to a first node, one of the source / drain electrodes connected to the first bit line, and the other of the source / drain electrodes receiving the fourth power supply voltage; 게이트 전극이 제2 노드에 접속되고, 소스/드레인 전극들 중 어느 하나가 상기 제2 비트라인에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압을 받는 상기 제2 MOSFET;The second MOSFET having a gate electrode connected to a second node, one of the source / drain electrodes connected to the second bit line, and the other of the source / drain electrodes receiving the fourth power supply voltage; 게이트 전극이 제1 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제1 노드에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압을 받는 제3 MOSFET;A third MOSFET in which a gate electrode receives a first control signal, one of the source / drain electrodes is connected to the first node, and the other of the source / drain electrodes receives the fourth power supply voltage; 게이트 전극이 상기 제1 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제2 노드에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압을 받는 제4 MOSFET;A fourth MOSFET in which a gate electrode receives the first control signal, one of the source / drain electrodes is connected to the second node, and the other of the source / drain electrodes receives the fourth power supply voltage; 게이트 전극이 제2 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제1 노드에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제2 비트라인에 접속된 제5 MOSFET; 및A fifth MOSFET having a gate electrode receiving a second control signal, one of the source / drain electrodes connected to the first node, and the other of the source / drain electrodes connected to the second bit line; And 게이트 전극이 상기 제2 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제2 노드에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제1 비트라인에 접속된 제6 MOSFET를 구비하고,A sixth MOSFET with a gate electrode receiving the second control signal, one of the source / drain electrodes connected to the second node, and the other of the source / drain electrodes connected to the first bit line; and, 상기 제1 제어 신호 및 상기 제2 제어 신호에 응답하여 제1 비트라인 및 제2 비트라인 각각을 상기 제4 전원전압에서 제1 MOSFET 및 제2 MOSFET 각각의 문턱전압 만큼 변경된 전압으로 만드는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.In response to the first control signal and the second control signal, each of the first bit line and the second bit line is made to be a voltage changed by the threshold voltage of each of the first MOSFET and the second MOSFET from the fourth power supply voltage. A bit line driver circuit of an integrated circuit memory device. 제 12항에 있어서, 상기 제1 감지 증폭회로를 구성하는 상기 제1 MOSFET 및 상기 제2 MOSFET는,The method of claim 12, wherein the first MOSFET and the second MOSFET constituting the first sense amplifier circuit, N 채널 타입이고, 상기 제2 감지 증폭회로를 구성하는 MOSFET들은 P 채널 타입이며, 상기 제4 전원전압 레벨은 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 큰 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.The N-channel type, the MOSFETs constituting the second sense amplifier circuit are P-channel type, and the fourth power supply voltage level is greater than an intermediate level between the first power supply voltage and the second power supply voltage. Bit line driving circuit of a memory device. 제 13항에 있어서, 상기 프리차지 회로는,The method of claim 13, wherein the precharge circuit, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 작은 레벨로 프리차지하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.And precharge to a level less than an intermediate level between the first power supply voltage and the second power supply voltage. 제 14항에 있어서, 상기 보조 회로는,The method of claim 14, wherein the auxiliary circuit, 상기 프리차지 전에 상기 제2 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.And changing the second power supply voltage in a direction of an intermediate level between the first power supply voltage and the second power supply voltage before the precharge. 제 15항에 있어서, 상기 제2 감지 증폭회로는,The method of claim 15, wherein the second sense amplifier circuit, 상기 프리차지 전에, 상기 메모리 셀 데이터가 "1"이면 상기 제1 비트라인을 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어뜨리고, 상기 메모리 셀 데이터가 "0"이면 상기 제2 비트라인을 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어뜨리는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.Before the precharge, when the memory cell data is "1", the first bit line is dropped from the second power voltage in the direction of an intermediate level between the first power voltage and the second power voltage, and the memory cell data is &Quot; 0 " drops the second bit line from the second power supply voltage in an intermediate level direction between the first power supply voltage and the second power supply voltage. 제 12항에 있어서, 상기 제1 감지 증폭회로를 구성하는 상기 제1 MOSFET 및 상기 제2 MOSFET는,The method of claim 12, wherein the first MOSFET and the second MOSFET constituting the first sense amplifier circuit, P 채널 타입이고, 상기 제2 감지 증폭회로를 구성하는 MOSFET들은 N 채널 타입이며, 상기 제4 전원전압 레벨은 상기 제1 전원전압 레벨보다 작은 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.The MOSFETs of the P channel type and the MOSFETs constituting the second sensing amplifier circuit are of N channel type, and the fourth power supply voltage level is smaller than the first power supply voltage level. 제 17항에 있어서, 상기 프리차지 회로는,The method of claim 17, wherein the precharge circuit, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 큰 레벨로 프리차지하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.And precharge to a level greater than an intermediate level between the first power supply voltage and the second power supply voltage. 제 18항에 있어서, 상기 보조 회로는,The method of claim 18, wherein the auxiliary circuit, 상기 프리차지 전에 상기 제1 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키는 것을 특징으로 하는 집적회로 메모리 장 치의 비트라인 구동회로.And changing the first power supply voltage in a direction of an intermediate level between the first power supply voltage and the second power supply voltage before the precharge. 제 19항에 있어서, 상기 제1 감지 증폭회로는,The method of claim 19, wherein the first sense amplifier circuit, 상기 프리차지 전에, 상기 메모리 셀 데이터가 "1"이면 상기 제2 비트라인을 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승시키고, 상기 메모리 셀 데이터가 "0"이면 상기 제1 비트라인을 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.Before the precharge, when the memory cell data is "1", the second bit line is raised from the first power supply voltage toward an intermediate level direction between the first power supply voltage and the second power supply voltage. "0", the bit line driving circuit of the integrated circuit memory device according to claim 1, wherein the first bit line is raised from the first power supply voltage toward an intermediate level between the first power supply voltage and the second power supply voltage. 제1 기준신호 또는 제2 기준신호에 응답하여, 제1 더미 커패시터와 제1 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키거나, 제2 더미 커패시터와 제2 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키는 단계;In response to the first reference signal or the second reference signal, the charge of the memory cell capacitor connected to the first dummy capacitor and the first bit line is shared, or the charge of the memory cell capacitor connected to the second dummy capacitor and the second bit line. Sharing a; 상기 전하 공유에 의한 상기 제1 비트라인 및 상기 제2 비트라인 사이의 전압차를, 제1 전원전압을 이용하여 감지 증폭하는 단계;Sensing and amplifying a voltage difference between the first bit line and the second bit line by the charge sharing using a first power supply voltage; 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 단계; Sensing and amplifying the voltage difference between the bit lines by the charge sharing using a second power supply voltage; 상기 제1 감지 증폭회로 및 상기 제2 감지 증폭회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 단계; 및Shorting and precharging the first bit line and the second bit line using a third power supply voltage after a sense amplification operation of the first sense amplifier circuit and the second sense amplifier circuit; And 상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지 되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 단계를 구비하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.And changing the voltage level held in the first bit line or the second bit line to a new level before the precharge by the sense amplification. 제 21항에 있어서, 상기 새로운 레벨은,The method of claim 21, wherein the new level, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로의 변경인 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.And changing the first power supply voltage and the second power supply voltage in an intermediate level direction. 제 22항에 있어서, 상기 프리차지는,The method of claim 22, wherein the precharge, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 작은 레벨로의 프리차지인 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.And a precharge at a level smaller than an intermediate level between the first power supply voltage and the second power supply voltage. 제 23항에 있어서, 상기 새로운 레벨은,The method of claim 23, wherein the new level is 상기 프리차지 전에 상기 제2 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시킴으로써 이루지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.And changing the second power supply voltage in a direction of an intermediate level between the first power supply voltage and the second power supply voltage before the precharge. 제 24항에 있어서, 상기 프리차지 전에, The method of claim 24, wherein before the precharge, 상기 메모리 셀 데이터가 "1"이면 상기 제1 비트라인이 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어지고, 상기 메모리 셀 데이터가 "0"이면 상기 제2 비트라인이 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.When the memory cell data is "1", the first bit line drops from the second power supply voltage toward a middle level between the first power supply voltage and the second power supply voltage. And a second bit line falling from the second power supply voltage in an intermediate level direction between the first power supply voltage and the second power supply voltage. 제 22항에 있어서, 상기 프리차지는,The method of claim 22, wherein the precharge, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 큰 레벨로의 프리차지인 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.And a precharge to a level greater than an intermediate level between the first power supply voltage and the second power supply voltage. 제 26항에 있어서, 상기 새로운 레벨은,The method of claim 26, wherein the new level is 상기 프리차지 전에 상기 제1 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시킴으로써 이루어지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.And changing the first power supply voltage in a middle level direction between the first power supply voltage and the second power supply voltage before the precharge. 제 27항에 있어서, 상기 프리차지 전에, The method of claim 27, wherein before the precharge, 상기 메모리 셀 데이터가 "1"이면 상기 제2 비트라인이 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승되고, 상기 메모리 셀 데이터가 "0"이면 상기 제1 비트라인이 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승되는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.When the memory cell data is "1", the second bit line is raised from the first power supply voltage in a middle level direction between the first power supply voltage and the second power supply voltage, and when the memory cell data is "0", And a first bit line is raised from the first power supply voltage in an intermediate level direction between the first power supply voltage and the second power supply voltage. 제4 전원전압을 이용하여 제1 비트라인 및 제2 비트라인 각각을 상기 제4 전 원전압에서 제1 MOSFET 및 제2 MOSFET 각각의 문턱전압 만큼 변경된 전압으로 만드는 단계;Making each of the first bit line and the second bit line into a voltage changed by the threshold voltage of each of the first and second MOSFETs from the fourth power voltage using a fourth power supply voltage; 상기 제1 비트라인 또는 상기 제2 비트라인과 메모리 셀 커패시터 간의 전하 공유에 의하여 상기 제1 비트라인 및 상기 제2 비트라인 사이에 생기는 전압차를 제1 전원전압을 이용하여 감지 증폭하는 단계;Sensing and amplifying a voltage difference generated between the first bit line and the second bit line by charge sharing between the first bit line or the second bit line and a memory cell capacitor using a first power supply voltage; 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 단계; Sensing and amplifying the voltage difference between the bit lines by the charge sharing using a second power supply voltage; 상기 제1 감지 증폭회로 및 상기 제2 감지 증폭회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 단계; 및Shorting and precharging the first bit line and the second bit line using a third power supply voltage after a sense amplification operation of the first sense amplifier circuit and the second sense amplifier circuit; And 상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 단계를 구비하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.And changing the voltage level held in the first bit line or the second bit line to a new level prior to the precharge by the sense amplification. 제 29항에 있어서, 상기 프리차지는,The method of claim 29, wherein the precharge, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 작은 레벨로의 프리차지인 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.And a precharge at a level smaller than an intermediate level between the first power supply voltage and the second power supply voltage. 제 30항에 있어서, 상기 새로운 레벨은,The method of claim 30, wherein the new level, 상기 프리차지 전에 상기 제2 전원전압을 상기 제1 전원전압과 상기 제2 전 원전압의 중간 레벨 방향으로 변경시킴으로써 이루어지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.And changing the second power supply voltage in a direction of an intermediate level between the first power supply voltage and the second power supply voltage before the precharge. 제 31항에 있어서, 상기 프리차지 전에, The method of claim 31, wherein before the precharge, 상기 메모리 셀 데이터가 "1"이면 상기 제1 비트라인이 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어지고, 상기 메모리 셀 데이터가 "0"이면 상기 제2 비트라인이 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.When the memory cell data is "1", the first bit line drops from the second power supply voltage toward a middle level between the first power supply voltage and the second power supply voltage. And a second bit line falling from the second power supply voltage in an intermediate level direction between the first power supply voltage and the second power supply voltage. 제 29항에 있어서, 상기 프리차지는,The method of claim 29, wherein the precharge, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 큰 레벨로의 프리차지인 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.And a precharge to a level greater than an intermediate level between the first power supply voltage and the second power supply voltage. 제 33항에 있어서, 상기 새로운 레벨은,The method of claim 33, wherein the new level is 상기 프리차지 전에 상기 제1 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시킴으로써 이루어지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.And changing the first power supply voltage in a middle level direction between the first power supply voltage and the second power supply voltage before the precharge. 제 34항에 있어서, 상기 프리차지 전에, The method of claim 34, wherein before the precharge, 상기 메모리 셀 데이터가 "1"이면 상기 제2 비트라인이 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승되고, 상기 메모리 셀 데이터가 "0"이면 상기 제1 비트라인을 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승되는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.When the memory cell data is "1", the second bit line is raised from the first power supply voltage in a middle level direction between the first power supply voltage and the second power supply voltage, and when the memory cell data is "0", And a first bit line is raised from the first power supply voltage toward an intermediate level between the first power supply voltage and the second power supply voltage.
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