KR20060004724A - Control circuit for disable word line of semiconductor memory device - Google Patents

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KR20060004724A
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Abstract

본 발명은 워드라인이 선택되지 않을 시 워드라인이 신속하게 디세이블되도록 하여 셀데이터의 손실을 방지하는 기술이다.The present invention prevents loss of cell data by allowing word lines to be quickly disabled when a word line is not selected.

이를 위한 본 발명의 일 예에 따른 반도체 메모리장치의 워드라인 디세이블 제어회로는, 워드라인 선택신호를 미리 설정된 레벨로 다운시키는 전압변환부와, 상기 전압변환부로부터 다운된 워드라인 선택신호와 상기 워드라인 선택신호를 받아 상기워드라인 선택신호의 위상과 상반되는 워드라인 레벨 제어신호를 출력하는 인버터와, 상기 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 워드라인을 설정된 레벨로 풀다운시키는 풀다운 트랜지스터를 포함한다.To this end, the word line disable control circuit of a semiconductor memory device according to an embodiment of the present invention includes a voltage converter for lowering a word line select signal to a predetermined level, a word line select signal down from the voltage converter and the word line select signal; An inverter that receives a word line selection signal and outputs a word line level control signal opposite to the phase of the word line selection signal, and a pull-down transistor that pulls down a word line to a set level in response to the word line level control signal output from the inverter; It includes.

서브워드라인, 워드라인 구동, 워드라인 인에이블, 워드라인 디세이블Subwordline, Wordline Drive, Wordline Enable, Wordline Disable

Description

반도체 메모리장치의 워드라인 디세이블 제어회로{CONTROL CIRCUIT FOR DISABLE WORD LINE OF SEMICONDUCTOR MEMORY DEVICE} CONTROL CIRCUIT FOR DISABLE WORD LINE OF SEMICONDUCTOR MEMORY DEVICE}             

도 1은 통상적인 반도체 메모리장치의 개략적인 구성도1 is a schematic configuration diagram of a conventional semiconductor memory device

도 2는 도 1의 서브워드라인 드라이버(20)의 상세회로도FIG. 2 is a detailed circuit diagram of the subword line driver 20 of FIG. 1.

도 3은 종래의 워드라인을 디세이블시키는 PXIB의 전압변화 파형도3 is a voltage change waveform diagram of a PXIB that disables a conventional word line.

도 4는 본 발명의 일 실시 예에 따른 반도체 메모리장치의 서브 워드라인 구동회로도4 is a diagram illustrating a sub word line driving circuit of a semiconductor memory device according to an embodiment of the present invention.

도 5는 본 발명의 일 실시 에에 따른 워드라인을 디세이블시키는 PXIB의 전압변화 파형도5 is a voltage change waveform diagram of a PXIB disabling a word line according to an embodiment of the present invention.

도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리장치의 서브 워드라인 구동회로도6 is a diagram illustrating a sub word line driving circuit of a semiconductor memory device according to another embodiment of the present invention.

도 7은 본 발명의 다른 실시 에에 따른 워드라인을 디세이블시키는 PXIB의 전압변화 파형도7 is a voltage change waveform diagram of a PXIB for disabling a word line according to another embodiment of the present invention.

본 발명은 반도체 메모리장치의 서브워드라인 구동회로에 관한 것으로, 특히 워드라인이 선택되지 않을 시 인에이블된 워드라인 전압을 신속하게 설정된 전압레벨로 풀다운 시켜 셀데이터의 손실을 방지하는 워드라인 디세이블 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a subword line driving circuit of a semiconductor memory device. In particular, when a word line is not selected, a word line disable prevents loss of cell data by quickly pulling down an enabled word line voltage to a set voltage level. It relates to a control circuit.

반도체 메모리장치는 다수의 워드라인 및 다수의 비트라인 쌍 사이에 접속되는 다수의 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀에 저장된 데이터를 입출력하기 위한 주변회로들로 구성된다. 상기 메모리 셀과 접속되는 워드라인 및 비트라인 쌍은 각각 고유한 어드레스가 지정되어 있으며, 입력 어드레스 신호를 디코딩하는 로우 디코더 및 컬럼 디코더에 의해 특정 워드라인 및 비트라인 쌍의 선택이 이루어진다.The semiconductor memory device includes a memory cell array including a plurality of memory cells connected between a plurality of word lines and a plurality of pairs of bit lines, and peripheral circuits for inputting and outputting data stored in the memory cells. Each word line and bit line pair connected to the memory cell is assigned a unique address, and a specific word line and bit line pair is selected by a row decoder and a column decoder for decoding an input address signal.

반도체메모리장치 특히 디램의 메모리 셀은 하나의 트랜지스터와 하나의 캐패시터로구성된다. 상기 캐패시터는 데이터를 저장하는 역할을 수행하고, 상기 트랜지스터는 상기 캐패시터에 저장된 데이터의 입출력을 제어하는 역할을 수행하며, 일반적으로 억세스 트랜지스터라 한다. 상기 억세스 트랜지스터의 제어전극은 워드라인과 접속되어 있으며. 이는 당 기술분야에서 널리알려져 있다.The memory cell of a semiconductor memory device, in particular a DRAM, is composed of one transistor and one capacitor. The capacitor plays a role of storing data, and the transistor plays a role of controlling input / output of data stored in the capacitor, and is generally referred to as an access transistor. The control electrode of the access transistor is connected to a word line. This is well known in the art.

상기 메모리 셀의 캐패시터에 논리 "하이" 데이터를 입출력할 시 워드라인에 논리 하이레벨 즉, 동작전원전압 레벨의 워드라인 인에이블 전압을 인가하게 되는 경우 트랜지스터의 고유한 성질인 문턱전압의 영향으로 인하여 상기 메모리 셀의 캐패시터에 데이터가 충분히 입출력되지 않게 된다. 따라서 워드라인 인에이블 전 압은 승압된 전압을 공급하는 것이 일반적으로 알려져 있고, 이를 위해 워드라인 드라이버는 승압된 전압으로 구동하여야 한다. When logic "high" data is inputted and outputted to a capacitor of the memory cell, when a logic high level, that is, a word line enable voltage of an operating power supply voltage level is applied to a word line, due to the influence of a threshold voltage, a characteristic of a transistor, Data is not sufficiently input and output to the capacitor of the memory cell. Therefore, the word line enable voltage is generally known to supply a boosted voltage. For this purpose, the word line driver must be driven with the boosted voltage.

반도체 메모리장치가 대용량화될수록 하나의 워드라인 접속되는 메모리 셀의 수는 증가하고 또한 워드라인의 길이가 길어짐에 따라 워드라인의 부하 캐패시턴스는 증가하게 된다. 이러한 워드라인의 부하 캐패시턴스의 증가로 인하여 워드라인 인에이블 시 동작속도가 느려진다. 이러한 문제를 해결사기 위해 워드라인 드라이버의 크기를 증가시키면 되지만 현재의 고집적 반도체 메모리장치에서 설게룰이 점점 작아짐에 따라 워드라인 간의 피치가 짧아져 워드라인 드라이버의크기를 증가시키는 것은 상당히 어려운 실정이다. 이러한 문제를 해결하기 위해 서브 워드라인 드라이버를 사용한다. As the semiconductor memory device becomes larger, the number of memory cells connected to one word line increases, and as the length of the word line becomes longer, the load capacitance of the word line increases. Due to the increase in the load capacitance of the word line, the operation speed is slow when the word line is enabled. In order to solve this problem, it is necessary to increase the size of the word line driver. However, in the current highly integrated semiconductor memory device, as the rule of thumb becomes smaller, it is difficult to increase the size of the word line driver because the pitch between word lines becomes shorter. To solve this problem, a sub wordline driver is used.

이렇게 서브 워드라인을 사용하여 워드라인을 구동하는 반도체 메모리장치가 대한민국 특허공개 번호 2003-13050호에 개시되어 있다. 공개특허번호 2003-13050호에 개시된 반도체 메모리장치의 개략적인 구성도가 도 1에 도시 되어있다. A semiconductor memory device for driving word lines using sub word lines is disclosed in Korean Patent Publication No. 2003-13050. A schematic configuration diagram of the semiconductor memory device disclosed in Japanese Patent Laid-Open No. 2003-13050 is shown in FIG. 1.

도 1을 참조하면, 다수개의 로우 어드레스신호(RA2~RAi)들에 대응하여 다수개의 노말 워드라인 인에이블신호(NWE: Normal Wordline Enable)를 발생시키는 로우 디코더(50)와, 다수개의 컬럼 어드레스신호(CA0~CAi)들에 대응하여 다수개의 컬럼선택라인신호(CSL:Column Select Line)을 발생시키는 컬럼디코더(60)와, 다수개의 메모리 셀들이 로우방향과 컬럼 방향으로 배치되는 메모리 셀어레이(10)와, 다수개의 로우 어드레스(RA0, RA0B, RA1, RA1B)의 조합에 의해 다수의 디코딩 어드레스(DRA01, DRA0B1, DRA0B1B, DRA0B1B)를 발생시키는 로우어드레스 프리디코딩부(40)와, 로우 어드레스 프리디코딩부(40)의 출력을 받아 디코딩하여 서브 워드라인선택신호(PXI0~PXIi)와 반전된 서브 워드라인 선택신호(PXI0B~PXIiB)를 각각 발생하는 PXI발생부(30)와, 상기 로우디코더(50)의 출력된 정상 워드라인 인에이블신호(NWE)와 PXI발생부(30)로부터 출력된 워드라인 선택신호(PXI)를 입력받아 승압한 뒤 워드라인 인에이블신호(WE)를 출력하는 서브워드라인 드라이버(20)로 구성되어 있다. Referring to FIG. 1, a row decoder 50 generating a plurality of normal wordline enable signals (NWE) in response to a plurality of row address signals RA2 to RAi, and a plurality of column address signals. A column decoder 60 for generating a plurality of column select line signals (CSLs) corresponding to the CA0 to CAi, and a memory cell array 10 in which a plurality of memory cells are arranged in a row direction and a column direction. ) And a row address predecoding unit 40 for generating a plurality of decoding addresses DRA01, DRA0B1, DRA0B1B, and DRA0B1B by combining a plurality of row addresses RA0, RA0B, RA1, RA1B, and row address predecoding. A PXI generator 30 for decoding the output of the unit 40 and generating sub word line selection signals PXI0 to PXIi and inverted sub word line selection signals PXI0B to PXIiB, respectively, and the low decoder 50. At the normal word line in And a subword line driver 20 for receiving the voltage signal NWE and the word line selection signal PXI output from the PXI generation unit 30, boosting the voltage signal, and outputting a word line enable signal WE. .

도 2는 도 1의 서브워드라인 드라이버(20)의 상세회로도이다.FIG. 2 is a detailed circuit diagram of the subword line driver 20 of FIG. 1.

워드라인 선택신호(PXI)를 반전시켜 출력하는 제1 인버터(10)와, 상기 제1 인버터(10)의 출력신호를 반전시켜 서브 워드라인 구동신호(PXID)를 출력하는 제2 인버터(12)와, 상기 워드라인 선택신호(PXI)를 반전시켜 상기 워드라인 선택신호(PXI)의 위상과 상반되는 워드라인 디세이블 제어신호(PXIB)를 출력하는 제3 인버터(14)와, 승압전압(Vpp)에 의해 동작되어 노말 워드라인 인에이블신호(NWE)를 전달하는 엔모오스 트랜지스터(NT6)와, 상기 엔오모스 트랜지스터(NT6)에 의해 전달된 노말 워드라인 인에이블신호(NWE)에 대응하여 워드라인으로 서브 워드라인 구동신호(PXID)를 출력하는 엔모오스 트랜지스터(NT8)과, 프리차지 시 턴온되는 엔모오스 트랜지스터(NT5)와, 상기 프리차지 초기동안 상기 엔모오스 트랜지스터(NT5)로부터 제공되는 서브 워드라인 구동신호(PXID)에 의해 구동되는 엔모오스 트랜지스터(NT7)와, 상기 제3 인버터(14)로부터 출력되는 워드라인 레벨 제어신호(PXIB)에 대응하여 워드라인의 레벨을 제어하는 엔모오스 트랜지스터(NT9)로 구성되어 있다. 상기 워드라인 레벨 제어신호(PXIB)는 워드라인 선택되지 않을 시 워드라인의 전압을 네가티브전압(VBB)으로 풀다운시키기 위해 엔모오스 트랜지스터(NT9)의 게이트로 인가되는 신호이다. 상기 엔모오스 트랜지스터(NT8)은 풀업 트랜지스터이고, 엔모오스 트랜지스터(NT9)는 풀다운 트랜지스터이다. 상기 제1 인버터(10)는 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 접지전압 레벨(Vss) 사이를 스윙한다. 상기 제2 인버터(12)는 상기 반전된 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 접지전압 레벨(Vss)(혹은 VBB) 사이를 스윙한다. 제3 인버터(14)는 상기 워드라인 선택신호(PXI)에 응답하여 내부 전원전압레벨(AVIC)과 접지전압 레벨(Vss) 사이를 스윙한다. 여기서 제3 인버터(14)는 내부 전원전압 레벨(AVIC)을 인가하도록 하고 있으나 외부 전원전압레벨(EVC) 또는 Vcc를 사용할 수도 있다.A first inverter 10 inverting and outputting a word line selection signal PXI and a second inverter 12 inverting an output signal of the first inverter 10 and outputting a sub word line driving signal PXID And a third inverter 14 for inverting the word line selection signal PXI to output a word line disable control signal PXIB opposite to the phase of the word line selection signal PXI, and a boost voltage Vpp. NMOS transistor NT6 that is operated by the NMOS transistor to transfer a normal word line enable signal NWE, and a word line corresponding to the normal word line enable signal NWE transferred by the NMOS transistor NT6. The NMOS transistor NT8 outputting the sub word line driving signal PXID, the NMOS transistor NT5 turned on during precharging, and the subword provided from the NMOS transistor NT5 during the precharge initial stage. To the line drive signal (PXID) It is composed of a driven yen Mohs transistor (NT7), said third inverter 14 yen Mohs transistor (NT9) of controlling the level of the word line in response to a word line level control signal (PXIB) outputted from. The word line level control signal PXIB is a signal applied to the gate of the NMOS transistor NT9 to pull down the voltage of the word line to the negative voltage V BB when the word line is not selected. The n-MOS transistor NT8 is a pull-up transistor, and the n-MOS transistor NT9 is a pull-down transistor. The first inverter 10 swings between the boosted voltage level Vpp and the ground voltage level Vss in response to the word line selection signal PXI. The second inverter 12 swings between the boosted voltage level Vpp and the ground voltage level Vss (or V BB ) in response to the inverted word line selection signal PXI. The third inverter 14 swings between the internal power supply voltage level AVC and the ground voltage level Vss in response to the word line selection signal PXI. The third inverter 14 applies the internal power supply voltage level AVC but may use an external power supply voltage level EVC or Vcc.

반도체 메모리장치가 액티브 상태가 되면 PXI발생기(30)에서 워드라인 선택신호(PXI)가 발생되어 하이 레벨신호가 제1 및 제3 인버터(10, 14)로 각각 인가된다. 제1 인버터(10)의 피모오스 트랜지스터(PT1)는 오프되고 엔모오스 트랜지스터(NT1)는 턴온된다. 이로 인해 제1 인버터(10)는 접지전압레벨(Vss)의 로우신호를 출력한다. 상기 제 1인버터(10)로 출력된 접지전압레벨(Vss)의 로우신호는 제2 인버터(12)로 인가된다. 제2 인버터(12)의 피모오스 트랜지스터(PT3)는 턴온되고 엔모오스 트랜지스터(NT3)는 턴오프된다. 이로 인해 제2 인버터(12)는 승압전압레벨(Vpp)의 하이신호를 출력한다. 그리고 제3 인버터(14)의 피모오스 트랜지스터(PT2)는 오프되고 엔모오스 트랜지스터(NT2)는 턴온된다. 이로 인해 제3 인버 터(14)는 네가티브전압레벨(VBB)의 PXIB신호를 출력한다. 상기 제3 인버터(14)로부터 네가티브 전압레벨(VBB)의 PXIB신호는 엔모오스 트랜지스터(NT9)의 게이트로 인가되어 엔모오스 트랜지스터(NT9)를 턴오프시킨다. 이때 로우디코더(50)에서는 다수개의 노말 워드라인 인에이블신호(NWE: Normal Wordline Enable)가 발생되어 엔모오스 트랜지스터(NT6)의 드레인으로 인가되므로 엔모오스 트랜지스터(NT6)는 턴온되어 전압강하된 Vpp-Vth레벨의 전압을 엔모오스 트랜지스터(NT8)의 게이트로 인가된다. 이로인해 엔모오스 트랜지스터(NT8)는 턴온되어 워드라인이 승압전압레벨(Vpp)로 인에이블된다. When the semiconductor memory device is in an active state, the word line select signal PXI is generated by the PXI generator 30, and the high level signals are applied to the first and third inverters 10 and 14, respectively. The PMOS transistor PT1 of the first inverter 10 is turned off and the enMOS transistor NT1 is turned on. As a result, the first inverter 10 outputs a low signal of the ground voltage level Vss. The low signal of the ground voltage level Vss output to the first inverter 10 is applied to the second inverter 12. The PMOS transistor PT3 of the second inverter 12 is turned on and the NMOS transistor NT3 is turned off. As a result, the second inverter 12 outputs a high signal of the boosted voltage level Vpp. In addition, the PMOS transistor PT2 of the third inverter 14 is turned off and the NMOS transistor NT2 is turned on. As a result, the third inverter 14 outputs a PXIB signal having a negative voltage level V BB . The PXIB signal of the negative voltage level V BB from the third inverter 14 is applied to the gate of the NMOS transistor NT9 to turn off the NMOS transistor NT9. At this time, the low decoder 50 generates a plurality of normal wordline enable signals (NWE) and is applied to the drain of the enMOS transistor NT6, so that the enMOS transistor NT6 is turned on to drop the voltage. A voltage at the level of V th is applied to the gate of the NMOS transistor NT8. As a result, the NMOS transistor NT8 is turned on to enable the word line to the boosted voltage level Vpp.

그러나 반도체 메모리장치가 대기상태이면 PXI발생기(30)에서 로우레벨의 둬드라인 선택신호(PXI)가 발생되어 제1 및 제3 인버터(10, 14)로 각각 인가된다. 제1 인버터(10)의 피모오스 트랜지스터(PT1)는 온되고 엔모오스 트랜지스터(NT1)는 턴오프된다. 이로 인해 제1 인버터(10)는 승압전압레벨(Vpp)의 하이신호를 출력한다. 상기 제 1인버터(10)로 출력된 승압전압레벨(Vpp)의 하이신호는 제2 인버터(12)로 인가된다. 제2 인버터(12)의 피모오스 트랜지스터(PT3)는 턴오프되고 엔모오스 트랜지스터(NT3)는 턴온된다. 이로 인해 제2 인버터(12)는 네가티브전압레벨(VBB)의 로우신호를 출력한다. 그리고 제3 인버터(14)의 피모오스 트랜지스터(PT2)는 턴온되고 엔모오스 트랜지스터(NT2)는 턴오프된다. 이로 인해 제3 인버터(14)는 내부전원전압레벨(AIVC)의 PXIB신호를 출력한다. 상기 제3 인버터(14)로 부터 네가티브 전압레벨(VBB)의 PXIB신호는 엔모오스 트랜지스터(NT9)의 게이트로 인가되어 엔모오스 트랜지스터(NT9)를 턴온시킨다. 이때 엔모오스 로우디코더(50)에서는 다수개의 노말 워드라인 인에이블신호(NWE: Normal Wordline Enable)를 접지전압레벨(Vss)로 발생하여 엔모오스 트랜지스터(NT6)의 드레인으로 인가되므로 엔모오스 트랜지스터(NT6)는 턴오프된다. 이로 인해 엔모오스 트랜지스터(NT8)의 게이트로 접지전압레벨(Vss)이 인가되므로 엔모오스 트랜지스터(NT8)는 턴오프되어 워드라인이 승압전압레벨(Vpp)에서 네가티브 전압레벨(VBB)로 방전되어 워드라인을 디세이블시킨다. 상기 피모오스 트랜지스터(PT1~PT3, NT1~NT9)는 게이트로 승압전압(Vpp)인 고전압을 사용하기 때문에 테스트 시 트랜지스터의 파괴를 방지하기 위해 게이트 옥사이드의 두께가 예컨대 약 35Å 정도로 두껍게 형성하여야 한다.However, when the semiconductor memory device is in a standby state, a low-level leaderline selection signal PXI is generated in the PXI generator 30 and applied to the first and third inverters 10 and 14, respectively. The PMOS transistor PT1 of the first inverter 10 is turned on and the enMOS transistor NT1 is turned off. As a result, the first inverter 10 outputs a high signal of the boosted voltage level Vpp. The high signal of the boosted voltage level Vpp output to the first inverter 10 is applied to the second inverter 12. The PMOS transistor PT3 of the second inverter 12 is turned off and the enMOS transistor NT3 is turned on. As a result, the second inverter 12 outputs a low signal having a negative voltage level V BB . In addition, the PMOS transistor PT2 of the third inverter 14 is turned on and the NMOS transistor NT2 is turned off. As a result, the third inverter 14 outputs the PXIB signal of the internal power supply voltage level AIVC. The PXIB signal having the negative voltage level V BB from the third inverter 14 is applied to the gate of the NMOS transistor NT9 to turn on the NMOS transistor NT9. In this case, the NMOS low decoder 50 generates a plurality of normal wordline enable signals (NWE) as the ground voltage level (Vss) and is applied to the drain of the NMOS transistor NT6. ) Is turned off. This yen to the gate of the Mohs transistor (NT8) ground voltage level (Vss), so this is ¥ Mohs transistor (NT8) is turned off is the word line is discharged from the step-up voltage level (Vpp) to a negative voltage level (V BB) Disable the word line. Since the PMOS transistors PT1 to PT3 and NT1 to NT9 use high voltages of boosted voltages Vpp as their gates, gate oxides have a thick thickness of, for example, about 35 kV to prevent the transistor from being destroyed during the test.

상기와 같은 종래의 서브 워드라인 구동회로는 피모오스 트랜지스터(PT2)의 게이트 옥사이드가 예를 들어 약 35Å정도로 두껍게 형성되어 있으므로 도 4에서 보는 바와 같이 워드라인 디세이블 전압이 네가티브 전압레벨(VBB)로 떨어진 후에 PXIB가 내부 전원전압레벨(AIVC)이나 외부 전원전압(EVC) 혹은 Vcc 예를 들어 0.9V레벨로 서서히 상승되기 때문에 엔모오스 트랜지스터(NT9)가 턴온되지 못하게 되어 워드라인이 디세이블된 후 즉시 워드라인 구동전압이 네가티브 전압레벨(VBB)로 떨어지지 않게 된다. 따라서 반도체 메모리장치의 대기상태에서 워드라인이 구동되어 메모리 셀의 데이터가 유실되는 문제가 있었다. In the conventional sub word line driving circuit as described above, since the gate oxide of the PMOS transistor PT2 is formed to be about 35 kV thick, for example, as shown in FIG. 4, the word line disable voltage has a negative voltage level V BB . After PXIB slowly rises to the internal power supply voltage level (AIVC), the external power supply voltage (EVC), or to Vcc, for example, 0.9V level, the NMOS transistor NT9 is not turned on and the word line is disabled. The word line drive voltage does not immediately drop to the negative voltage level (V BB ). Therefore, the word line is driven in the standby state of the semiconductor memory device, thereby causing data loss of the memory cell.

따라서 본 발명의 목적은 상기와 같은 문제를 해결하기 위해 대기상태에서 워드라인이 플로팅(Floating)되는 것을 방지하는 반도체 메모리장치의 워드라인 디세이블 제어회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a word line disable control circuit for preventing a word line from floating in a standby state in order to solve the above problem.

본 발명의 다른 목적은 대기상태에서 워드라인 플로팅에 의해 메모리 셀의 데이터가 유실되는 것을 방지할 수 있는 반도체 메모리장치의 워드라인 디세이블 제어회로를 제공함에 있다.
Another object of the present invention is to provide a word line disable control circuit of a semiconductor memory device capable of preventing data loss of a memory cell by word line floating in a standby state.

상기 목적을 달성하기 위한 본 발명의 일 예에 따른 반도체 메모리장치의 워드라인 디세이블 제어회로는, 워드라인 선택신호를 미리 설정된 레벨로 다운시키는 전압변환부와, 상기 전압변환부로부터 다운된 워드라인 선택신호와 상기 워드라인 선택신호를 받아 상기 워드라인 선택신호의 위상과 상반되는 워드라인 레벨 제어신호를 출력하는 인버터와, 상기 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 인에이블된 워드라인을 설정된 전압레벨로 풀다운시키는 풀다운 트랜지스터로 이루어짐을 특징으로하는 한다.A word line disable control circuit of a semiconductor memory device according to an embodiment of the present invention for achieving the above object includes a voltage converter for lowering a word line selection signal to a predetermined level, and a word line down from the voltage converter. An inverter that receives a selection signal and the word line selection signal and outputs a word line level control signal opposite to the phase of the word line selection signal, and an enabled word line corresponding to the word line level control signal output from the inverter; And a pull-down transistor that pulls down to a set voltage level.

상기 전압변환부는 게이트가 승압전압(Vpp)이 인가되고 드레인에 상기 워드라인 선택신호가 인가되며 소스가 상기 인버터로 연결되는 제1 엔모오스 트랜지터로 구성함을 특징으로 한다. The voltage converter may include a first NMOS transistor having a gate applied with a boosted voltage (Vpp), a word line selection signal applied to a drain, and a source connected to the inverter.

상기 인버터는 상기 제1 엔모오스 트랜지스터의 소스에 게이트가 접속되고 소스가 내부전원전압(AIVC)에 연결되는 피모오스 트랜지스터와, 상기 워드라인 선택신호가 게이트로 인가되고 드레인이 상기 피모오스 트랜지스터의 드레인에 연결되고 소스가 접지전원전압과 연결되는 제2 엔모오스 트랜지스터로 구성함을 특징으로 한다. The inverter includes a PMOS transistor having a gate connected to a source of the first NMOS transistor and a source connected to an internal power supply voltage (AIVC), a word line selection signal applied to a gate, and a drain of the PMOS transistor. And a second NMOS transistor connected to the source and connected to the ground power supply voltage.

상기 피모오스 트랜지스터는 게이트 옥사이드의 두께가 25Å 정도임을 특징으로 한다.The PMOS transistor has a gate oxide having a thickness of about 25 GPa.

상기 피모오스 트랜지스터는 임계전압(Vth)이 감소됨을 특징으로 한다. The PMOS transistor is characterized in that the threshold voltage (V th ) is reduced.

상기 목적을 달성하기 위한 본 발명의 다른 반도체 메모리장치의 워드라인 디세이블 제어회로는, 워드라인 선택신호를 반전 출력하는 제1 인버터와, 상기 제1 인버터로부터 반전출력된 워드라인 선택신호와 상기 워드라인 선택신호를 받아 워드라인 레벨 제어신호를 출력하는 제2 인버터와, 상기 제2 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 워드라인을 리세트시키는 트랜지스터로 이루어짐을 특징으로하는 한다.According to another aspect of the present invention, there is provided a word line disable control circuit of a semiconductor memory device of the present invention, comprising: a first inverter for inverting and outputting a word line selection signal; a word line selection signal and the word inverted and output from the first inverter; And a second inverter receiving the line selection signal and outputting a word line level control signal, and a transistor for resetting the word line in response to the word line level control signal output from the second inverter.

상기 트랜지스터는 제3 엔모오스 트랜지터로 구성함을 특징으로 한다.The transistor is characterized by consisting of a third NMOS transistor.

상기 제2 인버터는 상기 제1 인버터의 출력단에 게이트가 접속되고 드레인이 내부전원전압(AIVC)에 연결되는 제1 엔모오스 트랜지스터와, 상기 워드라인 선택신호가 게이트로 인가되고 드레인이 상기 제1 엔모오스 트랜지스터의 소스에 연결되고 소스가 접지전원전압과 연결되는 제2 엔모오스 트랜지스터로 구성함을 특징으로 한다.The second inverter includes a first NMOS transistor having a gate connected to an output terminal of the first inverter and a drain connected to an internal power supply voltage (AIVC), the word line selection signal applied to a gate, and a drain connected to the first N transistor. And a second NMOS transistor connected to the source of the MOS transistor and connected to the ground power supply voltage.

상기 제1 엔모오스 트랜지스터는 임계전압(Vth)이 감소됨을 특징으로 한다.The first NMOS transistor is characterized in that the threshold voltage (V th ) is reduced.

이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 4는 본 발명의 일 실시 예에 따른 반도체 메모리장치의 서브 워드라인 구동회로도이다.4 is a diagram illustrating a sub word line driving circuit of a semiconductor memory device according to an embodiment of the present invention.

워드라인 선택신호(PXI)를 반전시켜 출력하는 제1 인버터(10)와, 상기 제1 인버터(20)의 출력신호를 반전시켜 서브 워드라인 구동신호(PXID)를 출력하는 제2 인버터(22)와, 상기 워드라인 선택신호(PXI)를 반전시켜 상기 워드라인 선택신호(PXI)의 위상과 상반되는 워드라인 디세이블 제어신호(PXIB)를 출력하는 제3 인버터(24)와, 승압전압(Vpp)에 의해 동작되어 노말 워드라인 인에이블신호(NWE)를 전달하는 엔모오스 트랜지스터(NT17)와, 상기 엔오모스 트랜지스터(NT17)에 의해 전달된 노말 워드라인 인에이블신호(NWE)에 대응하여 워드라인으로 서브 워드라인 구동신호(PXID)를 출력하는 엔모오스 트랜지스터(NT19)과, 프리차지 시 턴온되는 엔모오스 트랜지스터(NT16)와, 상기 프리차지 초기동안 상기 엔모오스 트랜지스터(NT16)로부터 제공되는 서브 워드라인 구동신호(PXID)에 의해 구동되는 엔모오스 트랜지스터(NT18)와, 상기 제3 인버터(24)로부터 출력되는 워드라인 레벨 제어신호(PXIB)에 대응하여 워드라인의 레벨을 제어하는 엔모오스 트랜 지스터(NT20)로 구성되어 있다. A first inverter 10 inverting and outputting the word line selection signal PXI and a second inverter 22 inverting the output signal of the first inverter 20 and outputting a sub word line driving signal PXID. And a third inverter 24 for inverting the word line selection signal PXI to output a word line disable control signal PXIB opposite to the phase of the word line selection signal PXI, and a boost voltage Vpp. The NMOS transistor NT17 is operated by the NMOS transistor to transfer the normal word line enable signal NWE, and the word line corresponds to the normal word line enable signal NWE transferred by the NMOS transistor NT17. The NMOS transistor NT19 outputting the sub word line driving signal PXID, the NMOS transistor NT16 turned on at the time of precharging, and the subword provided from the NMOS transistor NT16 during the precharge initial stage. Line drive signal (PXID) An NMOS transistor NT18 driven by an NMOS transistor and an NMOS transistor NT20 for controlling the level of the word line in response to the word line level control signal PXIB output from the third inverter 24. have.

상기 제3 인버터(24)는 상기 워드라인 선택신호(PXI)를 드레인에 연결하고 게이트로 워드라인 선택신호(PXI)를 받아 문턱전압(Vth)만큼 다운시켜 출력하는 엔모오스 트랜지스터(NT12)와, 상기 엔모오스 트랜지스터(NT12)로부터 드롭된 워드라인 선택신 호를 게이트로 인가받아 워드라인 레벨 제어신호(PXIB)를 출력하는 피모오스 트랜지스터(PT12)와, 상기 상기 워드라인 선택신호(PXI)를 게이트로 연결하고 상기 피모오스 트랜지스터(PT12)의 드레인과 접지전압레벨(Vss) 사이에 연결되는 엔모오스 트랜지스터(NT13)로 구성되어 있다. 상기 엔모오스 트랜지스터(NT12)는 워드라인 선택신호(PXI)를 문턱전압(Vth)만큼 다운시킨다. 상기 엔모오스 트랜지스터(NT19)는 풀업 트랜지스터이고, 엔모오스 트랜지스터(NT20)는 풀다운 트랜지스터이다. 상기 제1 인버터(20)는 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 접지전압 레벨(Vss) 사이를 스윙한다. 상기 제2 인버터(22)는 상기 반전된 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 네가티브전압 레벨(VBB) 사이를 스윙한다. 제3 인버터(24)는 상기 워드라인 선택신호(PXI)에 응답하여 내부 전원전압레벨(AVIC)과 접지전압 레벨(Vss) 사이를 스윙한다. 여기서 제3 인버터(24)는 내부 전원전압 레벨(AVIC)을 인가하도록 하고 있으나 외부 전원전압레벨(EVC) 또는 Vcc를 사용할 수도 있다. 그리고 제2 인버터(22)는 승압전압레벨(Vpp)과 네가티브전압 레벨(VBB) 사이를 스윙하도록 하고 있으나 승압전압레벨(Vpp)과 접지전압 레벨(Vss) 사이를 스윙하는 것도 가능하다.The third inverter 24 connects the word line selection signal PXI to a drain, receives the word line selection signal PXI as a gate, and lowers the threshold voltage V th to output the NMOS transistor NT12. A PMOS transistor PT12 for receiving a word line selection signal dropped from the NMOS transistor NT12 as a gate and outputting a word line level control signal PXIB, and the word line selection signal PXI. The NMOS transistor NT13 is connected to a gate and is connected between the drain of the PMOS transistor PT12 and the ground voltage level Vss. The NMOS transistor NT12 lowers the word line select signal PXI by the threshold voltage V th . The NMOS transistor NT19 is a pull-up transistor, and the NMOS transistor NT20 is a pull-down transistor. The first inverter 20 swings between the boosted voltage level Vpp and the ground voltage level Vss in response to the word line selection signal PXI. The second inverter 22 swings between the boosted voltage level Vpp and the negative voltage level V BB in response to the inverted word line selection signal PXI. The third inverter 24 swings between the internal power supply voltage level AVC and the ground voltage level Vss in response to the word line selection signal PXI. The third inverter 24 is configured to apply the internal power supply voltage level AVC, but may use an external power supply voltage level EVC or Vcc. The second inverter 22 swings between the boosted voltage level Vpp and the negative voltage level V BB , but may swing between the boosted voltage level Vpp and the ground voltage level Vss.

도 5는 본 발명의 일 실시 예에 따른 워드라인을 디세이블시키는 PXIB의 전압변화 파형도이다.5 is a voltage change waveform diagram of a PXIB for disabling a word line according to an embodiment of the present invention.

상술한 도 4 및 도 5를 참조하여 본 발명의 바람직한 반도체 메모리장치의 워드라인을 디세이블시키는 동작을 상세히 설명한다.4 and 5 will be described in detail the operation of disabling the word line of the preferred semiconductor memory device of the present invention.

반도체 메모리장치가 액티브 상태가 되면 PXI발생기(30)에서 워드라인 선택신호(PXI)가 발생되어 하이 레벨신호가 제1 및 제3 인버터(20, 24)로 각각 인가된다. 제1 인버터(20)의 피모오스 트랜지스터(PT11)는 오프되고 엔모오스 트랜지스터(NT11)는 턴온된다. 이로 인해 제1 인버터(20)는 접지전압레벨(Vss)의 로우신호를 출력한다. 상기 제 1인버터(20)로 출력된 접지전압레벨(Vss)의 로우신호는 제2 인버터(22)로 인가된다. 제2 인버터(22)의 피모오스 트랜지스터(PT13)는 턴온되고 엔모오스 트랜지스터(NT14)는 턴오프된다. 이로 인해 제2 인버터(22)는 승압전압레벨(Vpp)의 하이신호를 출력한다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 하이 레벨신호는 제3 인버터(24)의 엔모오스 트랜지스터(NT12)의 드레인으로 인가된다. 이때 엔모오스 트랜지스터(NT12)의 게이트에는 승압전압레벨(Vpp)이 인가되므로 상기 엔모오스 트랜지스터(NT12)는 턴온되어 전압강하된 PXI-Vth레벨의 전압을 피모오스 트랜지스터(PT12)의 게이트로 인가된다. 이때 전압강하된 PXI-Vth레벨의 전압을 피모오스 트랜지스터(PT12)의 게이트로 인가되므로 피모오스 트랜지스터(PT12)의 파괴를 방지한다. 따라서 피모오스 트랜지스터(PT12)는 턴오프된다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 하이 레벨신호는 제3 인버터(24)의 엔모오스 트랜지스터(NT13)의 게이트로 인가되어 엔모오스 트랜지스터(NT13)는 턴온되어 드레인으로 접지전압레벨신호를 출력한다. 이로 인해 제3 인버터(24)는 접지전압레벨(Vss)의 PXIB신호를 출력한다. 상기 제3 인버터(24)로부터 접지전압레벨(Vss)의 PXIB신호는 엔모오스 트랜지스터(NT20)의 게이트로 인가되어 엔모오스 트랜지스터(NT20)를 턴오프시킨다. 이때 로우디코더(50)에서는 다수개의 노말 워드라인 인에이블신호(NWE: Normal Wordline Enable)가 발생되어 엔모오스 트랜지스터(NT17)의 드레인으로 인가되므로 엔모오스 트랜지스터(NT17)는 턴온되어 전압강된 NWE-Vth레벨의 전압을 엔모오스 트랜지스터(NT19)의 게이트로 인가된다. 이로인해 엔모오스 트랜지스터(NT19)는 턴온되어 워드라인이 승압전압레벨(Vpp)로 인에이블된다. When the semiconductor memory device is in an active state, the word line select signal PXI is generated by the PXI generator 30, and the high level signals are applied to the first and third inverters 20 and 24, respectively. The PMOS transistor PT11 of the first inverter 20 is turned off and the enMOS transistor NT11 is turned on. As a result, the first inverter 20 outputs a low signal of the ground voltage level Vss. The low signal of the ground voltage level Vss output to the first inverter 20 is applied to the second inverter 22. The PMOS transistor PT13 of the second inverter 22 is turned on and the NMOS transistor NT14 is turned off. As a result, the second inverter 22 outputs a high signal of the boosted voltage level Vpp. The high level signal, which is the word line selection signal PXI generated from the PXI generator 30, is applied to the drain of the NMOS transistor NT12 of the third inverter 24. In this case, since the boosted voltage level Vpp is applied to the gate of the NMOS transistor NT12, the NMOS transistor NT12 is turned on to apply the voltage of the PXI-V th level, which has been dropped, to the gate of the PMOS transistor PT12. do. At this time, the voltage drop of the PXI-V th level is applied to the gate of the PMOS transistor PT12, thereby preventing the PMOS transistor PT12 from being destroyed. Therefore, the PMOS transistor PT12 is turned off. In addition, the high level signal, which is a word line selection signal PXI generated from the PXI generator 30, is applied to the gate of the NMOS transistor NT13 of the third inverter 24 so that the NMOS transistor NT13 is turned on to drain. Output the ground voltage level signal. As a result, the third inverter 24 outputs the PXIB signal having the ground voltage level Vss. The PXIB signal having the ground voltage level Vss from the third inverter 24 is applied to the gate of the NMOS transistor NT20 to turn off the NMOS transistor NT20. At this time, the low decoder 50 generates a plurality of normal wordline enable signals (NWEs) and is applied to the drain of the NMOS transistor NT17, so that the NMOS transistor NT17 is turned on to increase the voltage. A voltage at the level of V th is applied to the gate of the NMOS transistor NT19. As a result, the NMOS transistor NT19 is turned on to enable the word line to the boosted voltage level Vpp.

그러나 반도체 메모리장치가 대기상태이면 PXI발생기(30)에서 로우레벨의 워드라인 선택신호(PXI)가 발생되어 제1 및 제3 인버터(20, 24)로 각각 인가된다. 제1 인버터(20)의 피모오스 트랜지스터(PT11)는 온되고 엔모오스 트랜지스터(NT11)는 턴오프된다. 이로 인해 제1 인버터(20)는 승압전압레벨(Vpp)의 하이신호를 출력한다. 상기 제 1인버터(20)로 출력된 승압전압레벨(Vpp)의 하이신호는 제2 인버터(22)로 인가된다. 제2 인버터(22)의 피모오스 트랜지스터(PT13)는 턴오프되고 엔모오스 트랜지스터(NT14)는 턴온된다. 이로 인해 제2 인버터(22)는 네가티브전압레벨(VBB)의 로우신호를 출력한다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 로우 레벨신호는 제3 인버터(24)의 엔모오스 트랜지스터(NT12)의 드레인으로 인가된다. 이때 엔모오스 트랜지스터(NT12)의 게이트에는 승압전압레벨(Vpp)이 인가되므로 상기 엔모오스 트랜지스터(NT12)는 턴온되어 전압강된 접지전압레벨(Vss)의 전압을 피모오스 트랜지스터(PT12)의 게이트로 인가된다. 따라서 피모오스 트랜지스터(PT12)는 턴온된다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 로우 레벨신호는 제3 인버터(24)의 엔모오스 트랜지스터(NT13)의 게이트로 인가되어 엔모오스 트랜지스터(NT13)는 턴오프된다. 상기 제3 인버터(24)의 피모오스 트랜지스터(PT12)는 게이트 옥사이드가 예컨대 약 25Å정도의 두께로 감소되었기 때문에 도 5에서 보는 바와 같이 피모오스 트랜지스터(PT12)의 소스의 전압레벨이 신속하게 내부 전원전압레벨(AIVC)로 천이된 PXIB신호가 된다. 이로인해 엔모오스 트랜지스터(NT20)를 턴온시키게 되어 워드라인은 승압전압 레벨(Vpp)에서 네가티브 전압레벨(VBB)로 빠른 속도로 천이되므로 메모리 셀의 데이터 유실을 방지한다. 상기 피모오스 트랜지스터(PT12)의 게이트 옥사이드의 두께가 예를들어 약 35Å 정도에서 약 25Å정도로 감소되었기 때문에 Vth 가 낮아지게 되었다. 따라서 피모오스 트랜지스터(PT12)의 게이트에는 PXI-Vth가 인가되어 테스트 모드 시 발생하는 게이트 브레이크 다운을 방지한다. However, when the semiconductor memory device is in a standby state, a low level word line selection signal PXI is generated in the PXI generator 30 and applied to the first and third inverters 20 and 24, respectively. The PMOS transistor PT11 of the first inverter 20 is turned on and the enMOS transistor NT11 is turned off. As a result, the first inverter 20 outputs a high signal of the boosted voltage level Vpp. The high signal of the boosted voltage level Vpp output to the first inverter 20 is applied to the second inverter 22. The PMOS transistor PT13 of the second inverter 22 is turned off and the enMOS transistor NT14 is turned on. As a result, the second inverter 22 outputs a low signal having a negative voltage level V BB . The low level signal, which is the word line selection signal PXI generated from the PXI generator 30, is applied to the drain of the NMOS transistor NT12 of the third inverter 24. In this case, since the boosted voltage level Vpp is applied to the gate of the NMOS transistor NT12, the NMOS transistor NT12 is turned on so that the voltage of the grounded voltage level Vss, which is increased, is applied to the gate of the PMOS transistor PT12. Is approved. Therefore, the PMOS transistor PT12 is turned on. The low level signal, which is the word line selection signal PXI generated from the PXI generator 30, is applied to the gate of the NMOS transistor NT13 of the third inverter 24 so that the NMOS transistor NT13 is turned off. In the PMOS transistor PT12 of the third inverter 24, since the gate oxide is reduced to a thickness of, for example, about 25 μs, as shown in FIG. 5, the voltage level of the source of the PMOS transistor PT12 is rapidly increased. A PXIB signal transitioned to the voltage level AIVC. As a result, the NMOS transistor NT20 is turned on so that the word line is rapidly shifted from the boosted voltage level Vpp to the negative voltage level V BB to prevent data loss of the memory cell. Since the thickness of the gate oxide of the PMOS transistor PT12 is reduced from about 35 kV to about 25 kPa, for example, V th is lowered. Therefore, PXI-V th is applied to the gate of the PMOS transistor PT12 to prevent the gate breakdown occurring in the test mode.

도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리장치의 서브 워드라인 구동회로도이다.6 is a diagram illustrating a sub word line driving circuit of a semiconductor memory device according to another embodiment of the present invention.

워드라인 선택신호(PXI)를 반전시켜 출력하는 제1 인버터(30)와, 상기 제1 인버터(30)의 출력신호를 반전시켜 서브 워드라인 구동신호(PXID)를 출력하는 제2 인버터(32)와, 상기 워드라인 선택신호(PXI)를 반전시켜 상기 워드라인 선택신호(PXI)의 위상과 상반되는 워드라인 디세이블 제어신호(PXIB)를 출력하는 제3 인버터(34)와, 승압전압(Vpp)에 의해 동작되어 노말 워드라인 인에이블신호(NWE)를 전달하는 엔모오스 트랜지스터(NT27)와, 상기 엔오모스 트랜지스터(NT26)에 의해 전달된 노말 워드라인 인에이블신호(NWE)에 대응하여 워드라인으로 서브 워드라인 구동신호(PXID)를 출력하는 엔모오스 트랜지스터(NT29)과, 프리차지 시 턴온되는 엔모오스 트랜지스터(NT26)와, 상기 프리차지 초기동안 상기 엔모오스 트랜지스터(NT26)로부터 제공되는 서브 워드라인 구동신호(PXID)에 의해 구동되는 엔모오스 트랜지스터(NT28)와, 상기 제3 인버터(34)로부터 출력되는 워드라인 레벨 제어신호(PXIB)에 대응하여 워드라인의 레벨을 제어하는 엔모오스 트랜지스터(NT30)로 구성되어 있다.A first inverter 30 that inverts and outputs a word line selection signal PXI, and a second inverter 32 that inverts an output signal of the first inverter 30 and outputs a sub word line driving signal PXID And a third inverter 34 for inverting the word line selection signal PXI to output a word line disable control signal PXIB opposite to the phase of the word line selection signal PXI, and a boost voltage Vpp. The NMOS transistor NT27 is operated by the NMOS transistor to transfer the normal word line enable signal NWE, and the word line corresponds to the normal word line enable signal NWE transferred by the NMOS transistor NT26. The NMOS transistor NT29 outputting the sub word line driving signal PXID, the NMOS transistor NT26 turned on during precharging, and the subword provided from the NMOS transistor NT26 during the precharge initial stage. Line drive signal (PXID The NMOS transistor NT28 driven by the N MOS transistor and the NMOS transistor NT30 that controls the level of the word line in response to the word line level control signal PXIB output from the third inverter 34. have.

상기 엔모오스 트랜지스터(NT29)는 풀업 트랜지스터이고, 엔모오스 트랜지스터(NT30)는 풀다운 트랜지스터이다. 상기 제1 인버터(30)는 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 접지전압 레벨(Vss) 사이를 스윙한다. 상기 제2 인버터(32)는 상기 반전된 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 네가티브전압 레벨(VBB) 사이를 스윙한다. 제3 인버터(34)는 상기 워드라인 선택신호(PXI)에 응답하여 내부 전원전압레벨(AVIC)과 접지전압 레벨(Vss) 사이를 스윙한다. The NMOS transistor NT29 is a pull-up transistor, and the NMOS transistor NT30 is a pull-down transistor. The first inverter 30 swings between the boosted voltage level Vpp and the ground voltage level Vss in response to the word line selection signal PXI. The second inverter 32 swings between the boosted voltage level Vpp and the negative voltage level V BB in response to the inverted word line selection signal PXI. The third inverter 34 swings between the internal power supply voltage level AVC and the ground voltage level Vss in response to the word line selection signal PXI.

상기 제3 인버터(34)는 상기 제1 인버터(30)의 출력단에 게이트가 연결되어 워드라인 레벨 제어신호(PXIB)를 출력하는 엔모오스 트랜지스터(NT22)와, 상기 상기 워드라인 선택신호(PXI)를 게이트로 연결하고 상기 엔모오스 트랜지스터(NT23)의 드레인과 접지전압레벨(Vss) 사이에 연결되는 엔모오스 트랜지스터(NT23)로 구성되어 있다. The third inverter 34 includes an NMOS transistor NT22 having a gate connected to an output terminal of the first inverter 30 to output a word line level control signal PXIB, and the word line selection signal PXI. Is connected to a gate, and is configured as an NMOS transistor NT23 connected between the drain of the NMOS transistor NT23 and the ground voltage level Vss.

여기서 상기 제2 인버터(32)는 승압전압레벨(Vpp)과 네가티브전압 레벨(VBB) 사이를 스윙하도록 하고 있으나, 승압전압레벨(Vpp)과 접지전압 레벨(Vss) 사이를 스윙할 수도 있다. 제3 인버터(34)는 내부 전원전압 레벨(AVIC)을 인가하도록 하고 있으나, 외부 전원전압레벨(EVC) 혹은 Vcc를 사용할 수도 있다. The second inverter 32 swings between the boosted voltage level Vpp and the negative voltage level V BB , but may swing between the boosted voltage level Vpp and the ground voltage level Vss. The third inverter 34 applies the internal power supply voltage level AVC, but may use an external power supply voltage level EVC or Vcc.

도 7은 도 3의 제3 인버터(34)에서 워드라인을 디세이블시키는 PXIB의 전압변화 파형도이다.7 is a voltage change waveform diagram of a PXIB for disabling a word line in the third inverter 34 of FIG. 3.

상술한 도 6 및 도 7를 참조하여 본 발명의 바람직한 반도체 메모리장치의 워드라인을 리세트하는 동작을 상세히 설명한다.6 and 7 will be described in detail the operation of resetting the word line of the preferred semiconductor memory device of the present invention.

반도체 메모리장치가 액티브 상태가 되면 PXI발생기(30)에서 워드라인 선택신호(PXI)가 발생되어 하이 레벨신호가 제1 및 제3 인버터(30, 34)로 각각 인가된다. 제1 인버터(30)의 피모오스 트랜지스터(PT21)는 오프되고 엔모오스 트랜지스터(NT21)는 턴온된다. 이로 인해 제1 인버터(30)는 접지전압레벨(Vss)의 로우신호를 출력한다. 상기 제 1인버터(30)로 출력된 접지전압레벨(Vss)의 로우신호는 제2 인버터(32)로 인가된다. 제2 인버터(32)의 피모오스 트랜지스터(PT22)는 턴온되고 엔모오스 트랜지스터(NT24)는 턴오프된다. 이로 인해 제2 인버터(32)는 승압전압레 벨(Vpp)의 하이신호를 출력한다. 그리고 상기 제1 인버터(30)로부터 출력된 접지전압 레벨신호(Vss)는 제3 인버터(34)의 엔모오스 트랜지스터(NT22)의 게이트로 인가된다. 이때 엔모오스 트랜지스터(NT22)의 드레인에는 내부 전원전압레벨(AIVC)이 인가된다. 이로 인해 상기 엔모오스 트랜지스터(NT22)는 턴오프된다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 하이 레벨신호는 제3 인버터(34)의 엔모오스 트랜지스터(NT23)의 게이트로 인가되어 엔모오스 트랜지스터(NT23)는 턴온되어 드레인으로 접지전압레벨신호(Vss)를 출력한다. 이로 인해 제3 인버터(34)는 접지전압레벨(Vss)의 PXIB신호를 출력한다. 상기 제3 인버터(34)로부터 접지전압레벨(Vss)의 PXIB신호는 엔모오스 트랜지스터(NT30)의 게이트로 인가되어 엔모오스 트랜지스터(NT30)를 턴오프시킨다. 이때 로우디코더(50)에서는 다수개의 노말 워드라인 인에이블신호(NWE: Normal Wordline Enable)가 발생되어 엔모오스 트랜지스터(NT27)의 드레인으로 인가되므로 엔모오스 트랜지스터(NT27)는 턴온되어 전압강된 NWE-VT레벨의 전압을 엔모오스 트랜지스터(NT29)의 게이트로 인가된다. 이로인해 엔모오스 트랜지스터(NT29)는 턴온되어 워드라인이 승압전압레벨(Vpp)로 인에이블된다. When the semiconductor memory device is in an active state, the word line select signal PXI is generated by the PXI generator 30, and a high level signal is applied to the first and third inverters 30 and 34, respectively. The PMOS transistor PT21 of the first inverter 30 is turned off and the enMOS transistor NT21 is turned on. As a result, the first inverter 30 outputs a low signal of the ground voltage level Vss. The low signal of the ground voltage level Vss output to the first inverter 30 is applied to the second inverter 32. The PMOS transistor PT22 of the second inverter 32 is turned on and the NMOS transistor NT24 is turned off. As a result, the second inverter 32 outputs a high signal of the boosted voltage level Vpp. The ground voltage level signal Vss output from the first inverter 30 is applied to the gate of the NMOS transistor NT22 of the third inverter 34. At this time, the internal power supply voltage level AIVC is applied to the drain of the NMOS transistor NT22. As a result, the NMOS transistor NT22 is turned off. The high level signal, which is the word line selection signal PXI generated from the PXI generator 30, is applied to the gate of the NMOS transistor NT23 of the third inverter 34 so that the NMOS transistor NT23 is turned on to drain. Output the ground voltage level signal (Vss). As a result, the third inverter 34 outputs the PXIB signal having the ground voltage level Vss. The PXIB signal having the ground voltage level Vss from the third inverter 34 is applied to the gate of the NMOS transistor NT30 to turn off the NMOS transistor NT30. In this case, the low decoder 50 generates a plurality of normal word line enable signals (NWEs) and is applied to the drain of the NMOS transistor NT27, so that the NMOS transistor NT27 is turned on to increase the voltage. A voltage of the V T level is applied to the gate of the enMOS transistor NT29. As a result, the NMOS transistor NT29 is turned on to enable the word line to the boosted voltage level Vpp.

그러나 반도체 메모리장치가 대기상태이면 PXI발생기(30)에서 로우레벨의 워드라인 선택신호(PXI)가 발생되어 제1 및 제3 인버터(30, 34)로 각각 인가된다. 제1 인버터(30)의 피모오스 트랜지스터(PT21)는 온되고 엔모오스 트랜지스터(NT21)는 턴오프된다. 이로 인해 제1 인버터(30)는 Vpp-Vth의 하이신호를 출력한다. 상기 제 1인버터(30)로부터 출력된 하이신호는 제2 인버터(32)로 인가된다. 제2 인버터(32)의 피모오스 트랜지스터(PT22)는 턴오프되고 엔모오스 트랜지스터(NT24)는 턴온된다. 이로 인해 제2 인버터(32)는 네가티브전압레벨(VBB)의 로우신호를 출력한다. 그리고 상기 제1 인버터(30)로부터 출력된 Vpp-Vth 레벨신호는 제3 인버터(34)의 엔모오스 트랜지스터(NT22)의 게이트로 인가된다. 이때 엔모오스 트랜지스터(NT22)의 게이트에는 Vpp-Vth레벨이 인가되므로 상기 엔모오스 트랜지스터(NT22)는 턴온된다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 로우 레벨신호는 제3 인버터(34)의 엔모오스 트랜지스터(NT23)의 게이트로 인가되어 엔모오스 트랜지스터(NT23)는 턴오프된다. 상기 제3 인버터(24)의 엔모오스 트랜지스터(PT22)는 도 7에서 보는 바와 같이 PXIB신호가 신속하게 내부 전원전압레벨(AIVC)로 천이되어 엔모오스 트랜지스터(NT30)를 턴온시키게 된다. 따라서 워드라인이 승압전압 레벨(Vpp)에서 네가티브 전압레벨(VBB)로 빠른 속도로 천이되므로 메모리 셀의 데이터 유실을 방지한다. 상기 엔모오스 트랜지스터(PT22)는 피모오스 트랜지스터에 비해 Vth가 낮을뿐만 아니라 동작속도가 3~4배 가량 빠르기 때문에 피모오스 트랜지스터에 비하여 폭(Width)을 작게 하더라도 천이시간이 더 빨라진다. However, when the semiconductor memory device is in a standby state, a low level word line selection signal PXI is generated in the PXI generator 30 and applied to the first and third inverters 30 and 34, respectively. The PMOS transistor PT21 of the first inverter 30 is turned on and the enMOS transistor NT21 is turned off. As a result, the first inverter 30 outputs a high signal of Vpp-V th . The high signal output from the first inverter 30 is applied to the second inverter 32. The PMOS transistor PT22 of the second inverter 32 is turned off and the enMOS transistor NT24 is turned on. As a result, the second inverter 32 outputs a low signal having a negative voltage level V BB . The Vpp-V th level signal output from the first inverter 30 is applied to the gate of the NMOS transistor NT22 of the third inverter 34. At this time, since the Vpp-V th level is applied to the gate of the NMOS transistor NT22, the NMOS transistor NT22 is turned on. The low level signal, which is the word line selection signal PXI generated from the PXI generator 30, is applied to the gate of the NMOS transistor NT23 of the third inverter 34 so that the NMOS transistor NT23 is turned off. As shown in FIG. 7, the NMOS transistor PT22 of the third inverter 24 quickly transitions to the internal power supply voltage level AIVC to turn on the NMOS transistor NT30. Therefore, the word line is rapidly shifted from the boosted voltage level Vpp to the negative voltage level V BB to prevent data loss of the memory cell. Since the NMOS transistor PT22 has a lower V th than the PMOS transistor and an operation speed of about 3 to 4 times faster, the transition time is faster even though the width is smaller than that of the PMOS transistor.

본 발명의 일 실시 예 및 다른 실시 예에서는 워드라인 전압을 Vpp와 VBB의 전압을 사용하고 있으나 Vpp와 Vss의 전압을 사용할 수도 있다.In one embodiment and another embodiment of the present invention, the word line voltages use voltages of Vpp and V BB , but voltages of Vpp and Vss may be used.

상술한 바와 같이 본 발명은, 반도체 메모리장치에서 메모리 셀이 액티브상태에서 대기상태로 전환될 때 워드라인을 신속하게 디세이블시켜 메모리 셀의 데이터의 유실을 방지할 수 있다. As described above, in the semiconductor memory device, when a memory cell is switched from an active state to a standby state, the word line can be quickly disabled to prevent loss of data in the memory cell.

또한 본 발명은 레이아웃 변경없이 PXIB의 전압을 신속하게 높일 수 있어 반도체 메모리장치의 동작속도를 향상시킬 수 있는 이점이 있다. In addition, the present invention has the advantage that it is possible to quickly increase the voltage of the PXIB without changing the layout to improve the operating speed of the semiconductor memory device.

Claims (15)

반도체 메모리장치의 워드라인 디세이블 제어회로에 있어서,In the word line disable control circuit of a semiconductor memory device, 워드라인 선택신호를 미리 설정된 레벨로 다운시키는 전압변환부와,A voltage converter which lowers the word line selection signal to a predetermined level; 상기 전압변환부로부터 다운된 워드라인 선택신호와 상기 워드라인 선택신호를 각각 받아 상기 워드라인 선택신호의 위상과 상반되는 워드라인 레벨 제어신호를 출력하는 인버터와, An inverter which receives the word line selection signal and the word line selection signal down from the voltage converter and outputs a word line level control signal opposite to the phase of the word line selection signal; 상기 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 인에이블된 워드라인을 설정된 전압레벨로 풀다운시키는 풀다운 트랜지스터로 이루어짐을 특징으로하는 반도체 메모리장치의 워드라인 디세이블 제어회로.And a pull-down transistor configured to pull down an enabled word line to a set voltage level in response to a word line level control signal output from the inverter. 제1항에 있어서, The method of claim 1, 상기 전압변환부는 게이트가 승압전압(Vpp)이 인가되고 드레인에 상기 워드라인 선택신호가 인가되며 소스가 상기 인버터로 연결되는 제1 엔모오스 트랜지터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.The voltage conversion unit is a word line of the semiconductor memory device, characterized in that the gate is applied to the boost voltage (Vpp), the word line selection signal is applied to the drain and the source is connected to the inverter, the first NMOS transistor Disable control circuit. 제2항에 있어서, The method of claim 2, 상기 인버터는 상기 제1 엔모오스 트랜지스터의 소스에 게이트가 접속되고 소스가 내부 전원전압(AIVC) 또는 외부 전원전압 혹은 Vcc에 연결되는 피모오스 트랜지스터와,The inverter includes a PMOS transistor having a gate connected to a source of the first NMOS transistor and a source connected to an internal power supply voltage (AIVC) or an external power supply voltage or Vcc; 상기 워드라인 선택신호가 게이트로 인가되고 드레인이 상기 피모오스 트랜지스터의 드레인에 연결되고 소스가 접지전원전압과 연결되는 제2 엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.Word line disable control of a semiconductor memory device, characterized in that the word line selection signal is applied to the gate, the drain is connected to the drain of the PMOS transistor and the source is connected to the ground power supply voltage. Circuit. 제3항에 있어서, The method of claim 3, 상기 풀다운 트랜지스터는 제3 엔모오스 트랜지터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.And the pull-down transistor comprises a third NMOS transistor. 제4항에 있어서,The method of claim 4, wherein 상기 피모오스 트랜지스터는 게이트 옥사이드의 두께가 약 25Å 정도임을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.And the PMOS transistor has a gate oxide thickness of about 25 GPa. 제5항에 있어서,The method of claim 5, 상기 피모오스 트랜지스터는 임계전압(Vth)이 감소됨을 특징으로 하는 반도 체 메모리장치의 워드라인 디세이블 제어회로.The PMOS transistor has a threshold voltage (V th ) is reduced, the word line disable control circuit of a semiconductor memory device. 반도체 메모리장치의 워드라인 디세이블 제어회로에 있어서,In the word line disable control circuit of a semiconductor memory device, 워드라인 선택신호를 반전 출력하는 제1 인버터와,A first inverter for inverting and outputting a word line selection signal; 상기 제1 인버터로부터 반전출력된 워드라인 선택신호와 상기 워드라인 선택신호를 각각 받아 상기 워드라인 선택신호의 위상과 상반된 워드라인 레벨 제어신호를 출력하는 제2 인버터와, A second inverter receiving the word line selection signal and the word line selection signal inverted from the first inverter and outputting a word line level control signal opposite to the phase of the word line selection signal; 상기 제2 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 워드라인을 설정된 레벨로 풀다운시키는 풀 다운 트랜지스터로 이루어짐을 특징으로하는 반도체 메모리장치의 워드라인 디세이블 제어회로.And a pull-down transistor configured to pull down a word line to a set level in response to a word line level control signal output from the second inverter. 제7항에 있어서, The method of claim 7, wherein 상기 풀다운 트랜지스터는 제3 엔모오스 트랜지터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.And the pull-down transistor comprises a third NMOS transistor. 제8항에 있어서, The method of claim 8, 상기 제2 인버터는 상기 제1 인버터의 출력단에 게이트가 접속되고 드레인이 내부전원전압(AIVC) 혹은 외부전원전압(EVC) 또는 Vcc에 연결되는 제1 엔모오스 트랜지스터와,The second inverter may include a first NMOS transistor having a gate connected to an output terminal of the first inverter and having a drain connected to an internal power supply voltage (AIVC) or an external power supply voltage (EVC) or Vcc; 상기 워드라인 선택신호가 게이트로 인가되고 드레인이 상기 제1 엔모오스 트랜지스터의 소스에 연결되고 소스가 접지전원전압과 연결되는 제2 엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.And a word line select signal of the semiconductor memory device, wherein the word line select signal is applied to a gate, a drain is connected to a source of the first NMOS transistor, and a source is connected to a ground power supply voltage. Sable control circuit. 제9항에 있어서,The method of claim 9, 상기 제1 엔모오스 트랜지스터는 임계전압(Vth)이 감소됨을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.And said first NMOS transistor has a reduced threshold voltage (V th ). 반도체 메모리장치의 워드라인 디세이블 제어회로에 있어서,In the word line disable control circuit of a semiconductor memory device, 워드라인 선택신호가 미리 설정된 레벨로 다운된 워드라인 선택신호와 상기 워드라인 선택신호를 각각 받아 상기 워드라인 선택신호의 위상과 상반되는 워드라인 레벨 제어신호를 출력하는 인버터와, An inverter for receiving a word line selection signal and a word line selection signal whose word line selection signal is down to a predetermined level and outputting a word line level control signal opposite to the phase of the word line selection signal; 상기 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 인에이블된 워드라인을 설정된 전압레벨로 풀다운시키는 풀다운 트랜지스터로 이루어짐을 특징 으로하는 반도체 메모리장치의 워드라인 디세이블 제어회로.And a pull-down transistor configured to pull down an enabled word line to a set voltage level in response to a word line level control signal output from the inverter. 제11항에 있어서, 상기 인버터는,The method of claim 11, wherein the inverter, 게이트로 승압전압(Vpp)이 인가되고 드레인에 상기 워드라인 선택신호가 인가되어 소스로 상기 워드라인 선택신호를 설정된 레벨로 다운시켜 출력하는 제1 엔모오스 트랜지터와,A first NMOS transistor for applying a boosted voltage (Vpp) to a gate and applying the word line selection signal to a drain to bring the word line selection signal down to a set level and output the source; 상기 제1 엔모오스 트랜지스터의 소스에 게이트가 접속되고 소스가 내부 전원전압(AIVC) 또는 외부 전원전압(EVC) 혹은 Vcc에 연결되는 피모오스 트랜지스터와,A PMOS transistor having a gate connected to the source of the first NMOS transistor and having a source connected to an internal power supply voltage AIVC or an external power supply voltage EVC or Vcc; 상기 워드라인 선택신호가 게이트로 인가되고 드레인이 상기 피모오스 트랜지스터의 드레인에 연결되고 소스가 접지전원전압과 연결되는 제2 엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.Word line disable control of a semiconductor memory device, characterized in that the word line selection signal is applied to the gate, the drain is connected to the drain of the PMOS transistor and the source is connected to the ground power supply voltage. Circuit. 제12항에 있어서, The method of claim 12, 상기 풀다운 트랜지스터는 워드라인과 접지전압 사이에 드레인과 소스가 연결되는 제3 엔모오스 트랜지터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.And the pull-down transistor comprises a third NMOS transistor having a drain and a source connected between the word line and the ground voltage. 제13항에 있어서,The method of claim 13, 상기 피모오스 트랜지스터는 게이트 옥사이드의 두께가 약 25Å 정도임을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.And the PMOS transistor has a gate oxide thickness of about 25 GPa. 제4항에 있어서,The method of claim 4, wherein 상기 피모오스 트랜지스터는 임계전압(Vth)이 감소됨을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.The PMOS transistor has a threshold voltage (V th ) is reduced, the word line disable control circuit of a semiconductor memory device.
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CN111863057A (en) * 2019-04-30 2020-10-30 美光科技公司 Method and apparatus for driving word lines in a memory

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