KR20060002488A

KR20060002488A - Varistor blocking high-frequency noise and electrostatic discharge

Info

Publication number: KR20060002488A
Application number: KR1020040051535A
Authority: KR
Inventors: 우동찬; 박진채; 이충국
Original assignee: (주) 래트론
Priority date: 2004-07-02
Filing date: 2004-07-02
Publication date: 2006-01-09
Also published as: KR100633811B1

Abstract

본 발명은 고주파 노이즈와 정전기를 차단하는 배리스터에 관한 것으로서, 금속산화물들의 혼합물질로 구성되며 입출력단들이 제1 및 제2 측면들까지 연장된 제1 신호라인 패턴 및 일단이 제3 측면까지 연장된 제1 접지라인 패턴이 상부에 형성된 제1 배리스터 시트와, 상기 제1 배리스터 시트의 하부에 적층되며 금속산화물들의 혼합물질로 구성되고 입출력단들이 제1 및 제2 측면들까지 연장되고 상기 제1 접지라인 패턴과 중첩되는 제2 신호라인 패턴 및 일단이 제3 측면까지 연장되고 상기 제1 신호라인 패턴과 중첩되는 제2 접지라인 패턴이 상부에 형성된 제2 배리스터 시트와, 상기 제1 및 제2 배리스터 시트들의 제1 측면들에 접착되며 상기 제1 및 제2 신호라인 패턴들의 입력단들에 전기적으로 연결된 제1 신호전극 부재와, 상기 제1 및 제2 배리스터 시트들의 제2 측면들에 접착되며 상기 제1 및 제2 신호라인 패턴들의 출력단들에 전기적으로 연결된 제2 신호전극 부재, 및 상기 제1 배리스터 시트의 제3 측면과 상기 제2 배리스터 시트의 제4 측면에 접착되며 상기 제1 접지라인 패턴의 일단에 전기적으로 연결된 제1 접지전극 부재를 구비함으로써 고주파 노이즈와 정전기를 차단한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a varistor that blocks high frequency noise and static electricity, and includes a mixture of metal oxides, the first signal line pattern of which input and output ends extend to the first and second sides, and one end of which extend to the third side. A first varistor sheet having a first ground line pattern formed thereon and a mixture of metal oxides laminated on a lower portion of the first varistor sheet and having input and output ends extending to first and second sides and the first ground A second varistor sheet having a second signal line pattern overlapping the line pattern and one end extending to a third side surface and having a second ground line pattern overlapping the first signal line pattern, and the first and second varistors formed thereon; A first signal electrode member adhered to the first side surfaces of the sheets and electrically connected to the input ends of the first and second signal line patterns, and the first and second varistors. A second signal electrode member adhered to the second side surfaces of the substrates and electrically connected to output ends of the first and second signal line patterns, and a third side surface of the first varistor sheet and a fourth side of the second varistor sheet. A first ground electrode member adhered to a side surface and electrically connected to one end of the first ground line pattern may block high frequency noise and static electricity.

Description

Varistor blocking high-frequency noise and electrostatic discharge

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1a는 종래의 파이(π)형 RC 필터가 전자기기에 연결된 상태를 보여준다. 1A shows a state in which a conventional pi-type RC filter is connected to an electronic device.

도 1b는 종래의 티(T)형 RC 필터가 전자기기에 연결된 상태를 보여준다. Figure 1b shows a state in which the conventional tee (T) type RC filter is connected to the electronic device.

도 2a는 종래의 파이(π)형 LC 필터가 전자기기에 연결된 상태를 보여준다. Figure 2a shows a state in which a conventional pi (π) type LC filter is connected to the electronic device.

도 2b는 종래의 티(T)형 LC 필터가 전자기기에 연결된 상태를 보여준다. 2B shows a state in which a conventional T-type LC filter is connected to an electronic device.

도 3은 도 1a 내지 도 2b에 도시된 RC 필터들 및 LC 필터들의 감쇠 특성 곡선을 도시한 그래프이다. 3 is a graph illustrating attenuation characteristic curves of the RC filters and the LC filters illustrated in FIGS. 1A to 2B.

도 4는 본 발명의 일 실시예에 따른 단품형 배리스터의 사시도이다. Figure 4 is a perspective view of a one-piece varistor according to an embodiment of the present invention.

도 5는 도 4에 도시된 배리스터 시트들의 분해사시도이다. FIG. 5 is an exploded perspective view of the varistor sheets shown in FIG. 4.

도 6은 도 4에 도시된 배리스터 시트들의 평면도이다. FIG. 6 is a plan view of the varistor sheets shown in FIG. 4.

도 7은 도 4에 도시된 배리스터 시트들을 A-A'를 통해 잘라본 단면도이다.7 is a cross-sectional view taken along the line AA ′ of the varistor sheets shown in FIG. 4.

도 8은 도 4에 도시된 단품형 배리스터가 전자기기에 연결된 상태를 보여준다. FIG. 8 shows a state in which the unitary varistor shown in FIG. 4 is connected to an electronic device.

도 9는 본 발명의 다른 실시예에 따른 어레이형 배리스터의 사시도이다. 9 is a perspective view of an array varistor according to another embodiment of the present invention.

도 10은 도 9에 도시된 배리스터 시트들의 분해사시도이다. FIG. 10 is an exploded perspective view of the varistor sheets shown in FIG. 9.

도 11은 도 9에 도시된 배리스터 시트들의 평면도이다. FIG. 11 is a plan view of the varistor sheets shown in FIG. 9.

도 12는 도 11에 도시된 배리스터 시트들을 B-B'를 통해 잘라본 단면도이다.FIG. 12 is a cross-sectional view taken along line BB ′ of the varistor sheets shown in FIG. 11.

도 13은 도 9에 도시된 어레이형 배리스터가 전자기기에 연결된 상태를 보여준다. FIG. 13 shows a state in which the array varistor shown in FIG. 9 is connected to an electronic device.

도 14는 도 4 및 도 9에 도시된 배리스터들의 감쇠 특성을 도 1a 내지 도 2b에 도시된 필터들의 감쇠 특성과 비교하기 위하여 도시한 그래프이다. 14 is a graph for comparing the attenuation characteristics of the varistors shown in FIGS. 4 and 9 with the attenuation characteristics of the filters shown in FIGS. 1A to 2B.

도 15는 도 4 및 도 9에 도시된 배리스터들의 전류전압 특성을 나타내는 그래프이다.FIG. 15 is a graph illustrating current voltage characteristics of the varistors shown in FIGS. 4 and 9.

본 발명은 회로 소자인 배리스터에 관한 것으로서, 특히 전단으로부터 입력되는 고주파 노이즈와 정전기가 후단으로 전달되지 않도록 차단하여 후단의 회로를 보호하는 배리스터에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a varistor that is a circuit element, and more particularly, to a varistor that protects a circuit at a rear end by blocking high frequency noise and static electricity input from the front end from being transferred to the rear end.

최근 들어 휴대전화, 가전제품, PC(Personal Computer), PDA(Personal Digital Assistant), LCD(Liquid Crystal Display) 등과 같은 전자기기가 점차 디지털화되고 고속화되고 있다. 이에 따라 외부에서 이상 전압과 고주파 노이즈가 전자기기의 내부 회로로 유입되어 회로가 파손되거나 신호가 왜곡되는 경우가 발생하고 있다. 이러한 이상 전압과 노이즈의 원인으로는 낙뢰, 인체에 대전된 정전기 방 전, 회로 내에서 발생하는 스위칭 전압, 전원전압에 포함된 전원 노이즈, 불필요한 전자기신호 또는 전자기잡음 등으로 다양하다. 이러한 이상 전압과 고주파 노이즈가 회로로 유입되는 것을 방지하기 위해 필터를 사용하고 있다.Recently, electronic devices such as mobile phones, home appliances, personal computers (PCs), personal digital assistants (PDAs), liquid crystal displays (LCDs), etc., have been increasingly digitalized and speeded up. As a result, abnormal voltages and high frequency noises are introduced into the internal circuits of electronic devices, resulting in breakage of circuits or distortion of signals. The causes of the abnormal voltage and noise are various, such as lightning strikes, electrostatic discharges charged to the human body, switching voltages generated in the circuit, power supply noise included in the power supply voltage, unnecessary electromagnetic signals or electromagnetic noises. The filter is used to prevent such abnormal voltage and high frequency noise from entering the circuit.

가전제품의 대표격인 모바일 기기를 살펴보면, 보드 컨넥터(board to board connector), 카메라 모듈 컨넥터(camera module connector), 입출력 포트(I/O port), 사이드 키(side key), 마이크로폰(microphone), 스피커, 수신기(receiver) 등에 이러한 필터 회로를 연결하여 노이즈를 제거해 준다. The representative mobile devices of home appliances are board to board connector, camera module connector, I / O port, side key, microphone, speaker, The filter circuit is connected to a receiver to remove noise.

그러나 모바일 기기의 기술이 발전함에 따라 송수신 및 기기 내부의 신호가 고속화, 고주파화 되어 이러한 필터 회로를 통한 노이즈 감쇠효과는 점점 떨어지게 되어 신호의 왜곡이나 불필요한 고주파 노이즈의 회로 내 유입 등으로 인한 많은 문제점을 야기하게 된다. However, as the technology of the mobile device develops, the transmission / reception and the signal inside the device become high speed and high frequency, and the noise attenuation effect through these filter circuits gradually decreases, causing many problems due to signal distortion or inflow of unnecessary high frequency noise into the circuit. Cause.

도 1a 및 도 1b는 종래의 파이(π)형 RC 필터 및 티(T)형 RC 필터의 회로들을 보여준다. 도 1a를 참조하면, 파이형 RC 필터(101)는 저항(111)과 캐패시터들(121,122)로 구성되며, 도 1b를 참조하면, 티형 RC 필터(105)는 저항들(115,117)과 캐패시터(125)로 구성된다. 파이형 RC 필터(101)와 티형 RC 필터(105)는 각각 외부 신호(P1)에 포함된 고주파 노이즈를 제거하여 전자기기(131)로 전달한다. 1A and 1B show circuits of a conventional pi (π) type RC filter and a tee (T) type RC filter. Referring to FIG. 1A, the piezoelectric RC filter 101 includes resistors 111 and capacitors 121 and 122. Referring to FIG. 1B, the tee type RC filter 105 includes resistors 115 and 117 and capacitors 125. It is composed of The pi-type RC filter 101 and the tee-type RC filter 105 respectively remove high frequency noise included in the external signal P1 and transmit the same to the electronic device 131.

도 2a 및 도 2b는 종래의 파이(π)형 LC 필터 및 티(T)형 LC 필터의 회로들을 보여준다. 도 2a를 참조하면, 파이형 LC 필터(201)는 인덕터(211)와 캐패시터들(221,222)로 구성되며, 도 2b를 참조하면, 티형 LC 필터(205)는 인덕터 들(215,217)과 캐패시터(225)로 구성된다. 파이형 RC 필터(201)와 티형 RC 필터(205)는 각각 외부 신호(P2)에 포함된 고주파 노이즈를 제거하여 전자기기(231)로 전달한다. 2A and 2B show circuits of a conventional pi (π) type LC filter and a tee (T) type LC filter. Referring to FIG. 2A, the pi LC filter 201 includes an inductor 211 and capacitors 221 and 222. Referring to FIG. 2B, the tee LC filter 205 includes the inductors 215 and 217 and the capacitor 225. It is composed of The pi-type RC filter 201 and the tee-type RC filter 205 respectively remove high frequency noise included in the external signal P2 and transmit the same to the electronic device 231.

도 3은 도 1a 내지 도 2b에 도시된 RC 필터들 및 LC 필터들의 감쇠 특성 곡선을 도시한 그래프이다. 311은 RC 필터들의 감쇠 특성 곡선이고, 321은 LC 필터들의 감쇠 특성 곡선이다. 도 3을 참조하면, RC 필터들(도 1의 101,105)은 삽입손실이 커서 출력을 열화시키기 때문에 모바일 기기의 송신측에는 사용하기 힘들다. 즉, 모바일 기기의 수신측에서는 수신감도를 향상시키기 위하여 삽입손실이 작은 필터를 사용하는데, 이것은 결국 송신측에는 사용하기가 힘든 원인이 되고 있다. 3 is a graph illustrating attenuation characteristic curves of the RC filters and the LC filters illustrated in FIGS. 1A to 2B. 311 is the attenuation characteristic curve of the RC filters, and 321 is the attenuation characteristic curve of the LC filters. Referring to FIG. 3, the RC filters (101, 105 of FIG. 1) are difficult to use on the transmitting side of the mobile device because the insertion loss is large and degrades the output. That is, the receiver of the mobile device uses a filter having a small insertion loss to improve reception sensitivity, which is a cause that is difficult to use on the transmitter side.

또한, 도 3을 참조하면, LC 필터들(도 2의 201,205)는 주파수에 따른 감쇠특성이 완만하여 폭넓은 범위에서 노이즈를 제거하기는 좋으나 신호 주파수와 노이즈 주파수의 차이가 작으면 사용하기 힘들게 된다. In addition, referring to FIG. 3, the LC filters (201 and 205 of FIG. 2) have a moderate attenuation characteristic according to frequency, so that noise may be removed in a wide range. However, when the difference between the signal frequency and the noise frequency is small, the LC filters (201 and 205 of FIG. .

이와 같이, 종래의 RC 필터들(도 1의 101,105) 및 LC 필터들(도 2의 201,205)은 삽입손실이 크거나 감쇠 특성이 완만하여 고주파 노이즈를 완전히 제거하지 못할 뿐만 아니라, 외부로부터 입력되는 정전기는 거의 차단하지 못한다. As described above, the conventional RC filters (101, 105 of FIG. 1) and the LC filters (201, 205 of FIG. 2) have a large insertion loss or attenuation characteristics that do not completely remove high frequency noise, and also receive static electricity from an external source. Rarely blocks.

본 발명이 이루고자하는 기술적 과제는 외부로부터 입력되는 고주파 노이즈를 효과적으로 차단하는 배리스터를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a varistor that effectively blocks high frequency noise input from the outside.

본 발명이 이루고자하는 다른 기술적 과제는 정전기의 유입을 차단하는 배리스터를 제공하는 것이다. Another technical problem to be achieved by the present invention is to provide a varistor that blocks the inflow of static electricity.

상기 기술적 과제들을 이루기 위하여 본 발명은The present invention to achieve the above technical problem

다수의 금속산화물들의 혼합물질로 구성되며, 상하로 적층되는 제1 및 제2 배리스터 시트들; 상기 제1 배리스터 시트의 상부에 형성되며, 입출력단들이 각각 상기 제1 배리스터 시트의 제1 및 제2 측면들까지 연장된 제1 신호라인 패턴; 상기 제1 배리스터 시트의 상부에 형성되며, 일단이 상기 제1 배리스터 시트의 제3 측면까지 연장된 제1 접지라인 패턴; 상기 제2 배리스터 시트의 상부에 형성되며, 입출력단들이 각각 상기 제2 배리스터 시트의 제1 및 제2 측면들까지 연장되며, 상기 제1 접지라인 패턴과 중첩된 제2 신호라인 패턴; 상기 제2 배리스터 시트의 상부에 형성되며, 일단이 상기 제2 배리스터 시트의 제3 측면까지 연장되고, 상기 제1 신호라인 패턴과 중첩된 제2 접지라인 패턴; 상기 제1 및 제2 배리스터 시트들의 제1 측면들에 접착되며, 상기 제1 및 제2 신호라인 패턴들의 입력단들에 전기적으로 연결된 제1 신호전극 부재; 상기 제1 및 제2 배리스터 시트들의 제2 측면들에 접착되며, 상기 제1 및 제2 신호라인 패턴들의 출력단들에 전기적으로 연결된 제2 신호전극 부재; 및 상기 제1 배리스터 시트의 제3 측면과 상기 제2 배리스터 시트의 제4 측면에 접착되며, 상기 제1 접지라인 패턴의 일단에 전기적으로 연결된 제1 접지전극 부재를 구비하는 배리스터를 제공한다.First and second varistor sheets composed of a mixture of a plurality of metal oxides and stacked up and down; A first signal line pattern formed on the first varistor sheet and having input / output terminals extending to first and second side surfaces of the first varistor sheet, respectively; A first ground line pattern formed on an upper portion of the first varistor sheet and having one end extending to a third side surface of the first varistor sheet; A second signal line pattern formed on the second varistor sheet, the input / output terminals extending to first and second side surfaces of the second varistor sheet, respectively, and overlapping the first ground line pattern; A second ground line pattern formed on an upper portion of the second varistor sheet, one end of which extends to a third side surface of the second varistor sheet and overlaps the first signal line pattern; A first signal electrode member adhered to first side surfaces of the first and second varistor sheets and electrically connected to input terminals of the first and second signal line patterns; A second signal electrode member adhered to second side surfaces of the first and second varistor sheets and electrically connected to output terminals of the first and second signal line patterns; And a first ground electrode member adhered to a third side surface of the first varistor sheet and a fourth side surface of the second varistor sheet, and electrically connected to one end of the first ground line pattern.

상기 기술적 과제들을 이루기 위하여 본 발명은 또한,The present invention also to achieve the above technical problem,

금속산화물들의 혼합물질로 구성되며, 입출력단들이 제1 및 제2 측면들까지 연장된 복수개의 신호라인 패턴들이 상부에 형성된 제1 배리스터 시트; 상기 제1 배리스터 시트의 하부에 적층되며, 금속산화물들의 혼합물질로 구성되고, 상기 신호라인 패턴들과 상하로 중첩되며, 일단이 제3 측면까지 연장된 접지라인 패턴이 상부에 형성된 제2 배리스터 시트; 상기 제1 및 제2 배리스터 시트들의 제1 측면들에 접착되며, 상기 신호라인 패턴들의 입력단들에 전기적으로 연결된 복수개의 제1 신호전극 부재들; 상기 제1 및 제2 배리스터 시트들의 제2 측면들에 접착되며, 상기 신호라인 패턴들의 출력단들에 전기적으로 연결된 복수개의 제2 신호전극 부재들; 및 상기 제1 및 제2 배리스터 시트들의 제3 측면들에 접착되며, 상기 접지라인 패턴의 일단에 전기적으로 연결된 제1 접지전극 부재를 구비하는 배리스터를 제공한다.A first varistor sheet composed of a mixture of metal oxides, the first varistor sheet having a plurality of signal line patterns extending on the first and second sides thereof; The second varistor sheet, which is stacked below the first varistor sheet, is composed of a mixture of metal oxides, overlaps the signal line patterns vertically, and has a ground line pattern extending one end up to a third side. ; A plurality of first signal electrode members adhered to first side surfaces of the first and second varistor sheets and electrically connected to input terminals of the signal line patterns; A plurality of second signal electrode members adhered to second side surfaces of the first and second varistor sheets and electrically connected to output terminals of the signal line patterns; And a first ground electrode member adhered to third side surfaces of the first and second varistor sheets and electrically connected to one end of the ground line pattern.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 4는 본 발명의 일 실시예에 따른 단품형 배리스터의 사시도이다. 도 4를 참조하면, 단품형 배리스터(401)는 본체(411), 신호전극 부재들(421,422) 및 접지전극 부재들(431,432)을 포함한다. 본체(411)는 최상위 보호층(541)과 배리스터 시트들(511∼514) 및 최하위 보호층(542)이 상하 순차적으로 적층되어 이루어진다. 신호전극 부재들(421,422)은 각각 입력 전극과 출력 전극을 구성하며, 본체(411)의 전면과 후면에 접착된다. 접지전극 부재들(431,432)은 접지 전극을 구성하며, 본체(411)의 측면들에 접착된다. 신호전극 부재들(421,422)과 접지전극 부재들(431,432)은 도체로 구성된다. Figure 4 is a perspective view of a one-piece varistor according to an embodiment of the present invention. Referring to FIG. 4, the unitary varistor 401 includes a main body 411, signal electrode members 421 and 422, and ground electrode members 431 and 432. The main body 411 is formed by sequentially stacking the uppermost protective layer 541, the varistor sheets 511 to 514, and the lowermost protective layer 542. The signal electrode members 421 and 422 form an input electrode and an output electrode, respectively, and are bonded to the front and rear surfaces of the main body 411. The ground electrode members 431 and 432 constitute a ground electrode and are adhered to side surfaces of the body 411. The signal electrode members 421 and 422 and the ground electrode members 431 and 432 are made of a conductor.

도 5는 도 4에 도시된 배리스터 시트들의 분해사시도이다. 도 5를 참조하면, 단품형 배리스터는 제1 내지 제4 배리스터 시트들(511∼514), 보호층들(541,542), 제1 내지 제4 신호라인 패턴들(521∼524), 및 제1 내지 제4 접지라인 패턴들(531∼534)을 포함한다. FIG. 5 is an exploded perspective view of the varistor sheets shown in FIG. 4. Referring to FIG. 5, a single varistor may include first to fourth varistor sheets 511 to 514, protective layers 541 and 542, first to fourth signal line patterns 521 to 524, and first to fourth varistor sheets 511 to 514. Fourth ground line patterns 531 to 534 are included.

제1 내지 제4 배리스터 시트들(511∼514)은 각각 금속산화물의 혼합물질로 구성된다. 즉, 제1 내지 제4 배리스터 시트들(511∼154)은 각각 산화아연(ZnO)에 산화비스무트(Bi2O3), 산화안티몬(Sb2O3), 산화망간(Mn3O4), 산화코발트(Co3O4), 산화크롬(Cr2O3) 등이 주로 첨가되어 만들어진다. 예를 들면, 제1 내지 제4 배리스터 시트들은 각각 산화아연(ZbO) 90 mol% 이상, 산화비스무트(Bi2O3) 0.25∼2 mol%, 산화안티몬(Sb2O3) 0.25∼2 mol%, 산화망간(Mn3O4) 0.1～1 mol%, 산화코발트(Co3O4) 0.1～1 mol%, 산화크롬(Cr2O3) 0.1～1 mol%의 범위내에서 조절된다. The first to fourth varistor sheets 511 to 514 are each composed of a mixture of metal oxides. That is, the first to fourth varistor sheets 511 to 154 may be formed of bismuth oxide (Bi 2 O 3), antimony oxide (Sb 2 O 3), manganese oxide (Mn 3 O 4), cobalt oxide (Co 3 O 4), and chromium oxide (ZnO). Cr2O3) and the like are mainly added. For example, the first to fourth varistor sheets are each 90 mol% or more of zinc oxide (ZbO), 0.25 to 2 mol% of bismuth oxide (Bi2O3), 0.25 to 2 mol% of antimony oxide (Sb2O3), and manganese oxide (Mn3O4). 0.1-1 mol%, cobalt oxide (Co3O4) 0.1-1 mol%, chromium oxide (Cr2O3) 0.1-1 mol% is controlled in the range.

제1 내지 제4 배리스터 시트들(511∼514)은 상하 순차적으로 적층된다. 배리스터 시트들이 적층된 상태에서, 신호라인 패턴들의 모양과 폭, 배리스터 시트들의 층수와 상호 교차되는 신호라인 패턴과 접지라인 패턴의 중첩면적에 따라 배리스터(501)의 인덕턴스 값과 캐패시턴스 값이 변경되며, 그에 따라 단품형 배리스터(501)의 주파수 특성과 감쇠 특성이 달라진다. The first to fourth varistor sheets 511 to 514 are sequentially stacked up and down. In the state in which the varistor sheets are stacked, the inductance value and the capacitance value of the varistor 501 are changed according to the shape and width of the signal line patterns, the overlapping area of the signal line pattern and the ground line pattern intersecting with the number of layers of the varistor sheets. Accordingly, the frequency characteristics and the attenuation characteristics of the one-piece varistor 501 is different.

제1 내지 제4 배리스터 시트들(511∼514) 위에는 신호라인 패턴들(521∼524)과 접지라인 패턴들(531∼534)이 형성된다. 신호라인 패턴들(521∼524)의 입력단(521a)들은 배리스터 시트들의 제1 측면들까지 연장되어 형성되고, 신호라인 패턴들(521∼524)의 출력단(521b)들은 배리스터 시트들(511∼514)의 제2 측면들까지 연장되어 형성된다. 신호라인 패턴들(511∼514)의 입력단(521a)들은 신호전극 부재(도 7의 711)에 연결되고, 출력단(521b)들은 신호전극 부재(도 7의 712)에 연결된다. 신호라인 패턴들(521∼524)은 배리스터 시트들(511∼514)의 길이 방향으로 길게 일자형으로 형성되는 것이 바람직하다. 이렇게 함으로써 신호라인 패턴들(521∼524)의 길이가 길어져서 인덕턴스가 증가한다. 또한, 신호라인 패턴들(521∼524)의 폭도 넓게 형성함으로써, 접지라인 패턴들(531∼534)과 중첩되는 폭을 크게 하여 캐패시턴스 성분을 증가시킬 수가 있다. 또한, 신호라인 패턴들(521∼524)은 일자형 외에 다른 여러 가지 모양으로 형성될 수 있다. Signal line patterns 521 to 524 and ground line patterns 531 to 534 are formed on the first to fourth varistor sheets 511 to 514. Input terminals 521a of the signal line patterns 521 to 524 extend to the first side surfaces of the varistor sheets, and output terminals 521b of the signal line patterns 521 to 524 are varistor sheets 511 to 514. And extends to the second side surfaces. The input terminals 521a of the signal line patterns 511 to 514 are connected to the signal electrode member 711 of FIG. 7, and the output terminals 521b are connected to the signal electrode member 712 of FIG. 7. The signal line patterns 521 to 524 may be formed in a straight line shape in the longitudinal direction of the varistor sheets 511 to 514. By doing so, the length of the signal line patterns 521 to 524 is increased, thereby increasing the inductance. In addition, since the width of the signal line patterns 521 to 524 is also wide, the width overlapping with the ground line patterns 531 to 534 can be increased to increase the capacitance component. In addition, the signal line patterns 521 to 524 may be formed in various shapes other than a straight line shape.

접지라인 패턴들(531,533)의 일단(531a)들은 배리스터 시트들(511,513)의 제3 측면들까지 연장되어 접지전극 부재(도 7의 721)에 연결되고, 접지라인 패턴들(532,534)의 일단들은 배리스터 시트들(512,514)의 제3 측면들까지 연장되어 접지전극 부재(도 7의 722)에 연결된다. One end 531a of the ground line patterns 531 and 533 extends to the third side surfaces of the varistor sheets 511 and 513 to be connected to the ground electrode member 721 of FIG. 7, and one end of the ground line patterns 532 and 534 is formed. It extends to the third side surfaces of the varistor sheets 512 and 514 and is connected to the ground electrode member 722 of FIG. 7.

접지라인 패턴들(531∼534)은 각각 티(T)자형으로 형성되는 것이 바람직하지만, 그 외에 다른 여러 가지 모양으로 형성될 수 있다. 접지라인 패턴들(531∼534)이 티(T)자형으로 형성될 경우, 상기 티자형의 하부들은 접지전극 부재들(도 7의 721,722)에 연결된다. 제1 내지 제4 배리스터 시트들(511∼514)이 적층될 때, 제1 접지라인 패턴(531)과 제3 접지라인 패턴(533)의 일단들이 접지전극 부재들(도 7의 721)에 전기적으로 연결되고, 제2 접지라인 패턴(532)과 제4 접지라인 패턴(534)의 일단들이 접지전극 부재들(도 7의 722)에 전기적으로 연결된다. 상기 티자형의 본 체부(531b)들은 신호라인 패턴들(521∼524)과 중첩되도록 적층된다. 신호라인 패턴들(521∼524)과 접지라인 패턴들(531∼534)은 도체로 형성된다. The ground line patterns 531 to 534 are preferably formed in a tee shape, but may be formed in various other shapes. When the ground line patterns 531 to 534 are formed to have a T shape, the lower parts of the T shape are connected to the ground electrode members 721 and 722 of FIG. 7. When the first to fourth varistor sheets 511 to 514 are stacked, one ends of the first ground line pattern 531 and the third ground line pattern 533 may be electrically connected to the ground electrode members 721 of FIG. 7. Ends of the second ground line pattern 532 and the fourth ground line pattern 534 are electrically connected to the ground electrode members 722 of FIG. 7. The tee-shaped body portions 531b are stacked to overlap the signal line patterns 521 to 524. The signal line patterns 521 to 524 and the ground line patterns 531 to 534 are formed of a conductor.

배리스터 시트들(511∼514)의 제1 측면들에 신호전극 부재(도 1의 711)가 접착되어 신호라인 패턴들(521∼524)의 입력단들을 전기적으로 연결시키고, 배리스터 시트들(521∼524)의 제2 측면들에 신호전극 부재(도 7의 722)가 형성되어 신호라인 패턴들(521∼524)의 출력단들을 전기적으로 연결시킨다. The signal electrode member 711 of FIG. 1 is attached to the first side surfaces of the varistor sheets 511 to 514 to electrically connect the input terminals of the signal line patterns 521 to 524, and to varistor sheets 521 to 524. A signal electrode member 722 of FIG. 7 is formed on the second side surfaces of the Ns, and electrically connects output terminals of the signal line patterns 521 to 524.

최상위 보호층(541)은 배리스터 시트 또는 이종의 시트를 사용하여 제1 배리스터 시트(511)의 상부에, 최하위 보호층(544)은 제4 배리스터 시트(514)의 하부에 적층되어 제1 내지 제4 배리스터 시트들(511∼514)을 외부의 충격으로부터 보호하여 배리스터(501)가 손상되는 것을 방지한다. 도시되지는 않았지만, 최상위 보호층(541)의 상부와 최하위 보호층(542)의 하부에 더미 배리스터 시트들이 하나씩 더 적층되고, 인접한 신호라인 패턴과 접지라인 패턴에 연결되는 인출 패턴들이 상기 더미 배리스터 시트들에 형성될 수 있으며, 단품형 배리스터 외부에 글래스 또는 고분자 등의 보호층을 형성할 수도 있다. The uppermost protective layer 541 is laminated on top of the first varistor sheet 511 by using a varistor sheet or a heterogeneous sheet, and the lowermost protective layer 544 is laminated on the lower portion of the fourth varistor sheet 514 to form the first to first layers. The four varistor sheets 511 to 514 are protected from external shock to prevent the varistor 501 from being damaged. Although not shown, dummy varistor sheets are further stacked one by one on the top of the top passivation layer 541 and the bottom of the bottom passivation layer 542, and lead patterns connected to the adjacent signal line pattern and the ground line pattern are arranged in the dummy varistor sheet. It may be formed in the field, a protective layer such as glass or a polymer may be formed on the outside of the one-piece varistor.

여기서, 2개 이상의 배리스터 시트들을 적층하여 배리스터(501)를 구성할 수 있다. Here, the varistor 501 may be configured by stacking two or more varistor sheets.

도 5에 도시된 바와 같이, 신호라인 패턴들(521∼524)과 접지라인 패턴들(531∼534)은 배리스터 시트들(511∼514)의 측면들에 부착된 신호전극 부재들들(도 7의 711,712,721,722)에 의해 연결되기 때문에, 단품형 배리스터(501)를 제조하는 공정이 간단해진다. 또한, 신호라인 패턴들(521∼524)과 접지라인 패턴들(531∼534)의 중첩되는 부분에 대해 정밀한 조절없이도 중첩면적에 의해서 배리스터(501)의 감쇠 특성이 향상된다. As shown in FIG. 5, the signal line patterns 521 to 524 and the ground line patterns 531 to 534 are formed on the signal electrode members attached to sides of the varistor sheets 511 to 514 (FIG. 7). 711, 712, 721, and 722, the process of manufacturing the individual varistor 501 is simplified. In addition, the attenuation characteristic of the varistor 501 is improved by the overlapping area without precisely adjusting the overlapping portions of the signal line patterns 521 to 524 and the ground line patterns 531 to 534.

도 6은 도 4에 도시된 배리스터 시트들의 평면도이고, 도 7은 도 4에 도시된 배리스터 시트들을 A-A'를 통해 잘라본 단면도이다. 도 6 및 도 7을 참조하면, 제1 배리스터 시트(511)에 형성된 신호라인 패턴(521), 제2 배리스터 시트(512)에 형성된 접지라인 패턴(532), 제3 배리스터 시트(513)에 형성된 신호라인 패턴(523), 및 제4 배리스터 시트(514)에 형성된 접지라인 패턴(534)이 상하 부분적으로 중첩됨으로써 제1 배리스터 시트(511)의 신호라인 패턴(521)과 제4 배리스터 시트(514)의 접지라인 패턴(534) 사이에 캐패시터들(미도시)이 생성된다. FIG. 6 is a plan view of the varistor sheets illustrated in FIG. 4, and FIG. 7 is a cross-sectional view taken along line AA ′ of the varistor sheets illustrated in FIG. 4. 6 and 7, the signal line pattern 521 formed on the first varistor sheet 511, the ground line pattern 532 formed on the second varistor sheet 512, and the third varistor sheet 513 are formed. The signal line pattern 523 of the first varistor sheet 511 and the fourth varistor sheet 514 are overlapped by the signal line pattern 523 and the ground line pattern 534 formed on the fourth varistor sheet 514. Capacitors (not shown) are generated between the ground line patterns 534 of FIG.

또한, 제1 배리스터 시트(511)의 접지라인 패턴(531), 제2 배리스터 시트(512)의 신호라인 패턴(522), 제3 배리스터 시트(513)의 접지라인 패턴(533), 및 제4 배리스터 시트(514)의 신호라인 패턴(524)이 상하 부분적으로 중첩됨으로써 제1 배리스터 시트(511)의 접지라인 패턴(531)과 제4 배리스터 시트(514)의 신호라인 패턴(524) 사이에 캐패시터들이 생성된다. In addition, the ground line pattern 531 of the first varistor sheet 511, the signal line pattern 522 of the second varistor sheet 512, the ground line pattern 533 of the third varistor sheet 513, and the fourth The signal line pattern 524 of the varistor sheet 514 is partially overlapped with each other so that a capacitor is disposed between the ground line pattern 531 of the first varistor sheet 511 and the signal line pattern 524 of the fourth varistor sheet 514. Are generated.

이와 같이, 신호라인 패턴들(521∼524)과 접지라인 패턴들(531∼534)이 중첩된 부분에 캐패시터들이 생성되며, 이들 중첩된 면적에 따라 캐패시터들의 캐패시턴스 값이 달라진다. As described above, capacitors are generated in a portion where the signal line patterns 521 to 524 and the ground line patterns 531 to 534 overlap, and capacitance values of the capacitors vary according to the overlapped areas.

도 6 및 도 7에 도시된 것과 달리, 신호라인 패턴들(521∼524)과 접지라인 패턴들(531∼534)의 중첩되는 형태는 다른 여러 가지로 구성할 수가 있다. Unlike those shown in FIGS. 6 and 7, the overlapping forms of the signal line patterns 521 to 524 and the ground line patterns 531 to 534 may be configured in various ways.

도 8은 도 4에 도시된 단품형 배리스터가 전자기기에 연결된 상태를 보여준 다. 도 8을 참조하면, 외부 신호(P3)가 입력 전극(421)을 통해 입력되고, 본체(411)에 의해 필터링된 다음 출력 전극(422)을 통해 전자기기(811)로 전달된다. 이 때, 접지전극들(431,432) 중 적어도 하나는 접지되어야 한다. FIG. 8 shows a state in which the one-piece varistor shown in FIG. 4 is connected to an electronic device. Referring to FIG. 8, an external signal P3 is input through the input electrode 421, filtered by the main body 411, and then transmitted to the electronic device 811 through the output electrode 422. At this time, at least one of the ground electrodes 431 and 432 should be grounded.

외부 신호(P3)가 입력 전극(421)에 인가되면 배리스터(501)는 외부 신호(P3)에 포함된 고주파 노이즈를 제거하여 전자기기(811)에 전달함으로써 전자기기(811)의 오동작을 방지한다. 또한, 입력 전극(421)을 통해 입력되는 정전기를 차단하여 전자기기(811)가 파손되는 것을 방지한다. When the external signal P3 is applied to the input electrode 421, the varistor 501 removes high frequency noise included in the external signal P3 and transmits the same to the electronic device 811 to prevent malfunction of the electronic device 811. . In addition, the electronic device 811 is prevented from being damaged by blocking static electricity input through the input electrode 421.

도 9는 본 발명의 다른 실시예에 따른 어레이형 배리스터의 사시도이다. 도 9를 참조하면, 어레이형 배리스터(901)는 본체(971), 신호전극 부재들(951∼958) 및 접지전극 부재들(961,962)을 포함한다. 본체(971)는 최상위 보호층(941)과 배리스터 시트들(911∼914) 및 최하위 보호층(942)이 상하 순차적으로 적층되어 이루어진다. 신호전극 부재들(951∼958)은 각각 입력 전극과 출력 전극을 구성하며, 본체(971)의 전면과 후면에 접착된다. 접지전극 부재들(961,962)은 접지 전극을 구성하며, 본체(971)의 측면들에 접착된다. 신호전극 부재들(951∼958)과 접지전극 부재들(961,962)은 도체로 구성된다. 9 is a perspective view of an array varistor according to another embodiment of the present invention. Referring to FIG. 9, the array varistor 901 includes a main body 971, signal electrode members 951 to 958, and ground electrode members 961 and 962. The main body 971 is formed by stacking the uppermost protective layer 941, the varistor sheets 911 to 914, and the lowermost protective layer 942 sequentially up and down. The signal electrode members 951 to 958 constitute an input electrode and an output electrode, respectively, and are bonded to the front and rear surfaces of the main body 971. The ground electrode members 961 and 962 constitute a ground electrode and are bonded to side surfaces of the main body 971. The signal electrode members 951 to 958 and the ground electrode members 961 and 962 are made of a conductor.

도 10은 도 9에 도시된 배리스터 시트들의 분해사시도이다. 도 10을 참조하면, 어레이형 배리스터(901)는 제1 내지 제4 배리스터 시트들(911∼914), 보호층들(941,942), 다수개의 신호라인 패턴들(921∼928) 및 접지라인 패턴들(931,932)을 구비한다. FIG. 10 is an exploded perspective view of the varistor sheets shown in FIG. 9. Referring to FIG. 10, the array varistor 901 may include first to fourth varistor sheets 911 to 914, protective layers 941 and 942, a plurality of signal line patterns 921 to 928, and ground line patterns. (931,932).

제1 내지 제4 배리스터 시트들(511∼514)은 각각 금속산화물의 혼합물질로 구성된다. 즉, 제1 내지 제4 배리스터 시트들(511∼154)은 각각 산화아연(ZnO), 산화비스무트(Bi2O3), 산화안티몬(Sb2O3), 산화망간(Mn3O4), 산화코발트(Co3O4), 산화크롬(Cr2O3) 등이 첨가되어 만들어진다. 구체적으로, 제1 내지 제4 배리스터 시트들은 각각 산화아연(ZbO) 90 mol% 이상, 산화비스무트(Bi2O3) 0.25∼2 mol%, 산화안티몬(Sb2O3) 0.25∼2 mol%, 산화망간(Mn3O4) 0.1～1 mol%, 산화코발트(Co3O4) 0.1～1 mol%, 산화크롬(Cr2O3) 0.1～1 mol%의 범위내에서 조절된다. The first to fourth varistor sheets 511 to 514 are each composed of a mixture of metal oxides. That is, the first to fourth varistor sheets 511 to 154 may be formed of zinc oxide (ZnO), bismuth oxide (Bi 2 O 3), antimony oxide (Sb 2 O 3), manganese oxide (Mn 3 O 4), cobalt oxide (Co 3 O 4), and chromium oxide ( Cr2O3) and the like are added. Specifically, the first to fourth varistor sheets are each 90 mol% or more of zinc oxide (ZbO), 0.25 to 2 mol% of bismuth oxide (Bi2O3), 0.25 to 2 mol% of antimony oxide (Sb2O3), and manganese oxide (Mn3O4) 0.1 It is controlled in the range of 1 mol%, cobalt oxide (Co3O4) 0.1-1 mol%, and chromium oxide (Cr2O3) 0.1-1 mol%.

최상위 보호층(941), 제1 내지 제4 배리스터 시트들(911∼914) 및 최하위 보호층(942)은 상하 순차적으로 적층된다. 적층된 배리스터 시트들의 수와 신호라인 패턴들과 접지라인 패턴들의 중첩면적에 따라 주파수 특성이 달라진다. 즉, 배리스터 시트들(911∼914)의 수가 증가할수록, 패턴간의 중첩면적이 넓을수록 신호라인 패턴들과 접지라인 패턴간에 생성되는 캐패시터들의 캐패시턴스가 증가하여 배리스터(901)의 주파수 대역이 저주파 쪽으로 이동하고, 캐패시터들의 캐패시턴스가 감소하면 고주파 쪽으로 이동한다. The uppermost protective layer 941, the first to fourth varistor sheets 911 to 914, and the lowermost protective layer 942 are sequentially stacked up and down. Frequency characteristics vary according to the number of stacked varistor sheets and the overlap area of the signal line patterns and the ground line patterns. That is, as the number of varistor sheets 911 to 914 increases, and as the overlapping area between patterns increases, the capacitance of capacitors generated between the signal line patterns and the ground line pattern increases, so that the frequency band of the varistor 901 moves toward the lower frequency. When the capacitances of the capacitors decrease, they move toward the high frequency side.

제1 및 제3 배리스터 시트들(911,913) 위에는 각각 복수개의 신호라인 패턴들(921∼928)이 형성되어 있다. 신호라인 패턴들(921∼928)의 입력단(921a)들은 배리스터 시트들(911∼914)의 제1 측면들까지 연장되어 형성되고, 신호라인 패턴들(921∼928)의 출력단(921b)들은 배리스터 시트들(921∼928)의 제2 측면들까지 연장되어 형성된다. 입출력단(921a,921b)들은 각각 신호전극 부재들(도 9의 951∼958)에 연결된다. A plurality of signal line patterns 921 to 928 are formed on the first and third varistor sheets 911 and 913, respectively. Input terminals 921a of the signal line patterns 921 to 928 extend to the first side surfaces of the varistor sheets 911 to 914, and output terminals 921b of the signal line patterns 921 to 928 are varistors. Extending to the second sides of the sheets 921-928. The input / output terminals 921a and 921b are connected to the signal electrode members 951 to 958 of FIG. 9, respectively.

신호라인 패턴들(921∼928)은 일자형으로 형성되는 것이 바람직하지만 다른 여러 모양으로도 형성될 수 있으며, 배리스터 시트들(911∼914)의 폭 방향으로 짧게 형성된다. 따라서, 제1 및 제3 배리스터 시트들(911,913)에는 많은 수의 신호라인 패턴들(921∼928)이 폭이 넓게 형성될 수 있다. Although the signal line patterns 921 to 928 are preferably formed in a straight shape, the signal line patterns 921 to 928 may be formed in various shapes, and may be formed in the width direction of the varistor sheets 911 to 914. Accordingly, a large number of signal line patterns 921 to 928 may be formed in the first and third varistor sheets 911 and 913.

제1 및 제3 배리스터 시트들(911,913)의 두께는 충분히 얇게 하고, 예컨대 수∼수십[um]로 하고, 제2 및 제4 배리스터 시트들의 두께는 그보다 충분히 두껍게 한다. 이렇게 함으로써, 제1 배리스터 시트(911)에 형성된 신호라인 패턴들(921∼924)과 제2 배리스터 시트(912)에 형성된 접지라인 패턴(931), 제3 배리스터 시트(913)에 형성된 신호라인 패턴들(925∼928)과 제4 배리스터 시트(914)에 형성된 접지라인 패턴(932)이 서로 동일평면상에 존재하는 것처럼 볼 수 있으며, 제2 및 제3 배리스터 시트들(912,913)에 형성된 접지라인 패턴(931)과 신호라인 패턴들(925∼928) 사이에 캐패시터들이 원활하게 생성된다. The thicknesses of the first and third varistor sheets 911 and 913 are sufficiently thin, for example, several to several tens [um], and the thicknesses of the second and fourth varistor sheets are sufficiently thicker than that. By doing so, the signal line patterns 921 to 924 formed on the first varistor sheet 911, the ground line pattern 931 formed on the second varistor sheet 912, and the signal line patterns formed on the third varistor sheet 913. The ground line patterns 932 formed on the fields 925 to 928 and the fourth varistor sheet 914 may be seen to exist on the same plane as each other, and the ground lines formed on the second and third varistor sheets 912 and 913. Capacitors are smoothly generated between the pattern 931 and the signal line patterns 925 to 928.

제2 및 제4 배리스터 시트들(912,914) 위에는 접지라인 패턴들(931,932)이 형성되어 있다. 접지라인 패턴들(931,932)의 양단부들(931a,931b,932a,932b)은 배리스터 시트들(912,914)의 제1 및 제2 측면들까지 연장되어 외부의 접지전극들(도 9의 961,962)에 연결된다. 접지라인 패턴들(931,932)은 잠자리형으로 형성되며, 그 날개들은 일자형 또는 다른 모양으로 형성될 수 있으며, 상부에 적층되는 신호라인 패턴들(921∼928)과 중첩되지 않거나, 일부 또는 전부가 중첩되도록 신호라인 패턴들(921∼928)과 평행한 방향으로 형성된다. 이와 같이, 신호라인 패턴들(921∼928)과 접지라인 패턴들(931,932)이 중첩된 부분에 캐패시터가 생성되며, 상기 중첩된 정도에 따라 캐패시터들의 캐패시턴스 값이 달라진다. 즉, 중첩된 면적이 넓으면 캐패시턴스가 커지고, 중첩된 면적이 좁으면 캐패시턴스가 작아진다. Ground line patterns 931 and 932 are formed on the second and fourth varistor sheets 912 and 914. Both ends 931a, 931b, 932a and 932b of the ground line patterns 931 and 932 extend to the first and second sides of the varistor sheets 912 and 914 to be connected to external ground electrodes 991 and 962 of FIG. 9. do. The ground line patterns 931 and 932 are formed in a dragonfly shape, and the wings may be formed in a straight or other shape, and do not overlap or overlap some or all of the signal line patterns 921 to 928 stacked thereon. It is formed in a direction parallel to the signal line patterns 921 to 928. As described above, a capacitor is formed in a portion where the signal line patterns 921 to 928 and the ground line patterns 931 and 932 overlap, and the capacitance values of the capacitors vary according to the overlapping degree. In other words, the larger the overlapped area, the larger the capacitance, and the smaller the overlapped area, the smaller the capacitance.

제1 및 제3 배리스터 시트들(911,913)의 측면들에는 신호전극 부재들(도 9의 951∼958)이 접착되어 신호라인 패턴들(921∼928)의 입력단들을 서로 연결시켜주고, 신호라인 패턴들(921∼928)의 출력단들을 서로 연결시켜준다. Signal electrode members 951 to 958 of FIG. 9 are adhered to side surfaces of the first and third varistor sheets 911 and 913 to connect the input terminals of the signal line patterns 921 to 928 to each other. Output terminals of the fields 921 to 928 are connected to each other.

제2 및 제4 배리스터 시트들(912,914)의 측면들에는 접지전극 부재들(도 9의 961,962)이 접착된다. 따라서, 접지전극 부들(도 9의 961)는 접지라인 패턴들의 일단들(931a,932a)을 전기적으로 연결시켜주고, 접지전극 부재(도 9의 962)는 접지라인 패턴들의 타단들(931b,932b)을 전기적으로 연결시켜준다. Ground electrode members 961 and 962 of FIG. 9 are attached to side surfaces of the second and fourth varistor sheets 912 and 914. Accordingly, the ground electrode portions 961 of FIG. 9 electrically connect the ends 931a and 932a of the ground line patterns, and the ground electrode member 962 of FIG. 9 has the other ends 931b and 932b of the ground line patterns. ) Is electrically connected.

이와 같은 구성에 의해, 제1 내지 제4 배리스터 시트들(911∼914)을 적층하였을 때, 4개의 배리스터들이 구성될 수가 있다. With this configuration, when the first to fourth varistor sheets 911 to 914 are stacked, four varistors can be configured.

제1 배리스터 시트(911)의 상부와 제4 배리스터 시트(914)의 하부에 배리스터 시트 또는 이종의 시트를 사용하여 보호층들(941,942)이 적층되어 제1 내지 제4 배리스터 시트들(911∼914)을 외부로부터 보호함으로써 배리스터(901)가 손상되는 것을 방지한다. 도시되지는 않았지만, 최상위 보호층(941)의 상부와 최하위 보호층(942)의 하부에 더미 배리스터 시트들이 하나씩 더 적층되고, 인접한 신호라인 패턴들(921∼924)과 접지라인 패턴(932)에 연결되는 인출 패턴들이 상기 더미 배리스터 시트들에 형성될 수 있으며, 어레이형 배리스터 외부에 글래스 또는 고분자 등의 보호층을 형성할 수도 있다. The protective layers 941 and 942 are stacked on the upper side of the first varistor sheet 911 and the lower side of the fourth varistor sheet 914 by using a varistor sheet or a heterogeneous sheet, and thus the first to fourth varistor sheets 911 to 914. ) From the outside to prevent the varistor 901 from being damaged. Although not shown, dummy varistor sheets are further stacked one by one on the top of the top passivation layer 941 and the bottom of the bottom passivation layer 942 and on adjacent signal line patterns 921 to 924 and the ground line pattern 932. The lead patterns to be connected may be formed on the dummy varistor sheets, and a protective layer such as glass or a polymer may be formed outside the array varistor.

배리스터 시트들(911∼914)은 5개 이상 적층될 수도 있으며, 상기 적층되는 배리스터 시트들의 수에 따라 배리스터(901)의 감쇠 특성이 약간씩 달라진다. Five or more varistor sheets 911 to 914 may be stacked. The attenuation characteristics of the varistor 901 vary slightly depending on the number of the varistor sheets stacked.

도 11은 도 9에 도시된 배리스터 시트들의 평면도이고, 도 12는 도 11에 도시된 배리스터 시트들을 B-B'를 통해 잘라본 단면도이다. 도 11 및 도 12를 참조하면, 제2 배리스터 시트(912)에 형성된 접지라인 패턴(931)은 제3 배리스터 시트(913)에 형성된 신호라인 패턴들(925∼928)과 상하 부분적으로 중첩되고, 제1 배리스터 시트(911)에 형성된 신호라인 패턴들(921∼914)은 제4 배리스터 시트(913)에 형성된 접지라인 패턴(932)과 상하 부분적으로 중첩된다. 신호라인 패턴들(921∼928)과 접지라인 패턴들(931,932)의 중첩 형태는 여러 가지로 구성할 수 있으며, 그 형태에 따라 캐패시터들의 캐패시턴스가 달라진다. FIG. 11 is a plan view of the varistor sheets shown in FIG. 9, and FIG. 12 is a cross-sectional view taken along line BB ′ of the varistor sheets shown in FIG. 11. 11 and 12, the ground line pattern 931 formed on the second varistor sheet 912 partially overlaps the signal line patterns 925 to 928 formed on the third varistor sheet 913. The signal line patterns 921 to 914 formed on the first varistor sheet 911 partially overlap the ground line pattern 932 formed on the fourth varistor sheet 913. An overlapping form of the signal line patterns 921 to 928 and the ground line patterns 931 and 932 may be configured in various ways, and capacitances of the capacitors vary according to the form.

이와 같이, 접지라인 패턴(931)과 신호라인 패턴들(925∼928)이 중첩된 부분 및 신호라인 패턴들(921∼924)과 접지라인 패턴(932)이 중첩된 부분에 캐패시터들이 생성되며, 상기 중첩의 정도에 따라 캐패시터들의 캐패시턴스값이 달라진다. As described above, capacitors are formed in a portion where the ground line pattern 931 and the signal line patterns 925 to 928 overlap and a portion where the signal line patterns 921 to 924 and the ground line pattern 932 overlap, The capacitance value of the capacitors varies according to the degree of overlap.

도 11 및 도 12에 도시된 것과 달리, 신호라인 패턴들(921∼928)과 접지라인 패턴들(931,932)의 중첩되는 형태는 다른 여러 가지로 구성할 수가 있다. Unlike those illustrated in FIGS. 11 and 12, the overlapping forms of the signal line patterns 921 to 928 and the ground line patterns 931 and 932 may be configured in different ways.

도 13은 도 9에 도시된 어레이형 배리스터가 전자기기에 연결된 상태를 보여준다. 도 13을 참조하면, 외부 신호(P4)가 입력 전극들(951∼954) 중 하나를 통해 입력되고, 본체(971)에 의해 필터링된 다음 출력 전극들(955∼958) 중 하나를 통해 전자기기(1311)로 전달된다. 이 때, 접지전극들(961,962) 중 하나가 접지된다. FIG. 13 shows a state in which the array varistor shown in FIG. 9 is connected to an electronic device. Referring to FIG. 13, an external signal P4 is input through one of the input electrodes 951 to 954, filtered by the main body 971, and then through one of the output electrodes 955 to 958. Delivered to 1311. At this time, one of the ground electrodes 961 and 962 is grounded.

입력 전극들(951∼954)과 출력 전극들(955∼958)에 각각 다른 외부 신호와 전자기기를 연결하여 4개의 배리스터들로 구성할 수도 있고, 입력 전극들(951∼954)을 하나로 연결하고, 출력 전극들(955∼958)을 하나로 연결하여 하나의 배리스터로 구성할 수도 있다.It is also possible to configure four varistors by connecting different external signals and electronic devices to the input electrodes 951 to 954 and the output electrodes 955 to 958, respectively, or to connect the input electrodes 951 to 954 as one. In addition, the output electrodes 955 to 958 may be connected together to form one varistor.

외부 신호(P4)가 입력 전극들(951∼954)에 인가되면 배리스터(901)는 외부 신호(P4)에 포함된 고주파 노이즈를 제거하여 전자기기(1311)에 전달함으로써 전자기기(1311)의 오동작을 방지한다. 또한, 입력 전극들(951∼954)을 통해 입력되는 정전기를 차단하여 전자기기(1311)가 파손되는 것을 방지한다. When the external signal P4 is applied to the input electrodes 951 to 954, the varistor 901 removes high frequency noise included in the external signal P4 and transmits the same to the electronic device 1311, thereby malfunctioning the electronic device 1311. To prevent. In addition, the static electricity input through the input electrodes 951 to 954 is blocked to prevent the electronic device 1311 from being damaged.

도 14는 도 4 및 도 9에 도시된 배리스터의 감쇠 특성을 도 1 및 도 2에 도시된 필터들의 감쇠 특성과 비교하기 위하여 도시한 그래프이다. 도 4를 참조하면, 본 발명의 배리스터(도 4의 401,도 9의 901)의 감쇠 특성 곡선(1411)은 특정 주파수(f1)에서 급격하게 떨어진다. 이와 같이, 본 발명에 따른 배리스터(도 4의 401,도 9의 901)를 종래 필터들(도 1의 101, 도 2의 201)과 비교해볼 때, 배리스터(도 4의 401,도 9의 901)의 감쇠 특성이 월등하게 좋다는 것을 알 수 있다. 따라서, 배리스터(도 4의 401,도 9의 901)는 특정 주파수(f1) 이상의 노이즈를 완전히 차단할 수가 있다. 아래 표 1에 본 발명의 배리스터(도 4의 401,도 9의 901)와 종래의 필터들(도 1의 101, 도 2의 201)의 특성이 자세히 비교되고 있다.FIG. 14 is a graph for comparing the attenuation characteristics of the varistors shown in FIGS. 4 and 9 with the attenuation characteristics of the filters shown in FIGS. 1 and 2. 4, the attenuation characteristic curve 1411 of the varistor (401 in FIG. 4, 901 in FIG. 9) of the present invention drops sharply at a specific frequency f1. As described above, when the varistor 401 of FIG. 4 and 901 of FIG. 9 are compared with conventional filters (101 of FIG. 1 and 201 of FIG. 2), the varistor 401 of FIG. 4 and 901 of FIG. It can be seen that the attenuation characteristic of c) is excellent. Therefore, the varistors 401 of FIG. 4 and 901 of FIG. 9 can completely block noise above a specific frequency f1. Table 1 below compares the characteristics of the varistor (401 in FIG. 4, 901 in FIG. 9) and the conventional filters (101 in FIG. 1, 201 in FIG. 2) of the present invention in detail.

감쇠 특성Damping characteristics 파형 왜곡Waveform distortion 삽입 손실Insertion loss 공정fair 배리스터Varistor 매우 우수Very good 매우 적음Very few 매우 작음Very small 매우 간단Very simple LC 필터LC filter 매우 우수Very good 많음plenty 작음littleness 복잡complication RC 필터RC Filter 우수Great 많음plenty 큼greatness 복잡complication

이와 같이, 배리스터(도 4의 401,도 9의 901)는 특정 주파수(f1) 이하에서는 신호를 통과시키지만 특정 주파수(f1) 이상에서는 감쇠량이 증가하여 신호를 차단한다. 따라서, 배리스터(도 4의 401,도 9의 901)는 고주파 노이즈를 완전히 차단한 다. As described above, the varistors 401 of FIG. 4 and 901 of FIG. 9 allow signals to pass at or below a specific frequency f1, but attenuation increases and blocks the signal at or above a specific frequency f1. Therefore, the varistors 401 of FIG. 4 and 901 of FIG. 9 completely block high frequency noise.

도 15는 본 발명에 따른 배리스터의 전류전압 특성을 나타내는 그래프이다. 도 15를 참조하면, 배리스터는 특정 구간(i1∼i2)에서 작은 전압의 변화에 대해 전류가 크게 변화되는 비선형성 전류전압 특성을 갖는다. 즉, 배리스터(도 4의 401,도 9의 901)는 정상적인 전압의 흐름에서는 전류의 흐름이 없으나(0∼i1 구간), 과도한 전압이 흐르면 급격한 전류가 흐르게 된다. 이와 같이, 배리스터(도 4의 401,도 9의 901)는 과도한 전압이 흐를 때만 통로를 제공함으로써 전자기기(도 8의 811,도 13의 1311)를 보호하게 되는 것이다. 특히, 저용량 배리스터는 고속 신호 회로에 적용이 가능하여 써지 전압(surge voltage)이나 정전기(ESD)로부터 전자기기(도 8의 811,도 13의 1311)를 보호한다. 15 is a graph showing the current voltage characteristics of the varistor according to the present invention. Referring to FIG. 15, the varistor has a non-linear current voltage characteristic in which a current largely changes with respect to a small voltage change in a specific period i1 to i2. That is, the varistors 401 of FIG. 4 and 901 of FIG. 9 have no current flow in the normal voltage flow (0 to i1 section), but when excessive voltage flows, a rapid current flows. As described above, the varistor 401 of FIG. 4 and 901 of FIG. 9 provide a passage only when excessive voltage flows to protect the electronic device 811 of FIG. 8 and 1311 of FIG. 13. In particular, low-capacity varistors can be applied to high-speed signal circuits to protect electronic devices (811 in FIG. 8 and 1311 in FIG. 13) from surge voltages or static electricity (ESD).

도면과 명세서에서 최적 실시예가 개시되었으며, 여기서 사용된 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이며, 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification, and the terminology used herein is for the purpose of describing the invention only and is not intended to be limiting of the scope of the invention as defined in the appended claims or claims. Therefore, those skilled in the art will be capable of various modifications and other equivalent embodiments from this, and therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 배리스터(도 4의 401,도 9의 901)는 감쇠 특성이 우수하여 고주파 노이즈를 완전히 차단하며, 정전기까지도 차단함으로써 후단에 연결되는 전자기기(도 8의 811,도 13의 1311)를 보호해준다. As described above, the varistor (401 in FIG. 4 and 901 in FIG. 9) according to the present invention has excellent attenuation characteristics and completely blocks high frequency noise, and is also an electronic device connected to the rear end by blocking static electricity. 13 of 13).

또한, 배리스터 시트들 위에 형성된 신호전극 부재들과 접지전극 부재들을 이용하여 신호라인 패턴들과 접지라인 패턴들을 연결함으로써 배리스터(도 4의 401,도 9의 901)는 제조 공정상의 편차에 민감하지 않게 된다. In addition, by connecting the signal line patterns and the ground line patterns using the signal electrode members and the ground electrode members formed on the varistor sheets, the varistors 401 of FIG. 4 and 901 of FIG. 9 are not sensitive to variations in manufacturing processes. do.

Claims

A first varistor sheet composed of a mixture of metal oxides, the first varistor sheet having a first signal line pattern having input and output ends extending to first and second sides and a first ground line pattern having one end extending to a third side;

The second signal line pattern and one end stacked on the lower side of the first varistor sheet, composed of a mixture of metal oxides, and having input / output ends extending to first and second side surfaces and overlapping the first ground line pattern. A second varistor sheet extending to a third side surface and having a second ground line pattern overlapping the first signal line pattern;

A first signal electrode member adhered to first side surfaces of the first and second varistor sheets and electrically connected to input terminals of the first and second signal line patterns;

A second signal electrode member adhered to second side surfaces of the first and second varistor sheets and electrically connected to output terminals of the first and second signal line patterns; And

And a first ground electrode member adhered to the third side surface of the first varistor sheet and the fourth side surface of the second varistor sheet, and electrically connected to one end of the first ground line pattern.

The method of claim 1, wherein the mixture is mainly composed of zinc oxide (ZnO), bismuth oxide (Bi2O3), antimony oxide (Sb2O3), manganese oxide (Mn3O4), cobalt oxide (Co3O4), chromium oxide (Cr2O3). Varistor comprising a.

The semiconductor device of claim 1, further comprising a second ground electrode member adhered to a fourth side surface of the first varistor sheet and a third side surface of the second varistor sheet, and electrically connected to one end of the second ground line pattern. Varistor, characterized in that.

The varistor of claim 1, wherein at least one varistor sheet having the signal line pattern and the ground line pattern is formed on the first varistor sheet or the second varistor sheet.

The method of claim 1, wherein varistors or other protective sheets, in which the signal line pattern and the ground line pattern are not formed, are further stacked on an upper portion of the first varistor sheet and a lower portion of the second varistor sheet, and a glass or an outer portion of the varistor is formed. A varistor, wherein a protective layer such as a polymer may be formed.

The method of claim 1, wherein the first and second varistor sheets are formed in a rectangular shape, wherein the first and second signal line patterns are formed long in the length or width direction of the first and second varistor sheets. Varistor.

A first varistor sheet composed of a mixture of metal oxides, the first varistor sheet having a plurality of signal line patterns extending on the first and second sides thereof;

The second varistor sheet, which is stacked below the first varistor sheet, is composed of a mixture of metal oxides, overlaps the signal line patterns vertically, and has a ground line pattern extending one end up to a third side. ;

A plurality of first signal electrode members adhered to first side surfaces of the first and second varistor sheets and electrically connected to input terminals of the signal line patterns;

A plurality of second signal electrode members adhered to second side surfaces of the first and second varistor sheets and electrically connected to output terminals of the signal line patterns; And

And a first ground electrode member adhered to third side surfaces of the first and second varistor sheets and electrically connected to one end of the ground line pattern.

The method of claim 7, wherein the mixture is mainly composed of zinc oxide (ZnO), bismuth oxide (Bi2O3), antimony oxide (Sb2O3), manganese oxide (Mn3O4), cobalt oxide (Co3O4), chromium oxide (Cr2O3). Varistor comprising a.

The method of claim 7, wherein the other end of the ground line pattern extending to the fourth side of the second varistor sheet and the fourth side surfaces of the first and second varistor sheets are electrically connected to the other end of the ground line pattern. The varistor further comprises a second ground electrode member connected to the.

The varistor of claim 7, wherein at least one varistor sheet having the signal line patterns or the ground line pattern is formed on the first varistor sheet or the second varistor sheet.

The varistor of claim 7, wherein the first and second varistor sheets have a rectangular shape, and the signal line patterns are formed in a width direction of the first varistor sheet.

The method of claim 7, wherein varistors or other protective sheets having no signal line pattern and a ground line pattern are further stacked on an upper portion of the first varistor sheet and a lower portion of the second varistor sheet, and a glass or an outer surface of the varistor. A varistor, wherein a protective layer such as a polymer may be formed.