KR20060002355A - Application processor for operating display apparatus and method of scaling data - Google Patents

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KR20060002355A KR1020040051356A KR20040051356A KR20060002355A KR 20060002355 A KR20060002355 A KR 20060002355A KR 1020040051356 A KR1020040051356 A KR 1020040051356A KR 20040051356 A KR20040051356 A KR 20040051356A KR 20060002355 A KR20060002355 A KR 20060002355A
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Abstract

응용 프로세서에 포함된 또는 연결된 스케일러를 사용하여 데이터를 직렬로 디스플레이 장치에 전송하기 위한 응용 프로세서 및 그 방법이 개시된다. 응용 프로세서는 데이터를 스케일링하여 스케일된 데이터를 재배열하는 스케일러를 포함하는 메모리 장치 및 상기 재배열된 데이터를 출력하도록 조절하는 콘트롤러를 포함한다. 메모리 장치는 스케일러(Scaler)를 포함하는 제1 영역, 데이터를 저장하는 제2 영역, 및 스케일러를 이용하여 스케일된 데이터를 저장하는 제3 영역을 포함한다. 본 발명에 따른 응용 프로세서 사용시 영상 데이터를 디스플레이 장치에 직렬로 전송할 수 있으므로, 하드웨어의 복잡도를 개선할 수 있다. Disclosed are an application processor and method for serially transmitting data to a display device using a scaler included or connected to the application processor. The application processor includes a memory device including a scaler that scales data to rearrange the scaled data, and a controller to adjust the output of the rearranged data. The memory device includes a first area including a scaler, a second area storing data, and a third area storing data scaled using the scaler. When using the application processor according to the present invention can transmit the image data to the display device serially, it is possible to improve the complexity of the hardware.

Description

디스플레이 장치를 구동하기 위한 응용 프로세스 및 데이터 스케일링 방법{Application Processor for Operating Display Apparatus and Method of scaling data} Application Processor for Operating Display Apparatus and Method of scaling data}             

도 1은 종래 기술에 따른 응용 프로세서 및 디스플레이 장치와의 연결 관계를 도시한 블록도이다.1 is a block diagram illustrating a connection relationship between an application processor and a display apparatus according to the related art.

도 2는 종래 기술에 따른 응용 프로세서의 동작 타이밍도이다.2 is an operation timing diagram of an application processor according to the prior art.

도 3은 본 발명의 일 실시예에 따른 응용 프로세서 및 디스플레이 장치와의 연결 관계를 도시한 블록도이다.3 is a block diagram illustrating a connection relationship between an application processor and a display apparatus according to an exemplary embodiment.

도 4는 본 발명의 일 실시예에 따른 메모리 장치를 도시한 블록도이다.4 is a block diagram illustrating a memory device according to an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 데이터를 스케일링하는 방법을 도시한 블록도이다.5 is a block diagram illustrating a method of scaling data according to an embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 응용 프로세서의 동작 타이밍도이다.6 is an operation timing diagram of an application processor according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 300 : 응용 프로세서 150, 350 : 디스플레이 장치 100, 300: application processor 150, 350: display device

110, 326 : 인터페이스 콘트롤러 160, 360 : 디스플레이 인터페이스110, 326: interface controller 160, 360: display interface

310 : 메모리 장치 320 : 콘트롤러 310: memory device 320: controller

324 : 메모리 콘트롤러 326 : 인터페이스 콘트롤러324: memory controller 326: interface controller

본 발명은 디스플레이 장치를 구동하기 위한 응용 프로세서 및 데이터 스케일링 방법에 관한 것이다.The present invention relates to an application processor and a data scaling method for driving a display device.

일반적으로 디스플레이 장치에 영상 데이터의 표시는 응용 프로세서 (Application Processor, AP)에 의해 제어된다. 즉 응용 프로세서는 외부로부터 영상 데이터를 받고, 필요시 영상 데이터를 업-스케링(Up-scaling)하거나, 영상 데이터를 제어한 후 디스플레이 장치에 보내게 된다. In general, display of image data on a display device is controlled by an application processor (AP). That is, the application processor receives image data from the outside, and if necessary, up-scales the image data, or controls the image data and sends the image data to the display device.

도 1은 종래 기술에 따른 응용 프로세서 및 디스플레이 장치와의 연결 관계를 도시한 블록도이다. 1 is a block diagram illustrating a connection relationship between an application processor and a display apparatus according to the related art.

도 1을 참조하면, 응용 프로세서(100)는 영상데이터 인터페이스 콘트롤러 (Image data interface controller)(110)를 포함하고 있다. 영상데이터는 주로 RGB 영상데이터로 이루어져 있으며, 디스플레이 장치(150)에 표시하고자하는 색상에 따라 RGB 영상데이터를 각각의 병렬 독립된 라인(R, G, B 라인)을 통해서 제어신호에 따라 상기 디스플레이 장치(150)의 인터페이스(160)에 보내지고, 최종적으로 디스플레이 장치(150)에 표시된다. Referring to FIG. 1, the application processor 100 includes an image data interface controller 110. The image data is mainly composed of RGB image data, and according to the color to be displayed on the display device 150, the RGB image data according to a control signal through each parallel independent line (R, G, B lines) (the display device ( Is sent to the interface 160 of 150, and finally displayed on the display device 150.

도 2는 종래 기술에 따른 응용 프로세서의 동작 타이밍도이다.2 is an operation timing diagram of an application processor according to the prior art.

도 2를 참조하면, 한 라인의 시작을 알리는 HSYNC 신호(HYNC)가 온(ON)된 후, 일정 시간 동안 비디오 인에이블 신호(VDEN) 온(ON)되게 된다. 상기 비디오 인에이블 신호(VDEN)가 온 구간에서 상기 영상데이터 인터페이스 콘트롤러(도1, 110)는 RGB 영상 데이터를 클럭(VCLK)의 매주기마다 비디오 신호(VD)로 디스플레이 장치(150)에 보내게 된다. 통상적으로 상기 비디오 신호(VD)는 18비트(R, G, B 각각 6비트)로 이루어져 있다. Referring to FIG. 2, after the HSYNC signal HYNC indicating the start of a line is turned on, the video enable signal VDEN is turned on for a predetermined time. When the video enable signal VDEN is turned on, the image data interface controller (FIGS. 1 and 110) transmits RGB image data to the display apparatus 150 as a video signal VD every cycle of the clock VCLK. do. Typically, the video signal VD consists of 18 bits (6 bits each of R, G, and B).

한편 최근에는 휴대폰 등과 같은 모바일에 사용하는 디스플레이 데이터 라이수의 감소 등의 이유로 영상데이터를 응용 프로세서와 디스플레이 장치의 연결이 R, G, B 데이터 라인이 병렬 연결이 아닌, 직렬로 연결된 장치가 채용되고 있다. 이 경우, 데이터를 직렬로 보낼 수 있는 새로운 프로세서를 사용하여야 하며, 새로운 프로세서 사용시 기존 시스템의 많은 부분을 수정하여야 한다. Recently, due to the decrease in the number of display data licenses used in mobile phones, such as mobile phones, devices in which image data is connected in series and R, G, B data lines are connected in series, rather than parallel connections, have been adopted. have. In this case, a new processor capable of sending data serially has to be used, and many of the existing systems have to be modified when using the new processor.

따라서, 기존 시스템 하드웨어의 변경이 거의 없이 영상 데이터를 직렬로 보낼 수 있는 새로운 시스템이 요구되고 있다. Therefore, there is a need for a new system capable of sending image data serially with little change in existing system hardware.

상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 영상데이터를 디스플레이 장치에 직렬로 전송하기 위한 응용 프로세서를 제공한다.A first object of the present invention for solving the above problems is to provide an application processor for serially transmitting image data to the display device.

본 발명의 제2 목적은 영상데이터를 디스플레이 장치에 직렬로 전송하기 위한 데이터 처리 방법을 제공한다.A second object of the present invention is to provide a data processing method for serially transmitting image data to a display device.

상기 제1 목적을 달성하기 위한 본 발명은, 데이터를 스케일링하고, 스케일된 데이터를 재배열하는 스케일러를 포함하는 메모리 장치; 및 상기 재배열된 데이터를 출력하도록 조절하는 콘트롤러를 포함하는 것을 특징으로 하는 응용 프로세서 (Application Processor)를 제공한다. 본 발명에 따른 상기 메모리 장치는 스케일러(Scaler)를 포함하는 제1 영역; 데이터를 저장하는 제2 영역; 및 상기 데이터를 상기 스케일러를 이용하여 스케일된 데이터를 저장하는 제3 영역을 포함하여 구성되어 있다. 본 발명에 따른 상기 콘트롤러는 상기 메모리 장치를 제어하는 제1 콘트롤러; 및 상기 재배열된 데이터를 출력하도록 제어하는 제2 콘트롤러를 포함하여 구성되어 있다.According to another aspect of the present invention, there is provided a memory device including a scaler configured to scale data and rearrange the scaled data; And a controller configured to adjust the rearranged data to be output. In an embodiment, the memory device may include a first area including a scaler; A second area for storing data; And a third area storing the data scaled using the scaler. The controller according to the present invention includes a first controller for controlling the memory device; And a second controller for controlling to output the rearranged data.

상기 제2 목적을 달성하기 위한 본 발명은, 스케일된 데이터를 생성하는 스케일링 단계; 및 상기 스케일된 데이터를 재배열하는 단계를 포함하여 제공한다. 또한 상기 단계에서 재배열된 데이터를 출력하는 단계를 더 포함하여 제공할 수 있다. 본 발명에 따른 스케일된 데이터는 최소 3배 업-스케일되어 있다.The present invention for achieving the second object, the scaling step of generating scaled data; And rearranging the scaled data. Also, the method may further include outputting the rearranged data. Scaled data according to the present invention is at least three times up-scaled.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 응용 프로세서(300)의 구성 및 디스플레이 장치(350)와의 연결 관계를 도시한 블록도이다. 영상데이터는 디스플레이 장치(350)에 표시하고자하는 색상에 따라 RGB 영상데이터를 제어신호 (HSYNC, VDEN, VCLK)에 따라 상기 디스플레이 장치(350)의 인터페이스(360)에 보내지고, 최종적으로 디스플레이 장치(350)에 표시된다. 3 is a block diagram illustrating a configuration of an application processor 300 and a connection relationship with a display apparatus 350 according to an exemplary embodiment. The image data is sent to the interface 360 of the display device 350 according to the control signal (HSYNC, VDEN, VCLK) according to the color to be displayed on the display device 350, and finally the display device ( 350).

도 3을 참조하면, 응용 프로세서(300)는 데이터를 스케일링하고, 스케일된 데이터를 재배열하는 스케일러를 포함하는 메모리 장치(310) 및 상기 재배열된 데이터를 상기 디스플레이 장치(350)에 출력하도록 조절하는 콘트롤러(320)를 포함한다. 또한 상기 응용 프로세서(300)는 데이터의 연산 작용을 수행하는 내부 프로세서(322)를 더 포함하고 있다. 본 발명의 일실시예에 따르면, 상기 내부 프로세서(322)는 암(ARM) 프로세서를 채용하고 있다.Referring to FIG. 3, the application processor 300 adjusts to output data to the display device 350 and a memory device 310 including a scaler that scales data and rearranges the scaled data. It includes a controller 320. In addition, the application processor 300 further includes an internal processor 322 that performs a calculation operation of data. According to an embodiment of the present invention, the internal processor 322 employs an ARM processor.

상기 메모리 장치(310)는 상기 응용 프로세서(300)로부터 분리되어 구성될 수도 있고, 상기 응용 프로세서(300)에 포함되어 구성될 수도 있다. 본 발명에 따른 데이터는 디스플레이 장치(350)에 디스플레이되는 RGB 영상데이터이나, 필요에 따라서는 디스플레이 장치(350)에 디스플레이되는 다른 데이터일 수 있다. 본 발명에서는 설명의 편의상 RGB 영상데이터로 한정하여 설명하지만, 이에 국한되지는 않는다. The memory device 310 may be configured separately from the application processor 300 or may be included in the application processor 300. The data according to the present invention may be RGB image data displayed on the display device 350 or other data displayed on the display device 350 as necessary. In the present invention, the description is limited to RGB image data for convenience of description, but the present invention is not limited thereto.

상기 콘트롤러(320)는 상기 내부 프로세서(322)와 상기 메모리 장치(310) 사이에 위치하여 상기 메모리 장치(310)를 제어하는 메모리 콘트롤러(324) 및 상기 메모리 장치(310)에서 스케일링된 영상 데이터를 외부 디스플레이 장치(350)에 전송되도록 제어하는 인터페이스 콘트롤러(326)를 포함한다. The controller 320 is located between the internal processor 322 and the memory device 310 to control the memory controller 324 and the image data scaled by the memory device 310. The interface controller 326 may be controlled to be transmitted to the external display device 350.

본 발명의 일 실시예에 따르면, 상기 메모리 장치(310)은 디램(DRAM), 노아(NOR) 플레쉬 메모리 중의 하나일 수 있다.According to an embodiment of the present invention, the memory device 310 may be one of a DRAM and a NOR flash memory.

본 발명의 다른 실시예에 따르면, 외부 영상 데이터를 수신하여 저장하는 비휘발성 메모리(330)가 상기 응용 프로세스(300)에 더 포함되어 구성될 수 있고, 상기 응용 프로세서(300)에서 분리되어 외부에 위치하여 버스에 의해 연결되어 구성될 수도 있다. 본 발명의 일실시예에 따른 상기 비 휘발성 메모리는 플레쉬 메모리이다. According to another embodiment of the present invention, the non-volatile memory 330 for receiving and storing external image data may be further included in the application process 300, separated from the application processor 300 to the outside It may be located and connected by a bus. The nonvolatile memory according to an embodiment of the present invention is a flash memory.

상기 인터페이스 콘트롤러(326)은 통상적으로 디렉트 메모리 엑세스 장치(DMA, 미도시)를 포함하여 상기 메모리 장치(310)의 데이터를 상기 내부 프로세서(322)의 제어없어 접근할 수 있다. The interface controller 326 may include a direct memory access device (DMA) (not shown) to access data of the memory device 310 without the control of the internal processor 322.

도 4는 본 발명의 일 실시예에 따른 도 3의 메모리 장치(310)를 도시한 블록도이다.4 is a block diagram illustrating the memory device 310 of FIG. 3, according to an exemplary embodiment.

본 발명에 따르면, 상기 메모리 장치(310)은 상기 영상 데이터를 스케일링하는 스케일러(미도시)를 포함하는 제1 영역(410), 상기 영상 데이터를 저장하는 제2 영역(420), 및 상기 영상 데이터를 상기 스케일러를 이용하여 스케일된 데이터를 저장하는 제3 영역(430)을 포함한다. 본 발명의 일실시예에 따르면 상기 스케일러는 소프트웨어로 구성되지만, 이에 한정되지 아니하고, 하드웨어로 구성된 스케일러일 수 있다. 또한 상기 제1 영역(410)은 필요한 동작을 수행하기 위한 운영시스템(Operating System)을 더 포함하고 있다. According to the present invention, the memory device 310 includes a first region 410 including a scaler (not shown) for scaling the image data, a second region 420 for storing the image data, and the image data. The third region 430 stores the scaled data using the scaler. According to an embodiment of the present invention, the scaler is configured by software, but is not limited thereto, and may be a scaler configured by hardware. In addition, the first region 410 further includes an operating system for performing a necessary operation.

도 5는 본 발명의 일 실시예에 따른 영상 데이터를 스케일링하는 방법을 도시한 블록도이다.5 is a block diagram illustrating a method of scaling image data according to an embodiment of the present invention.

이하, 도 4 및 5를 참조하여, 입력된 영상 데이터를 스케일링하여 스케일링 된 영상 데이터 중 원하는 영상 데이터만 상기 디스플레이 장치(350)에 전송하는 과정을 설명한다. Hereinafter, referring to FIGS. 4 and 5, a process of scaling input image data and transmitting only desired image data among the scaled image data to the display apparatus 350 will be described.

영상 데이터는 (R1G1B1)(R2G2B2)(R3G3B3)로 구성된다. 상기 (R1G1B1) 데이터는 상기 디스플레이 장치(350)의 하나의 픽셀(Pixel)을 표시하기 위한 데이터이다. 상기 영상 데이터는 상기 제2 영역(420)에 저장되어 진다. 상기 영상데이터 상기 제1 영역(410)에 저장되어 있는 스케일러(미도시)에 의해 스케일링(Scaling) 되어, 스케일된 데이터가 생성된다. 생성된 스케일된 데이터는 상기 메모리 장치(310)의 제3 영역(430)에 저장된다. 본 발명의 일실시예에 따른 스케일링은 업-스케일링(Up-scaling)이며, 도 5(B)에 도시된 바와 같이 최소 3배 업-스케일링된다. 본 발명의 일 실시예에 따르면 업-스케일링은 3의 배수로 업-스케일링된다. The video data is composed of (R1G1B1) (R2G2B2) (R3G3B3). The (R1G1B1) data is data for displaying one pixel of the display apparatus 350. The image data is stored in the second area 420. The image data is scaled by a scaler (not shown) stored in the first region 410 to generate scaled data. The generated scaled data is stored in the third area 430 of the memory device 310. Scaling according to one embodiment of the present invention is up-scaling and is at least three times up-scaled as shown in FIG. 5 (B). According to one embodiment of the invention the up-scaling is up-scaled in multiples of three.

상기 업-스케일링된 데이터는 상기 스케일러에 의해 도 5(C)에 도시된 바와 같이 순서가 재배열된다. 우선 첫번째 데이터 그룹(R1G1B1)은 순서가 재배열하지 않고 그대로 둔다. 두번째 데이터 그룹(R1G1B1)은 G1이 첫번째에 배열되도록 R1과 G1의 위치를 서로 바꾸어 이동시킨다. 즉, (R1G1B1)을 (G1R1B1)으로 순서를 바꾸어 배열시킨다. 세번째 데이터 그룹(R1G1B1)은 B1이 첫번째에 배열되도록 B1과 R1의 위치를 서로 바꾸어 이동시킨다. 즉, (R1G1B1)을 (B1G1R1)으로 순서를 바꾸어 배열시킨다. 한편, 두번째 데이터 그룹에서 R1과 B1의 데이터 순서는 중요하지 않고, 세번째 데이터 그룹에서 G1과 R1의 데이터 순서는 중요하지 않으며, 각각 서로 위치를 바꾸어 위치할 수 있다. The up-scaled data is rearranged by the scaler as shown in Fig. 5C. First, the first data group R1G1B1 is left unordered. The second data group R1G1B1 exchanges the positions of R1 and G1 so that G1 is arranged first. That is, (R1G1B1) is arranged in reverse order to (G1R1B1). The third data group R1G1B1 exchanges the positions of B1 and R1 so that B1 is arranged first. That is, (R1G1B1) is arranged in reverse order to (B1G1R1). On the other hand, the data order of R1 and B1 in the second data group is not important, and the data order of G1 and R1 in the third data group is not important, and they may be located at different positions.

상기 재배열된 영상 데이터는 메모리 콘트롤러 (도3, 324)에 의해 인터페이 스콘트롤러 (도3, 326)에 보내진다. 한편 상기 인터페이스 콘트롤러(326)은 상기 디스플레이 장치(350)로의 데이터 연결 라인이 N개(본 발명에서는 N은 6개, 여기서 N은 R신호, G신호, B신호를 각각 송신하기 위한 신호라인 갯수)이기 때문에 상기 재배열된 영상 데이터 그룹중 첫번째 데이터만 디스플레이 장치(350)의 인터페이스(도3, 360)로 전송되게 된다. 두번째 및 세번째 데이터의 연결라인은 결선되지 있지 않기 때문에 데이터가 디스플레이 장치(350)의 인터페이스(도3, 360) 전송되지 않게 된다. The rearranged image data is sent to the interface controller (Fig. 3, 326) by the memory controller (Fig. 3, 324). On the other hand, the interface controller 326 has N data connection lines to the display apparatus 350 (N is 6 in the present invention, where N is the number of signal lines for transmitting R, G, and B signals, respectively). Therefore, only the first data of the rearranged image data group is transmitted to the interface of the display apparatus 350 (FIGS. 3 and 360). Since the connection lines of the second and third data are not wired, data is not transmitted to the interface of the display apparatus 350 (FIGS. 3 and 360).

도 6은 본 발명의 일 실시예에 따른 응용 프로세서의 동작 타이밍도이다.6 is an operation timing diagram of an application processor according to an embodiment of the present invention.

이하, 도 6을 참조하여 상기 응용 프로세서(300)의 동작을 상세히 설명한다. 먼저, 한 라인의 시작을 알리는 HSYNC 신호(HYNC)가 온(ON)된 후, 일정 시간 동안 비디오 인에이블 신호(VDEN) 온(ON)되게 된다. 상기 HSYNC 신호(HSYNC)가 온(ON)이 되면 일정 시간 동안 비디오 인에이블 신호(VDEN) 온(ON)되게 된다. 상기 비디오 인에이블 신호(VDEN)가 온 구간에서 상기 인터페이스 콘트롤러 (도3, 326)는 클럭(VCLK)의 매주기마다 R신호, G신호, B신호를 각각 순차적으로 비디오 신호(VD)로 디스플레이 장치(350)에 보내게 된다. 통상적으로 상기 비디오 신호(VD)는 6비트로 이루어져 있다. Hereinafter, an operation of the application processor 300 will be described in detail with reference to FIG. 6. First, the HSYNC signal HYNC indicating the start of a line is turned on, and then the video enable signal VDEN is turned on for a predetermined time. When the HSYNC signal HSYNC is turned on, the video enable signal VDEN is turned on for a predetermined time. In the interval where the video enable signal VDEN is on, the interface controller (FIGS. 3 and 326) sequentially displays the R signal, the G signal, and the B signal as the video signal VD in each cycle of the clock VCLK. Will be sent to 350. Typically, the video signal VD consists of 6 bits.

즉, 종래기술에서는 클럭의 매주기마다 RGB 신호를 동시에 보냈으나, 본 발명에서는 클럭(VCLK)의 첫번째 주기에서는 R신호, 두번째 주기에는 G신호, 세번째 B신호를 순차적으로 출력하게 된다. 따라서, 종래에서 R신호, G신호, B신호를 각각 송신하기 위하여 병렬 연결된 3N개의 라인들(여기서 N은 R신호, G신호, B신호를 각 각 송신하기 위한 신호라인 갯수) 필요하였으나, 본 발명에서는 N개의 신호라인을 이용하여 R신호, G신호, B신호를 순차적으로 출력할 수 있다. 본 발명의 일 실시예에 따르면 N은 6이다. That is, in the prior art, the RGB signal is simultaneously transmitted in every cycle of the clock, but in the present invention, the R signal is output in the first period of the clock VCLK, the G signal in the second period, and the third B signal is sequentially output. Therefore, in the past, 3N lines (where N is the number of signal lines for transmitting the R signal, the G signal, and the B signal, respectively) in parallel are required in order to transmit the R signal, the G signal, and the B signal, respectively. In R, the R signal, the G signal, and the B signal may be sequentially output using the N signal lines. According to one embodiment of the invention N is 6.

본 발명의 다른 실시예에 의하면, 상기 재배열된 데이터 그룹 [(R1G1B1), (G1R1B1), (B1G1R1)]의 각각에서 두번째, 세번째 데이터는 상기 스케일러에 의해 사전에 제거되어, 상기 재배열된 데이터 그룹 중 첫번째만 데이터가 존재하고, 두번째, 세번째 데이터는 비어 있는 행태로 인터페이스 콘트롤러에 전송될 수도 있다. 즉, 데이터 그룹은 클럭(VCLK)의 첫번째 주기에서는 R신호, 두번째 주기에는 G신호, 세번째 B신호를 순차적으로 출력하게 된다. According to another embodiment of the present invention, the second and third data in each of the rearranged data groups [(R1G1B1), (G1R1B1), (B1G1R1)] are removed by the scaler in advance, so that the rearranged data Only the first of the groups has data, and the second and third data may be sent to the interface controller in an empty manner. That is, the data group sequentially outputs the R signal in the first period of the clock VCLK, the G signal in the second period, and the third B signal.

본 발명에 따라, 스케일러가 포함된 응용 프로세서를 구성할 경우, N개의 데이터 라인을 이용하여 영상 데이터를 디스플레이 장치에 직렬로 전송할 수 있으므로, 하드웨어의 복잡도를 개선할 수 있다. According to the present invention, when an application processor including a scaler is configured, image data may be serially transmitted to the display apparatus using N data lines, thereby improving hardware complexity.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (16)

데이터를 스케일링하고, 스케일된 데이터를 재배열하는 스케일러(Scaler)를 포함하는 메모리 장치; 및A memory device including a scaler for scaling data and rearranging the scaled data; And 상기 재배열된 데이터를 출력하도록 조절하는 콘트롤러를 포함하는 것을 특징으로 하는 응용 프로세서 (Application Processor).And a controller configured to adjust the rearranged data to be output. 제1항에 있어서, 상기 메모리 장치는, The memory device of claim 1, wherein the memory device comprises: 상기 스케일러를 포함하는 제1 영역;A first region comprising the scaler; 상기 데이터를 저장하는 제2 영역; 및A second area for storing the data; And 상기 스케일된 데이터를 저장하는 제3 영역을 포함하는 것을 특징으로 하는 응용 프로세서.And a third area for storing the scaled data. 제1항에 있어서, 상기 스케일된 데이터는 최소 3배 스케일되는 것을 특징으로 하는 응용 프로세서.The application processor of claim 1, wherein the scaled data is scaled at least three times. 제1항에 있어서, 상기 스케일러는 소프트웨어로 구동되는 것을 특징으로 하는 응용 프로세서.The application processor of claim 1, wherein the scaler is software driven. 제1항에 있어서, 상기 데이터는 RGB 영상 데이터인 것을 특징으로 하는 응용 프로세서.The application processor of claim 1, wherein the data is RGB image data. 제1항에 있어서, 상기 메모리 장치는 DRAM, NOR 플레쉬 메모리 중의 하나인 것을 특징으로 하는 응용 프로세서.The application processor of claim 1, wherein the memory device is one of a DRAM and a NOR flash memory. 제1항에 있어서, 상기 콘트롤러는, The method of claim 1, wherein the controller, 상기 메모리 장치를 제어하는 제1 콘트롤러; 및 A first controller controlling the memory device; And 상기 재배열된 데이터를 출력하도록 제어하는 제2 콘트롤러를 포함하는 것을 특징으로 하는 응용 프로세서.And a second controller for controlling to output the rearranged data. 제1항에 있어서, The method of claim 1, 상기 데이터의 연산을 수행하는 내부 프로세서를 더 포함하는 것을 특징으로 하는 응용 프로세서.And an internal processor for performing the operation of the data. 제8항에 있어서, The method of claim 8, 상기 내부 프로세서는 ARM 프로세서인 것을 특징으로 하는 응용 프로세서.The internal processor is an ARM processor. 스케일된 데이터를 생성하는 스케일링 단계; 및A scaling step of generating scaled data; And 상기 스케일된 데이터를 재배열하는 단계를 포함하는 것을 특징으로 하는 데이터 스케일링 방법.Rearranging the scaled data. 제10항에 있어서,The method of claim 10, 상기 재배열된 데이터를 출력하는 단계를 더 포함하는 것을 특징으로 하는 데이터 스케일링 방법.And outputting the rearranged data. 제10항에 있어서, The method of claim 10, 상기 스케일된 데이터는 최소 3배 스케일되는 것을 특징으로 하는 데이터 스케일링 방법.And said scaled data is scaled at least three times. 제10항에 있어서, The method of claim 10, 상기 데이터는 RGB 영상 데이터인 것을 특징으로 하는 데이터 스케일링 방법.And the data is RGB image data. 제10항에 있어서, The method of claim 10, 상기 스케일링 단계는 소프트웨어 스케일러에서 수행되는 것을 특징으로 하는 데이터 스케일링 방법.And said scaling step is performed at a software scaler. 제10항에 있어서, The method of claim 10, 상기 스케일링 단계 및 상기 스케일된 데이터를 재배열하는 단계는 메모리 장치에 저장된 스케일러에서 수행되는 것을 특징으로 하는 데이터 스케일링 방법.And the scaling and rearranging the scaled data are performed in a scaler stored in a memory device. 제15항에 있어서, The method of claim 15, 상기 스케일링된 데이터 및 상기 재배열된 데이터는 상기 메모리 장치에 저장되는 것을 특징으로 하는 데이터 스케일링 방법.The scaled data and the rearranged data are stored in the memory device.
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