KR20060001396A - Method for fabrication of semiconductor device able to decrease contact resistance - Google Patents

Method for fabrication of semiconductor device able to decrease contact resistance Download PDF

Info

Publication number
KR20060001396A
KR20060001396A KR1020040050511A KR20040050511A KR20060001396A KR 20060001396 A KR20060001396 A KR 20060001396A KR 1020040050511 A KR1020040050511 A KR 1020040050511A KR 20040050511 A KR20040050511 A KR 20040050511A KR 20060001396 A KR20060001396 A KR 20060001396A
Authority
KR
South Korea
Prior art keywords
film
tiox
tin film
tin
semiconductor device
Prior art date
Application number
KR1020040050511A
Other languages
Korean (ko)
Inventor
노일철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040050511A priority Critical patent/KR20060001396A/en
Publication of KR20060001396A publication Critical patent/KR20060001396A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances

Abstract

본 발명은 화학기상증착 방식을 이용하는 TiN막/Ti막 증착에 따라 TiN막 표면에 잔류하는 티탄산(TiOx[H2O]n)이 후속 텅스텐막 증착시 열분해되어 TiN막을 뚫고 하부로 확장되어 TiN막과 TiSi2 계면에 TiOx를 형성하여 텅스텐막과 하부의 전도성 실리콘층 사이의 콘택 저항을 증가시키는 것을 방지할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 상기의 목적을 달성하기 위해 본 발명은, 실리콘층 상에 TiCl4를 소스 가스로 사용하는 화학기상증착 방식을 이용하여 Ti막과 TiN막을 차례로 형성하는 단계; 및 미반응된 Ti-Cl의 결합과 H2O의 반응에 의해 형성되어 상기 TiN막 상에 잔류하는 티탄산(TiOx[H2O]n)을 열분해하여 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
According to the present invention, the titanic acid (TiOx [H 2 O] n) remaining on the surface of the TiN film is thermally decomposed during the subsequent tungsten film deposition by TiN film / Ti film deposition using a chemical vapor deposition method. To provide a semiconductor device manufacturing method that can prevent the formation of TiOx at the TiSi 2 interface and the increase in contact resistance between the tungsten film and the lower conductive silicon layer, the present invention achieves the above object In order to achieve the present invention, a Ti film and a TiN film are sequentially formed on a silicon layer by using a chemical vapor deposition method using TiCl 4 as a source gas; And pyrolysing and removing titanic acid (TiOx [H 2 O] n) formed on the TiN film by the reaction of H 2 O and unreacted Ti-Cl. to provide.

비트라인, 콘택 저항, TiCl4, 배리어막, 화학기상증착(CVD), 아웃 개싱, 지개싱, 티탄산.Bit line, contact resistance, TiCl 4, barrier film, chemical vapor deposition (CVD), out gassing, branching, titanic acid.

Description

콘택 저항을 감소시킬 수 있는 반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE ABLE TO DECREASE CONTACT RESISTANCE} Semiconductor device manufacturing method that can reduce the contact resistance {METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE ABLE TO DECREASE CONTACT RESISTANCE}             

도 1은 종래기술에 따른 비트라인이 형성된 반도체 소자를 도시한 단면도.1 is a cross-sectional view showing a semiconductor device having a bit line according to the prior art.

도 2는 TiCl4 소스 가스를 사용하는 CVD 방식을 이용한 TiN막/Ti막 형성 후 TiSi2와 TiN 사이에 티타늄 산화막(TiOx)이 형성되는 메카니즘을 도시한 도면.FIG. 2 illustrates a mechanism in which a titanium oxide film (TiOx) is formed between TiSi 2 and TiN after a TiN film / Ti film is formed using a CVD method using a TiCl 4 source gas.

도 3은 본 발명의 비트라인 형성 공정의 흐름의 일예를 도시한 플로우챠트.3 is a flowchart showing an example of the flow of the bit line forming process of the present invention.

도 4는 본 발명의 일실시예에 따른 비트라인용 텅스텐막 형성 공정을 도시한 도면.
4 is a view illustrating a tungsten film forming process for bit lines according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing

400 : 기판 401 : TiSi2 400: substrate 401: TiSi 2

402 : TiN막 403 : 텅스텐막
402 TiN film 403 Tungsten film

본 발명은 반도체 소자의 비트라인 형성 기술에 관한 것으로, 특히 비트라인의 콘택 저항을 감소시킬 수 있는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for forming a bit line of a semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of reducing contact resistance of a bit line.

반도체 메모리 소자 중 DRAM(Dynamic Random Access Memory) 등은 예컨대, 1T1C(하나의 트랜지스터와 하나의 캐패시터)로 구성된 단위 셀을 복수개 포함하는 셀영역과 그 이외의 단위 소자들을 포함하는 주변영역으로 크게 구분된다.Among the semiconductor memory devices, a DRAM (Dynamic Random Access Memory) and the like are largely divided into, for example, a cell region including a plurality of unit cells composed of 1T1C (one transistor and one capacitor) and a peripheral region including other unit elements. .

예컨대, 비트라인(Bitline)은 셀 트랜지스터의 소스 쪽에 연결되어 실제로 데이타가 전송되는 라인으로, 셀 영역 측면에서는 이러한 비트라인의 전기적 연결을 위해 게이트전극(예컨대, 워드라인) 측면의 소스/드레인 접합 영역에 콘택된 셀콘택 플러그와 비트라인 콘택을 통해 연결되며, 이러한 비트라인을 통해 전달된 셀 데이타를 감지 및 증폭하기 위한 비트라인 감지증폭기(Bitline sense amplifier)를 포함하는 주변영역 측면에서는 비트라인 감지증폭기(구체적으로 비트라인 감지증폭기를 이루는 트랜지스터의 게이트와 소스/드레인 접합)와 비트라인 간의 전기적 연결을 위해 콘택이 필요하다.For example, a bitline is a line connected to the source side of a cell transistor to actually transmit data. On the cell region side, a source / drain junction region on the side of a gate electrode (eg, a wordline) for electrical connection of such a bitline. Bit line sense amplifiers are connected via cell line plugs and bit line contacts that are connected to the device and include a bit line sense amplifier for sensing and amplifying cell data transmitted through these bit lines. A contact is needed for the electrical connection between the bit line (the gate and source / drain junctions of the transistors that make up the bit line sense amplifier) and the bit line.

한편, 이하에서는 셀영역에서 워드라인 측면의 소스/드레인 접합 영역에 콘택된 셀콘택 플러그와 비트라인을 콘택시키는 공정을 통해 BLC1이라 하고, 주변영역에서 비트라인 감지증폭기의 게이트전극과 소스/드레인을 연결시키는 비트라인 콘택을 BLC2라 한다.Meanwhile, hereinafter referred to as BLC1 through the process of contacting the cell contact plug and the bit line contacted to the source / drain junction region on the side of the word line in the cell region, and the gate electrode and the source / drain of the bit line sense amplifier in the peripheral region. The bit line contact to connect is called BLC2.

도 1은 종래기술에 따른 비트라인이 형성된 반도체 소자를 도시한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor device having a bit line according to the related art.                         

도 1을 참조하면, 필드영역과 액티브영역을 구분하는 필드산화막(101)이 기판(100)에 국부적으로 형성되어 있으며, 셀영역(A)의 기판(100) 상에 게이트 전도막(102)과 게이트 하드마스크(103)가 적층되고 그 측벽에 스페이서(104)를 갖는 게이트전극 패턴(G1, G2)이 형성되어 있고, 게이트전극 패턴 G1과 G2 사이의 기판(100)에는 소스/드레인 등의 불순물 확산영역이 형성되어 있다. Referring to FIG. 1, a field oxide film 101 is formed locally on the substrate 100 to distinguish between the field region and the active region, and the gate conductive layer 102 is formed on the substrate 100 of the cell region A. Gate hard masks 103 are stacked and gate electrode patterns G1 and G2 having spacers 104 are formed on the sidewalls, and impurities such as a source / drain are formed on the substrate 100 between the gate electrode patterns G1 and G2. A diffusion region is formed.

주변영역(B)에도 게이트 전도막(102)과 게이트 하드마스크(103)가 적층되고 그 측벽에 스페이서(104)를 갖는 게이트전극 패턴(G3)이 형성되어 있으며, 그 양측에는 소스/드레인을 포함하는 고농도 N형(N+)의 불순물 확산영역(105a)과 고농도 P형(P+)의 불순물 확산영역(105b)이 형성되어 있다.In the peripheral area B, the gate conductive layer 102 and the gate hard mask 103 are stacked, and a gate electrode pattern G3 having a spacer 104 is formed on the sidewall thereof, and both sides include source / drain. The high concentration N-type (N +) impurity diffusion region 105a and the high concentration P-type (P +) impurity diffusion region 105b are formed.

셀영역(A)에서는 제1층간절연막(106)을 관통하여 불순물 확산영역과 전기적으로 접속되고 게이트 하드마스크(103)와 그 상부가 평탄화된 셀콘택 플러그(107)가 형성되어 있다. In the cell region A, a cell contact plug 107 is formed through the first interlayer insulating film 106 and electrically connected to the impurity diffusion region and having the gate hard mask 103 and the top thereof flattened.

셀콘택 플러그(107) 및 제1층간절연막(106) 상에는 제2층간절연막(108)이 형성되어 있으며, 셀영역(A)에서는 제2층간절연막(108)이 선택적으로 식각되어 셀콘택 플러그(107)를 노출시키는 제1오픈부(109d) 즉, BLC1용 오픈부가 형성되어 있고, 주변영역(B)에서는 제2층간절연막(108)과 제1층간절연막(106)이 선택적으로 식각되어 기판(100)의 N+ 및 P+의 불순물 확산영역(105a, 105b)을 각각 노출시키는 제2 및 제3오픈부(109a, 109c)와 제2층간절연막(108)과 게이트 하드마스크(103)가 선택적으로 식각되어 게이트전극 패턴(G3)의 게이트 전도막(102)을 노출시키는 제4오픈부(109c)가 형성되어 있다. A second interlayer insulating film 108 is formed on the cell contact plug 107 and the first interlayer insulating film 106. In the cell region A, the second interlayer insulating film 108 is selectively etched to form a cell contact plug 107. The first open portion 109d, that is, the open portion for BLC1, is formed. In the peripheral region B, the second interlayer insulating film 108 and the first interlayer insulating film 106 are selectively etched to form the substrate 100. Second and third open portions 109a and 109c exposing the impurity diffusion regions 105a and 105b of N + and P +, respectively, and the second interlayer insulating film 108 and the gate hard mask 103 are selectively etched. A fourth open portion 109c exposing the gate conductive film 102 of the gate electrode pattern G3 is formed.                         

여기서, 제2 및 제3오픈부(109a, 109c)와 제4오픈부(109c)는 주변영역(B)에서의 비트라인 콘택을 위한 것으로 BLC2용 오픈부이다.Here, the second and third open portions 109a and 109c and the fourth open portion 109c are intended for bit line contact in the peripheral area B and are open portions for the BLC2.

제1 ∼ 제4오픈부(109a ∼ 109d)의 프로파일을 따라 배리어막(110)과 비트라인 전도막(111)이 형성되어 있고, 그 상부에 비트라인 하드마스크(112)이 적층되어 패터닝됨으로써 비트라인(B/L1, B/L2)을 이룬다.The barrier film 110 and the bit line conductive film 111 are formed along the profiles of the first to fourth open portions 109a to 109d, and the bit line hard mask 112 is stacked and patterned thereon to form the bit. Lines B / L1 and B / L2 are formed.

배리어막(110)은 Ti, TiN, TiSi2 등으로 이루어지고, 비트라인 전도막(111)은 텅스텐 등을 포함한다. 또한, 비트라인(B/L1, B/L2)의 측벽에는 스페이서가 포함되는 바, 여기서는 도시하지 않았다. The barrier film 110 is made of Ti, TiN, TiSi 2 , and the like, and the bit line conductive film 111 includes tungsten or the like. In addition, the sidewalls of the bit lines B / L1 and B / L2 include spacers, which are not shown here.

한편, 셀영역(A)에서의 비트라인 콘택 저항이 중요하지만, 주변영역(B)에서의 비트라인 콘택 시의 콘택 저항 또한 중요하다. 이러한 콘택 저항에 크게 관여하는 것 중의 하나가 비트라인과 하부의 플러그 또는 기판의 소스/드레인과의 사이에 사용하는 배리어막(110)이며, 이러한 배리어막(110)으로는 TiN/Ti의 적층 구조가 많이 이용된다.On the other hand, the bit line contact resistance in the cell region A is important, but the contact resistance during bit line contact in the peripheral region B is also important. One of the factors that is largely involved in such contact resistance is a barrier film 110 used between the bit line and the lower plug or the source / drain of the substrate. The barrier film 110 includes a stacked structure of TiN / Ti. Is used a lot.

한편, 반도체 소자의 디자인룰이 감소함에 따라 배리어막(110) 증착시 증착되는 하부의 종횡비(Aspect ratio)가 증가하게 되고, 이에 따라 배리어막(110)으로 사용된 TiN막/Ti막의 증착시 물리기상증착(Physical Vpor Deposition; 이하 PVD라 함) 방식은 한계에 근접하고 있다.On the other hand, as the design rule of the semiconductor device decreases, the aspect ratio of the lower portion deposited when the barrier layer 110 is deposited increases, so that the physical physical matter during deposition of the TiN film / Ti film used as the barrier film 110 is increased. Physical vapor deposition (PVD) is approaching its limits.

따라서, 최근에는 TiN막/Ti막 증착시 TiCl4를 소스 가스로 사용하는 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 방식이 주로 이용된다. 한편, 이러한 TiCl4 소스 가스를 사용하는 CVD 방식의 경우 TiSi2와 TiN 사이에 티타늄 산화막(TiOx)을 형성하여 콘택 저항을 증가시키는 문제가 발생한다[Paper : IEEE,1998, Physical and Chemical Analytical Instruments for Failure Analysis in G-bit Devices].Therefore, recently, chemical vapor deposition (hereinafter referred to as CVD) method using TiCl 4 as a source gas in the deposition of TiN film / Ti film is mainly used. On the other hand, in the CVD method using the TiCl 4 source gas, there is a problem of increasing the contact resistance by forming a titanium oxide film (TiOx) between TiSi 2 and TiN [Paper: IEEE, 1998, Physical and Chemical Analytical Instruments for Failure Analysis in G-bit Devices].

도 2는 TiCl4 소스 가스를 사용하는 CVD 방식을 이용한 TiN막/Ti막 형성 후 TiSi2와 TiN 사이에 티타늄 산화막(TiOx)이 형성되는 메카니즘을 도시한 도면으로, 이를 참조하여 종래의 문제점을 살펴 본다.FIG. 2 illustrates a mechanism in which a titanium oxide film (TiOx) is formed between TiSi 2 and TiN after forming a TiN film / Ti film using a CVD method using a TiCl 4 source gas. see.

도 2의 (a)를 참조하면, 실리콘 기판(200) 상에 TiSi2(201)과 TiN막(202)이 형성되어 있다. Referring to FIG. 2A, a TiSi 2 201 and a TiN film 202 are formed on the silicon substrate 200.

이는 기판(200) 상에 CVD 방식을 이용하여 Ti막과 TiN막(202)을 증착한 다음, 열처리 공정에 의해 Ti막의 Ti와 기판(200)의 실리콘이 반응하여 TiSi2(201)가 형성됨으로써 이루어진다.This is because the Ti film and the TiN film 202 are deposited on the substrate 200 by the CVD method, and then the TiSi 2 201 is formed by reacting Ti of the Ti film and silicon of the substrate 200 by a heat treatment process. Is done.

TiN막(202)은 소스 가스인 TiCl4에 NH3를 같이 사용함으로써, 이들의 반응에 의해 형성된다.The TiN film 202 is formed by these reactions by using NH 3 together with TiCl 4 as the source gas.

한편, CVD 방식에 의한 TiN막(202) 증착 후 TiN막(202) 표면에는 TiCl4 등의 미반응된 Ti-Cl 결합의 가스 성분이 존재하게 되고, 이들은 상온의 클린룸(Clean room)에서 존재하는 H2O 성분과 쉽게 반응하여 티탄산(Titanic acid)인 'TiOxH2O'의 상태로 TiN막(202) 표면에 존재하게 된다. Meanwhile, after deposition of the TiN film 202 by CVD, unreacted Ti-Cl bond gas components such as TiCl 4 exist on the surface of the TiN film 202, and they exist in a clean room at room temperature. It reacts easily with the H 2 O component and is present on the surface of the TiN film 202 in the state of 'TiOxH 2 O', which is titanic acid.

이는 다시 도 2의 (b)에 도시된 바와 같이, H2O와 반응하여 'TiOx[H2O]n'이 형태로 되기 쉽다.Which, as illustrated again in Figure 2 (b), by reaction with H 2 O 'TiOx [H 2 O] n' is likely to be in the form.

이 후, 도 2의 (c)에 도시된 바와 같이, 텅스텐막과 같은 비트라인 전도막(203) 증착시 TiOx[H2O]n은 열분해 되고, 분해된 H2O는 막밀도가 높은(Dense) 텅스텐과 같은 비트라인 전도막(203) 보다는 막밀도가 낮아 포러스(Porous)한 TiN막(202)을 통해 TiN막(202)과 TiSi2(201)의 계면으로 이동하게 되고, TiN막(202)과 TiSi2(201)의 계면에서 티타늄 산화막인 TiOx(204)가 형성되게 된다.Subsequently, as shown in FIG. 2C, when depositing a bit line conductive film 203 such as a tungsten film, TiO x [H 2 O] n is thermally decomposed, and the decomposed H 2 O has a high film density ( Dense) As the film density is lower than that of the bit line conductive film 203 such as tungsten, the TiN film 202 is moved to the interface between the TiN film 202 and the TiSi 2 201 through the porous TiN film 202. At the interface of the 202 and the TiSi 2 201, TiOx 204, which is a titanium oxide film, is formed.

TiN막(202)과 TiSi2(201)의 계면에 형성된 TiOx(204)는 절연성이므로 콘택 저항을 증가시키는 원인이 된다.
Since TiOx 204 formed at the interface between the TiN film 202 and the TiSi 2 201 is insulative, it causes a increase in contact resistance.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 화학기상증착 방식을 이용하는 TiN막/Ti막 증착에 따라 TiN막 표면에 잔류하는 티탄산(TiOx[H2O]n)이 후속 텅스텐막 증착시 열분해되어 TiN막을 뚫고 하부로 확장되어 TiN막과 TiSi2 계면에 TiOx를 형성하여 텅스텐막과 하부의 전도성 실리콘층 사이의 콘택 저항을 증가시키는 것을 방지할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
The present invention has been proposed to solve the above problems of the prior art, wherein titanic acid (TiOx [H 2 O] n) remaining on the surface of the TiN film by TiN film / Ti film deposition using chemical vapor deposition is subsequently tungsten. Provided is a method of manufacturing a semiconductor device that can be thermally decomposed during the film deposition to extend through the TiN film to form a TiOx at the TiN film and TiSi 2 interface to prevent the increase in contact resistance between the tungsten film and the conductive silicon layer at the bottom. For that purpose.

상기의 목적을 달성하기 위해 본 발명은, 실리콘층 상에 TiCl4를 소스 가스로 사용하는 화학기상증착 방식을 이용하여 Ti막과 TiN막을 차례로 형성하는 단계; 및 미반응된 Ti-Cl의 결합과 H2O의 반응에 의해 형성되어 상기 TiN막 상에 잔류하는 티탄산(TiOx[H2O]n)을 열분해하여 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
In order to achieve the above object, the present invention comprises the steps of sequentially forming a Ti film and a TiN film by using a chemical vapor deposition method using TiCl 4 as a source gas on the silicon layer; And pyrolysing and removing titanic acid (TiOx [H 2 O] n) formed on the TiN film by the reaction of H 2 O and unreacted Ti-Cl. to provide.

본 발명은 TiCl4를 소스 가스로 하는 CVD 방식으로 전도성 실리콘막 상에 TiN막/Ti막을 증착한 후, 텅스텐막을 증착하기 전에 아웃 개싱 공정을 추가하여 TiN막 표면에 존재하는 티탄산(TiOx[H2O]n)를 열분해 시켜 증발(Vaporation)의 형테로 제거함으로써, 후속 텅스텐막 증착시 티탄산의 열분해로 인해 TiN막 하부로 H2O가 이동하여 TiSi2와 TiN막 사이의 계면에 TiOx를 형성하는 것을 방지할 수 있다.
The invention titanate (TiOx [H 2 present in the TiN film surface by adding an outgassing step and then depositing the TiN film / Ti film on a conductive silicon by the CVD method of the TiCl 4 as the source gas film, before depositing a tungsten film O] n) is thermally decomposed to remove it as a vaporization pattern, whereby H 2 O moves under the TiN film due to pyrolysis of titanic acid during subsequent tungsten film deposition to form TiOx at the interface between TiSi 2 and TiN film. Can be prevented.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 3은 본 발명의 비트라인 형성 공정의 흐름의 일예를 도시한 플로우챠트이다. 3 is a flowchart showing an example of the flow of the bit line forming process of the present invention.                     

도 3을 참조하여 본 발명의 비트라인 형성 공정을 살펴 본다.Referring to Figure 3 looks at the bit line forming process of the present invention.

먼저, 실리콘 기판, 폴리실리콘 플러그 등의 실리콘층 상에 TiCl4를 소스 가스로 사용하는 CVD 방식으로 Ti막과 TiN막을 차례로 증착한 다음(S301), 열처리 공정을 실시하여 실리콘층의 실리콘과 Ti막의 Ti를 반응시킴으로써 Ti막을 TiSi2를 변형시킨다(S302).First, a Ti film and a TiN film are sequentially deposited by a CVD method using TiCl 4 as a source gas on a silicon substrate such as a silicon substrate or a polysilicon plug (S301), and then a heat treatment process is performed to obtain a silicon and Ti film of the silicon layer. By reacting Ti, the Ti film is deformed TiSi 2 (S302).

한편, 반도체 제조 공정이 이루어지는 클린룸에서 대기 중에 존재하는 H2O가 Ti막과 TiN막 증착시 소스 가스로 사용된 미반응된 Ti-Cl 결합 상태의 가스와 상온에서 반응하여 TiN막 상에 티탄산(TiOx[H2O]n) 형태로 TiN막 상에 존재하게 된다. Meanwhile, in a clean room in which a semiconductor manufacturing process is performed, H 2 O present in the atmosphere reacts with an unreacted Ti-Cl bonded gas used as a source gas when depositing a Ti film and a TiN film at room temperature, thereby allowing titanic acid on the TiN film. (TiOx [H 2 O] n) forms on the TiN film.

본 발명에서는 아웃 개싱(Out gassing 또는 디개싱(Degassing)) 공정을 통해 티탄산(TiOx[H2O]n)을 열분해시켜 제거한다(S303).In the present invention, the titanic acid (TiOx [H 2 O] n) is pyrolyzed and removed through an out gassing or degassing process (S303).

이어서, TiN막 상에 텅스텐막을 증착한 다음(S304), 포토리소그라피 공정을 통해 비트라인 형성을 위한 포토레지스트 패턴을 제거한 다음, 텅스텐막과 TiN막 및 Ti막을 선택적으로 식각하여 비트라인을 형성한다.Subsequently, after depositing a tungsten film on the TiN film (S304), the photoresist pattern for forming the bit line is removed through a photolithography process, and then the tungsten film, the TiN film, and the Ti film are selectively etched to form a bit line.

도 4는 본 발명의 일실시예에 따른 비트라인용 텅스텐막 형성 공정을 도시한 도면으로서, 이를 참조하여 본 발명의 배리어막 및 텅스텐막 형성 공정을 살펴 본다.FIG. 4 is a view illustrating a tungsten film forming process for bit lines according to an embodiment of the present invention, and looks at the barrier film and tungsten film forming process of the present invention with reference to the drawing.

먼저, 도 4의 (a)에 도시된 바와 같이, 실리콘 기판(400) 상에 TiCl4를 소스 가스로 사용하는 화학기상증착 방식을 이용하여 Ti막과 TiN막(402)을 차례로 증착 한다.First, as shown in FIG. 4A , a Ti film and a TiN film 402 are sequentially deposited on the silicon substrate 400 using a chemical vapor deposition method using TiCl 4 as a source gas.

TiN막(402) 증착 시에는 TiCl4의 소스 가스에 NH3 가스가 추가된다.When the TiN film 402 is deposited, NH 3 gas is added to the source gas of TiCl 4 .

이어서, Ti막과 실리콘 기판(200)을 반응시켜 Ti막을 TiSi2(401)로 형성하기 위해 열처리 공정을 실시한다. 이 때 급속열처리 공정을 주로 이용한다.Subsequently, a heat treatment process is performed to react the Ti film and the silicon substrate 200 to form the Ti film into TiSi 2 401. At this time, the rapid heat treatment process is mainly used.

이 때, CVD 방식에 의한 TiN막(402) 증착 후 TiN막(402) 표면에는 TiCl4 등의 미반응된 Ti-Cl 결합의 가스 성분이 존재하게 되고, 이들은 상온의 클린룸에서 존재하는 H2O 성분과 쉽게 반응하여 티탄산인 'TiOxH2O'의 상태로 TiN막(402) 표면에 존재하게 된다.In this case, after depositing the TiN film 402 by the CVD method the TiN film 402, the surface of the non-gaseous components of the reaction with TiCl bond, such TiCl 4, and it are present, they H 2 present in the clean room at room temperature It reacts easily with the O component and exists on the surface of the TiN film 402 in the state of 'TiOxH 2 O' which is titanic acid.

이는 다시 도 4의 (b)에 도시된 바와 같이, H2O와 반응하여 'TiOx[H2O]n'의 상태로 남아 있게 된다.This again reacts with H 2 O, as shown in FIG. 4 (b), and remains in the state of 'TiO x [H 2 O] n'.

따라서, 본 발명에서는 디개싱 공정에 의해 미반응된 Ti-Cl의 결합과 H2O의 반응에 의해 형성되어 TiN막(402) 상에 잔류하는 티탄산(TiOx[H2O]n)을 열분해하여 제거한다.Therefore, in the present invention, pyrolysis of titanic acid (TiOx [H 2 O] n) formed by the reaction of unreacted Ti-Cl and H 2 O by a degassing process and remaining on the TiN film 402 is performed. Remove

즉, 티탄산(TiOx[H2O]n)이 분해되면 Ti, O2, H2O 등으로 되며, 이들은 증발에 의해 제거된다.That is, when the titanic acid (TiOx [H 2 O] n) is decomposed, it becomes Ti, O 2 , H 2 O and the like, which are removed by evaporation.

티탄산(TiOx[H2O]n)을 열분해하여 제거 시에는, 웨이퍼를 얼라인시키는 장비에서 250℃ ∼ 450℃ 온도로 가열함으로써 이루어지며, 이 때, 가열시 할로겐 램프(Halogen lamp)한다.When the titanic acid (TiOx [H 2 O] n) is thermally decomposed and removed, heating is performed at a temperature of 250 ° C. to 450 ° C. in an equipment for aligning the wafer, and at this time, a halogen lamp is used during heating.

이어서, 도 4의 (c)에 도시된 바와 같이, 티탄산(TiOx[H2O]n)이 제거된 TiN막(402) 상에 CVD 방식을 이용하여 텅스텐막을 증착한다.
Next, as shown in FIG. 4C, a tungsten film is deposited on the TiN film 402 from which titanic acid (TiOx [H 2 O] n) is removed using a CVD method.

전술한 바와 같이 이루어지는 본 발명은, TiCl4를 소스 가스로 하는 CVD 방식으로 실리콘층 상에 TiN막/Ti막을 증착한 후, 텅스텐막을 증착하기 전에 아웃 개싱 공정을 추가하여 TiN막 표면에 존재하는 티탄산(TiOx[H2O]n)를 열분해시켜 제거함으로써, 후속 텅스텐막 증착시 티탄산의 열분해로 인해 TiN막 하부로 H2O가 이동하여 TiSi2와 TiN막 사이의 계면에 TiOx를 형성하는 것을 방지할 수 있음을 실시예를 통해 알아 보았다.
According to the present invention made as described above, after depositing a TiN film / Ti film on a silicon layer by a CVD method using TiCl 4 as a source gas, an outgassing step is added before the tungsten film is deposited, and the titanic acid present on the TiN film surface is added. By removing (TiOx [H 2 O] n) by pyrolysis, it prevents the formation of TiOx at the interface between TiSi 2 and TiN film by moving H 2 O under the TiN film due to pyrolysis of titanic acid during subsequent tungsten film deposition. It can be seen through the examples that it can be done.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은, 화학기상증착 방식을 이용하여 TiN/Ti의 배리 어막을 증착하는 공정에서 하부의 실리콘층과 상부의 텅스텐막 사이의 콘택 저항을 감소시킬 수 있어 반도체 소자의 성능을 향상시키는 효과가 있다.As described above, the present invention can reduce the contact resistance between the lower silicon layer and the upper tungsten film in the process of depositing a barrier film of TiN / Ti using chemical vapor deposition, thereby improving the performance of the semiconductor device. It is effective to let.

Claims (6)

실리콘층 상에 TiCl4를 소스 가스로 사용하는 화학기상증착 방식을 이용하여 Ti막과 TiN막을 차례로 형성하는 단계; 및Sequentially forming a Ti film and a TiN film by using a chemical vapor deposition method using TiCl 4 as a source gas on the silicon layer; And 미반응된 Ti-Cl의 결합과 H2O의 반응에 의해 형성되어 상기 TiN막 상에 잔류하는 티탄산(TiOx[H2O]n)을 열분해하여 제거하는 단계Pyrolytically removing the titanic acid (TiOx [H 2 O] n) formed by the reaction of unreacted Ti-Cl and the reaction of H 2 O and remaining on the TiN film. 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 티탄산(TiOx[H2O]n)을 열분해하여 제거하는 단계는, 웨이퍼를 얼라인시키는 장비에서 250℃ 내지 450℃ 온도로 가열함으로써 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.The step of pyrolyzing and removing the titanic acid (TiOx [H 2 O] n) is a semiconductor device manufacturing method, characterized in that by heating at a temperature of 250 ℃ to 450 ℃ in the equipment to align the wafer. 제 2 항에 있어서,The method of claim 2, 상기 가열시 할로겐 램프를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of manufacturing a semiconductor device, characterized in that to use a halogen lamp during the heating. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 Ti막과 TiN막을 차례로 형성하는 단계 후, After the step of sequentially forming the Ti film and TiN film, 상기 Ti막과 상기 실리콘층을 반응시켜 상기 Ti막을 TiSi2로 형성하기 위해 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.And performing a heat treatment process to react the Ti film and the silicon layer to form the Ti film into TiSi 2 . 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 티탄산(TiOx[H2O]n)을 열분해하여 제거하는 단계 후, After the step of pyrolysis to remove the titanic acid (TiOx [H 2 O] n), 상기 TiN막 상에 화학기상증착 방식을 이용하여 텅스텐막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.And depositing a tungsten film on the TiN film by using a chemical vapor deposition method. 제 1 항에 있어서,The method of claim 1, 상기 실리콘층은,The silicon layer, 실리콘 기판 또는 폴리실리콘 플러그를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.A semiconductor device manufacturing method comprising a silicon substrate or a polysilicon plug.
KR1020040050511A 2004-06-30 2004-06-30 Method for fabrication of semiconductor device able to decrease contact resistance KR20060001396A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040050511A KR20060001396A (en) 2004-06-30 2004-06-30 Method for fabrication of semiconductor device able to decrease contact resistance

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040050511A KR20060001396A (en) 2004-06-30 2004-06-30 Method for fabrication of semiconductor device able to decrease contact resistance

Publications (1)

Publication Number Publication Date
KR20060001396A true KR20060001396A (en) 2006-01-06

Family

ID=37104551

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040050511A KR20060001396A (en) 2004-06-30 2004-06-30 Method for fabrication of semiconductor device able to decrease contact resistance

Country Status (1)

Country Link
KR (1) KR20060001396A (en)

Similar Documents

Publication Publication Date Title
US6815752B2 (en) Semiconductor memory device for increasing access speed thereof
US5023683A (en) Semiconductor memory device with pillar-shaped insulating film
JP3943320B2 (en) Semiconductor device and manufacturing method thereof
US6642564B2 (en) Semiconductor memory and method for fabricating the same
KR100562650B1 (en) Method for fabrication of semiconductor device
US7611952B2 (en) Method of manufacturing semiconductor device having side wall spacers
US6656784B2 (en) Method for fabricating capacitors
US20080299760A1 (en) Method for manufacturing a semiconductor device
CN110391247B (en) Semiconductor element and manufacturing method thereof
US20080251824A1 (en) Semiconductor memory device and manufacturing method thereof
KR100606256B1 (en) Semiconductor integrated circuit device and the method of manufacturing the same
US20080048230A1 (en) Semiconductor device and method for manufacturing the same
KR100198634B1 (en) Interconnector of semiconductor device and manufacturing method of the same
KR100290782B1 (en) Manufacturing method of semiconductor device
KR100892975B1 (en) Semiconductor integrated circuit device and method of manufacturing the same
KR950001838B1 (en) Wiring layer of semiconductor device and fabricating method thereof
KR20060001396A (en) Method for fabrication of semiconductor device able to decrease contact resistance
US6900118B2 (en) Method for preventing contact defects in interlayer dielectric layer
KR100517911B1 (en) Semiconductor fabrication method capable of preventing misalign between bottom electrode and storage node contact and oxidation of diffusion barrier layer
KR100351451B1 (en) Method for forming capacitor of memory device
KR100198666B1 (en) Manufacturing method of wiring structure in semiconductor device
KR20020000048A (en) Method of manufacturing a capacitor in a semiconductor device
KR100277847B1 (en) Method of manufacturing capacitor of semiconductor device _
JPH06125052A (en) Manufacture of semiconductor memory
KR100275116B1 (en) Method for forming capacitor of semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination