KR20060001115A - Semiconductor device and method for fabrication of the same - Google Patents

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KR20060001115A
KR20060001115A KR1020040050143A KR20040050143A KR20060001115A KR 20060001115 A KR20060001115 A KR 20060001115A KR 1020040050143 A KR1020040050143 A KR 1020040050143A KR 20040050143 A KR20040050143 A KR 20040050143A KR 20060001115 A KR20060001115 A KR 20060001115A
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유창준
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주식회사 하이닉스반도체
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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Abstract

본 발명은 상부의 금속성 배리어막과의 반응을 통해 그 계면에 금속 실리사이드를 갖는 전도성 실리콘막이 식각정지막 하부에 위치하는 구조로 인한 문제점을 해결할 수 있는 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 도전영역과 절연영역을 갖는 하부 구조 상에 상기 도전영역을 노출시키는 제1오픈부를 갖는 제1절연막; 상기 제1오픈부 주변의 상기 제1절연막 상에 배치된 식각정지막; 상기 제1오픈부를 매립하며 식각정지막과 그 상부가 실질적으로 평탄화된 전도성 실리콘막; 상기 식각정지막 상에 배치되어 상기 전도성 실리콘막을 노출시키는 제2오픈부를 갖는 제2절연막; 상기 제2오픈부의 식각 프로파일을 따라 배치된 금속막; 및 상기 제2오픈부의 저면에서 상기 금속막과 상기 전도성 실리콘막의 반응에 의해 형성된 금속 실리사이드를 포함하는 반도체 소자를 제공한다.The present invention is to provide a semiconductor device and a method for manufacturing the same, which can solve the problems caused by the structure of the conductive silicon film having a metal silicide at the interface below the etch stop film through the reaction with the upper metallic barrier film, To this end, the present invention includes a first insulating film having a first open portion for exposing the conductive region on a lower structure having a conductive region and an insulating region; An etch stop layer on the first insulating layer around the first opening portion; A conductive silicon film filling the first open portion and having an etch stop film and a substantially planarized portion thereof; A second insulating layer disposed on the etch stop layer and having a second open portion exposing the conductive silicon layer; A metal film disposed along an etch profile of the second open part; And a metal silicide formed by a reaction of the metal film and the conductive silicon film on a bottom surface of the second open part.

또한, 본 발명은 반도체 소자의 제조 방법을 재공한다.
Moreover, this invention provides the manufacturing method of a semiconductor element.

캐패시터, 금속 실리사이드, 벙커 디펙트, 딥-아웃, 케미컬 패쓰.Capacitors, metal silicides, bunker defects, dip-outs, chemical paths.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION OF THE SAME} Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION OF THE SAME}             

도 1은 스토리지노드가 형성된 반도체 소자를 개략적으로 도시한 단면도.1 is a cross-sectional view schematically illustrating a semiconductor device in which a storage node is formed.

도 2는 도 1의 SEM 사진.2 is a SEM photograph of FIG.

도 3은 본 발명의 일실시예에 따른 반도체 소자를 도시한 단면도.3 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention.

도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 소자의 제조 공정을 도시한 단면도.4A to 4D are cross-sectional views illustrating a process of manufacturing a semiconductor device according to an embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도.5 is a sectional view showing a semiconductor device according to another embodiment of the present invention.

도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 반도체 소자 제조 공정을 도시한 단면도.
6A through 6D are cross-sectional views illustrating a semiconductor device manufacturing process in accordance with another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing

400a : 도전영역 400b : 절연영역400a: conductive area 400b: insulating area

401 : 제1절연막 402 : 전도성 실리콘막401: first insulating film 402: conductive silicon film

403 : 식각정지막 404 : 제2절연막403: etch stop film 404: second insulating film

405 : 제2오픈부 406 : 금속막 405: second open portion 406: metal film                 

407 : 금속 실리사이드
407: metal silicide

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로 특히, 금속 실리사이드와 산화막 계열의 절연막 간의 거리를 이격시킴으로써, 케미컬 어택에 의한 벙커 디펙트(Bunker defect) 발생을 억제할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same. In particular, a semiconductor device and a method of manufacturing the same capable of suppressing bunker defects caused by chemical attack by separating the distance between the metal silicide and the oxide film-based insulating film. It is about.

DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 고집적화에 따라 줄어드는 피치 만큼 캐패시턴스를 확보하기 위한 노력이 꾸준히 이어지고 있으며, 그 중의 대표적인 방식 중의 하나의 캐패시터의 수직 높이의 증가와 실린더(Cylinder) 또는 컨캐이브(Concave)등과 같은 형태로의 캐패시터의 구조 변화이다.In semiconductor memory devices such as DRAM (Dynamic Random Access Memory), efforts have been made to secure the capacitance as the pitch decreases due to the high integration, and the vertical height of the capacitor and the cylinder or concave of one of the typical methods are steadily continued. This is a change in the structure of a capacitor in the form of a concave or the like.

도 1은 스토리지노드가 형성된 반도체 소자를 개략적으로 도시한 단면도이다.1 is a cross-sectional view schematically illustrating a semiconductor device in which a storage node is formed.

도 1을 참조하면, 트랜지스터와 웰 및 비트라인 등이 형성된 반도체 기판(100) 상에 제1절연막(101)이 형성되어 있으며, 제1절연막(101)을 관통하여 기판(100)의 도전영역(도시하지 않음)과 전기적으로 접속된 셀콘택 플러그(102)가 형성되어 있다. Referring to FIG. 1, a first insulating film 101 is formed on a semiconductor substrate 100 on which transistors, wells, bit lines, and the like are formed, and penetrates through the first insulating film 101 to form a conductive region of the substrate 100. And a cell contact plug 102 electrically connected thereto.                         

셀콘택 플러그(102) 상에 제2절연막(103)이 형성되어 있으며, 제2절연막(103) 상에 셀콘택 플러그(102) 중의 일부 또는 기판과 전기적으로 접속되고 전도막(104)과 하드마스크(105)가 적층되며 그 측벽에 스페이서(107)를 갖는 비트라인(B/L1, B/L2)이 형성되어 있다. 비트라인(B/L1, B/L2) 상에는 제3절연막(107)이 형성되어 있다.The second insulating film 103 is formed on the cell contact plug 102, and is electrically connected to a part of the cell contact plug 102 or the substrate on the second insulating film 103, and is electrically conductive with the conductive film 104. 105 is stacked and bit lines B / L1 and B / L2 having spacers 107 are formed on the sidewalls thereof. A third insulating film 107 is formed on the bit lines B / L1 and B / L2.

제3절연막(107)과 제2절연막(103)이 비트라인(B/L1, B/L2)의 측면에 얼라인되도록 식각되어 셀콘택 플러그(102)을 노출시키는 오픈부가 형성되어 있고, 오픈부를 매립하여 셀콘택 플러그(102)와 접속되며 제3절연막(107)과 상부가 평탄화되어 아이솔레이션이 이루어진 스토리지노드용 콘택 플러그(108)이 형성되어 있다.An open portion is formed to expose the cell contact plug 102 by etching the third insulating layer 107 and the second insulating layer 103 to be aligned with the side surfaces of the bit lines B / L1 and B / L2. A buried storage node contact plug 108 is formed by being buried and connected to the cell contact plug 102 and flattened with the third insulating layer 107.

여기서, 셀콘택 플러그(102)와 스토리지노드용 콘택 플러그(108)는 폴리실리콘 등의 전도성 실리콘막으로 이루어진다.Here, the cell contact plug 102 and the storage node contact plug 108 are made of a conductive silicon film such as polysilicon.

스토리지노드용 콘택 플러그(108)와 제3절연막(107) 상에 후속 캐패시터의 스토리지노드 형성을 위한 식각 공정에서 스토리지노드용 콘택 플러그(108)가 어택받는 것을 방지하기 위해 질화막 계열로 이루어진 식각정지막(109)이 형성되어 있으며, 식각정지막(109) 상에는 캐패시터 산화막(110)이 형성되어 있다. 캐패시터 산화막과 식각정지막(109)이 식각되어 스토리지노드용 콘택 플러그(108)를 노출시키는 오픈부(111)가 형성되어 있으며, 오픈부(111)가 형성된 프로파일을 따라 Ti 등의 금속막으로 이루어진 배리어막(112)가 형성되어 있다.An etch stop layer made of a nitride film series to prevent the storage node contact plug 108 from being attacked in an etching process for forming a storage node of a subsequent capacitor on the storage node contact plug 108 and the third insulating layer 107. 109 is formed, and a capacitor oxide film 110 is formed on the etch stop film 109. The capacitor oxide layer and the etch stop layer 109 are etched to form an open portion 111 exposing the storage node contact plug 108. The open portion 111 is formed of a metal film such as Ti along a profile in which the open portion 111 is formed. The barrier film 112 is formed.

여기서, 캐패시터 산화막(110)은 캐패시터의 높이를 결정하여 정전용량을 좌우하므로 그 증착 두께가 20000Å 이상으로 상당히 높다. Here, since the capacitor oxide film 110 determines the height of the capacitor to determine the capacitance, the deposition thickness thereof is considerably high, such as 20000 GPa or more.                         

캐패시터 산화막(110)으로는 PSG(Phospho Silicate Glass)막과 플라즈마 화학기상증착 방식(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함) 방식을 이용하여 증착한 TEOS(Tetra Ethyl Ortho Silicate)막(105, 이하 PE-TEOS막이라함)의 적층 구조를 주로 이용한다.The capacitor oxide film 110 may be a TEOS (Tetra Ethyl Ortho Silicate) film deposited using a PSG (Phospho Silicate Glass) film and a Plasma Enhanced Chemical Vapor Deposition (PECVD) method. The laminate structure of the PE-TEOS film) is mainly used.

배리어막(112)이 스토리지노드용 콘택 플러그(108)와 접촉되는 부분에 콘택 저항을 낮추기 위한 오믹 콘택을 위해 금속 실리사이드(113)가 형성되어 있다.A metal silicide 113 is formed in the portion where the barrier layer 112 is in contact with the contact plug 108 for the storage node for ohmic contact to lower the contact resistance.

금속 실리사이드(113)은 열공정을 통해 배리어막의 금속과 스토리지노드용 콘택 플러그(108)의 실리콘이 반응함으로써 형성된다.The metal silicide 113 is formed by reacting the metal of the barrier layer with the silicon of the contact plug 108 for a storage node through a thermal process.

도면에 도시되지는 않았지만 배리어막(112) 상에 스토리지노드인 캐패시터 하부전극이 형성되고, 아이솔레이션된 후 캐패시터 산화막(112)을 제거함으로써 실린더 구조를 갖는다. 한편, 실린더 구조의 경우 캐패시터 산화막(112) 제거시 완전한 딥-아웃(Full dip-out)을 실시함으로써 형성되고, 컨캐이브의 경우 부분적인 딥-아웃(Partial dip-out)을 실시함으로써 형성된다.Although not shown in the drawing, a capacitor lower electrode, which is a storage node, is formed on the barrier layer 112, and after removal, the capacitor oxide layer 112 is removed to have a cylinder structure. On the other hand, the cylinder structure is formed by performing a full dip-out when removing the capacitor oxide film 112, and in the case of a concave is formed by performing a partial dip-out (Partial dip-out).

이하, 도 1의 구조에서 배리어막(112)으로 Ti막을 사용하였을 경우를 그 예로 들어 설명하며, 금속 실리사이드(113)는 TiSi2가 된다.Hereinafter, a case in which a Ti film is used as the barrier film 112 in the structure of FIG. 1 will be described as an example, and the metal silicide 113 becomes TiSi 2 .

TiSi2는 오픈부(111) 형성시 식각정지막(109)을 과도 식각한 후 스토리지노드용 콘택 플러그(108) 위에 TiCl4를 베이스 가스로 하는 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 방식으로 배리어막(112)인 Ti막을 증착 한 후, 약 800℃의 온도에서 급속열처리(Rapid Thermal Process; 이하 RTP라 함)를 실시함 으로써 형성된다.TiSi 2 is formed by over-etching the etch stop layer 109 when the open portion 111 is formed, and then chemical vapor deposition using TiCl 4 as a base gas on the contact plug 108 for a storage node (hereinafter referred to as CVD). After depositing the Ti film, which is the barrier film 112 in a manner, it is formed by performing a rapid thermal process (hereinafter referred to as RTP) at a temperature of about 800 ° C.

이 때, TiSi2의 경우 응집현상(Agglomeration)에 의해 부분적으로 취약한 부분이 형성되며, 구조적으로 과도 식각된 부분이 스토리지노드용 콘택 플러그(108)와 미스얼라인될 가능성이 존재한다. 이러한 구조적인 취약성은 후속 공정인 완전 딥-아웃 공정 후 나타나는 벙커 디펙트와 관련된다.At this time, in the case of TiSi 2 is partially formed by the agglomeration (agglomeration), there is a possibility that the structurally over-etched portion is misaligned with the contact plug 108 for the storage node. This structural vulnerability is related to the bunker defects appearing after the subsequent deep dip-out process.

도 2는 도 1의 SEM(Scanning Electron Microscopy) 사진이다.FIG. 2 is a scanning electron microscopy (SEM) photograph of FIG. 1.

도 2를 참조하면, 'X'와 같이 스토리지노드용 콘택 플러그가 식각정지막의 하부에 위치함을 알 수 있다. 이렇듯, 스토리지노드용 콘택 플러그가 식각정지막 하부에 위치함에 따라 발생하는 구조적인 문제를 해결해야할 필요성이 대두된다.
Referring to FIG. 2, it can be seen that the contact plug for the storage node is located under the etch stop layer, as shown by X. As such, there is a need to address structural problems caused by contact plugs for storage nodes located below the etch stop layer.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 상부의 금속성 배리어막과의 반응을 통해 그 계면에 금속 실리사이드를 갖는 전도성 실리콘막이 식각정지막 하부에 위치하는 구조로 인한 문제점을 해결할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
The present invention has been proposed to solve the above-described problems of the prior art, and solves the problem due to the structure in which a conductive silicon film having a metal silicide at its interface is located below the etch stop layer through reaction with an upper metallic barrier film. It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same.

상기의 목적을 달성하기 위해 본 발명은, 도전영역과 절연영역을 갖는 하부 구조 상에 상기 도전영역을 노출시키는 제1오픈부를 갖는 제1절연막; 상기 제1오픈 부 주변의 상기 제1절연막 상에 배치된 식각정지막; 상기 제1오픈부를 매립하며 식각정지막과 그 상부가 실질적으로 평탄화된 전도성 실리콘막; 상기 식각정지막 상에 배치되어 상기 전도성 실리콘막을 노출시키는 제2오픈부를 갖는 제2절연막; 상기 제2오픈부의 식각 프로파일을 따라 배치된 금속막; 및 상기 제2오픈부의 저면에서 상기 금속막과 상기 전도성 실리콘막의 반응에 의해 형성된 금속 실리사이드를 포함하는 반도체 소자를 제공한다.In order to achieve the above object, the present invention includes a first insulating film having a first open portion for exposing the conductive region on a lower structure having a conductive region and an insulating region; An etch stop layer disposed on the first insulating layer around the first open portion; A conductive silicon film filling the first open portion and having an etch stop film and a substantially planarized portion thereof; A second insulating layer disposed on the etch stop layer and having a second open portion exposing the conductive silicon layer; A metal film disposed along an etch profile of the second open part; And a metal silicide formed by a reaction of the metal film and the conductive silicon film on a bottom surface of the second open part.

또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 형성된 제1절연막; 상기 제1절연막을 관통하여 상기 기판에 콘택된 셀콘택 플러그; 상기 셀콘택 플러그 및 상기 제1절연막 상에 형성된 제2절연막; 상기 제2절연막 상에 형성된 비트라인; 상기 비트라인 상에 형성된 제3절연막; 상기 제3절연막 상에 형성된 식각정지막; 상기 식각정지막과 상기 제3절연막 및 상기 제2절연막을 관통하여 상기 셀콘택 플러그에 콘택되고, 그 상부가 상기 식각정지막과 실질적으로 평탄화되며, 폴리실리콘으로 이루어진 스토리지노드용 콘택 플러그; 상기 식각정지막 상에 배치되어 상기 스토리지노드용 콘택 플러그를 노출시키는 오픈부를 갖는 캐패시터 절연막; 상기 오픈부의 식각 프로파일을 따라 배치된 금속막; 및 상기 오픈부의 저면에서 상기 금속막과 상기 스토리지노드용 콘택 플러그의 반응에 의해 형성된 금속 실리사이드를 포함하는 반도체 소자를 제공한다.In addition, the present invention to achieve the above object, the first insulating film formed on the substrate; A cell contact plug penetrating the first insulating layer and contacting the substrate; A second insulating layer formed on the cell contact plug and the first insulating layer; A bit line formed on the second insulating layer; A third insulating film formed on the bit line; An etch stop layer formed on the third insulating layer; A contact plug for the storage node formed through the etch stop layer, the third insulating layer, and the second insulating layer to be contacted with the cell contact plug, the top of which is substantially flattened with the etch stop layer, and made of polysilicon; A capacitor insulating layer disposed on the etch stop layer and having an open portion exposing the contact plug for the storage node; A metal film disposed along an etching profile of the open part; And a metal silicide formed by a reaction of the metal film and the contact plug for the storage node at a bottom surface of the open part.

또한, 상기의 목적을 달성하기 위해 본 발명은, 도전영역과 절연영역을 갖는 하부 구조 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 선택적으로 식각하여 상기 도전영역을 노출시키는 제1오픈부를 형성하는 단계; 상기 제1오픈부를 매 립하며 상기 제1절연막과 실질적으로 평탄화된 전도성 제1실리콘막을 형성하는 단계; 상기 전도성 제1실리콘막 및 상기 제1절연막 상에 식각정지막을 형성하는 단계; 상기 식각정지막을 선택적으로 식각하여 상기 전도성 제1실리콘막을 노출시키는 단계; 상기 전도성 제1실리콘막이 노출된 전면에 전도성 제2실리콘막을 형성하는 단계; 상기 식각정지막이 노출되는 타겟으로 상기 전도성 제2실리콘막을 제거하여 상기 전도성 제2실리콘막과 상기 식각정지막을 실질적으로 평탄화시키는 단계; 상기 전도성 제2실리콘막 및 상기 식각정지막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여 상기 전도성 제2실리콘막을 노출시키는 제2오픈부를 형성하는 단계; 상기 제2오픈부의 식각 프로파일을 따라 금속막을 형성하는 단계; 및 상기 제2오픈부의 저면에서 상기 금속막과 상기 전도성 제2실리콘막의 반응에 의한 금속 실리사이드를 형성하기 위해 열처리하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.In addition, to achieve the above object, the present invention, forming a first insulating film on a lower structure having a conductive region and an insulating region; Selectively etching the first insulating layer to form a first open part exposing the conductive region; Filling the first open part and forming a conductive first silicon film substantially planarized with the first insulating film; Forming an etch stop layer on the conductive first silicon layer and the first insulating layer; Selectively etching the etch stop layer to expose the conductive first silicon layer; Forming a conductive second silicon film on the entire surface where the conductive first silicon film is exposed; Substantially planarizing the conductive second silicon film and the etch stop film by removing the conductive second silicon film with a target to which the etch stop film is exposed; Forming a second insulating layer on the conductive second silicon layer and the etch stop layer; Selectively etching the second insulating layer to form a second open part exposing the conductive second silicon layer; Forming a metal film along an etch profile of the second open portion; And heat treating a bottom surface of the second open part to form a metal silicide by reacting the metal film with the conductive second silicon film.

또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 기판에 콘택된 셀콘택 플러그를 형성하는 단계; 상기 셀콘택 플러그 및 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 비트라인을 형성하는 단계; 상기 비트라인 상에 제3절연막을 형성하는 단계; 상기 제3절연막 및 상기 제2절연막을 선택적으로 식각하여 상기 비트라인의 측면에 얼라인되며 상기 셀콘택 플러그를 노출시키는 제1오픈부를 형성하는 단계; 상기 제1오픈부를 매립하고 상기 제3절연막과 실질적으로 평탄화되며 폴리실리콘으로 이루어진 스토리지노드용 제1플러그를 형성하는 단계; 상기 스 토리지노드용 제1플러그 및 상기 제3절연막 상에 식각정지막을 형성하는 단계; 상기 식각정지막을 선택적으로 식각하여 상기 스토리지노드용 제1플러그를 노출시키는 단계; 상기 스토리지노드용 제1플러그가 노출된 전면에 전도성 실리콘막을 형성하는 단계; 상기 식각정지막이 노출되는 타겟으로 상기 전도성 실리콘막을 제거하여 상기 식각정지막을 실질적으로 평탄화된 스토리지노드용 제2플러그를 형성하는 단계; 상기 스토리지노드용 제2플러그 및 상기 식각정지막 상에 캐패시터 절연막을 형성하는 단계; 상기 캐패시터 절연막을 선택적으로 식각하여 상기 스토리지노드용 제2플러그를 노출시키는 제2오픈부를 형성하는 단계; 상기 제2오픈부의 식각 프로파일을 따라 금속막을 형성하는 단계; 및 상기 제2오픈부의 저면에서 상기 금속막과 상기 스토리지노드용 제2플러그의 반응에 의한 금속 실리사이드를 형성하기 위해 열처리하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
In addition, to achieve the above object, the present invention, forming a first insulating film on a substrate; Forming a cell contact plug penetrating the first insulating layer and contacting the substrate; Forming a second insulating layer on the cell contact plug and the first insulating layer; Forming a bit line on the second insulating layer; Forming a third insulating film on the bit line; Selectively etching the third insulating layer and the second insulating layer to form a first open part aligned with side surfaces of the bit line and exposing the cell contact plug; Filling the first open portion and forming a first plug for a storage node substantially planarized with the third insulating layer and made of polysilicon; Forming an etch stop layer on the first node for the storage node and the third insulating layer; Selectively etching the etch stop layer to expose the first plug for the storage node; Forming a conductive silicon film on an entire surface of the storage node to which the first plug is exposed; Forming a second plug for the storage node to substantially planarize the etch stop layer by removing the conductive silicon layer as a target to which the etch stop layer is exposed; Forming a capacitor insulating layer on the second plug for the storage node and the etch stop layer; Selectively etching the capacitor insulating film to form a second open part exposing the second plug for the storage node; Forming a metal film along an etch profile of the second open portion; And heat-treating the bottom surface of the second opening to form metal silicide by the reaction of the metal film and the second plug for the storage node.

본 발명은 상기한 구조에 기인한 문제를 해결하기 위해 전도성 실리콘막의 높이가 질화막 계열의 식각정지막과 실질적으로 동일하도록 그 구조를 변경한다. 이로 인해 후속 공정에 의해 케미컬의 패쓰를 미연에 차단함으로써 벙커 디펙트 등의 결함 발생을 억제할 수 있다.
The present invention changes the structure of the conductive silicon film so that the height of the conductive silicon film is substantially the same as the etching stop film of the nitride film series in order to solve the problems caused by the above-described structure. For this reason, defects, such as a bunker defect, can be suppressed by blocking the chemical path beforehand by a subsequent process.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.                     

도 3은 본 발명의 일실시예에 따른 반도체 소자를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 소자는 도전영역(400a)과 절연영역(400b을 갖는 하부 구조와, 하부 구조 상에 도전영역(400a)을 노출시키는 제1오픈부를 갖는 제1절연막(401)과, 제1오픈부 주변의 제1절연막(401) 상에 배치된 식각정지막(403)과, 제1오픈부를 매립하며 식각정지막(403)과 그 상부가 실질적으로 평탄화된 전도성 실리콘막(402)과, 식각정지막(403) 상에 배치되어 전도성 실리콘막(402)을 노출시키는 제2오픈부(405)를 갖는 제2절연막(404)과, 제2오픈부(405)가 형성된 식각 프로파일을 따라 배치된 금속막(406)과, 제2오픈부(405)의 저면에서 금속막(406)과 전도성 실리콘막(402)의 반응에 의해 형성된 금속 실리사이드(407)를 구비하여 구성된다.Referring to FIG. 3, a semiconductor device according to an embodiment of the present invention has a lower structure having a conductive region 400a and an insulating region 400b and a first open portion exposing the conductive region 400a on the lower structure. The first insulating layer 401, the etch stop layer 403 disposed on the first insulating layer 401 around the first open portion, the first open portion are embedded, and the etch stop layer 403 and the upper portion thereof are substantially embedded. A second insulating film 404 having a planarized conductive silicon film 402, a second open part 405 disposed on the etch stop film 403 to expose the conductive silicon film 402, and a second open part. The metal silicide 407 formed by the reaction between the metal film 406 and the conductive silicon film 402 at the bottom of the second opening 405 and the metal film 406 disposed along the etch profile in which the 405 is formed. It is configured to include.

전술한 구조를 갖는 본 발명의 반도체 소자에서 전도성 실리콘막(402)이 기존의 제1절연막(401)과 평탄화된 구조가 아닌, 식각정지막(403)과 평탄화된 구조가 됨으로 인해, 후속 제2절연막의 완전 제거 또는 부분적인 제거를 위한 딥-아웃 공정에서 제1절연막(401)으로 이어지는 케미컬의 침투 패쓰를 차단할 수 있게 된다.In the semiconductor device of the present invention having the above-described structure, the conductive silicon film 402 becomes a planarized structure with the etch stop layer 403 rather than a planarized structure with the existing first insulating film 401, and thus, a subsequent second In the dip-out process for complete removal or partial removal of the insulating film, the penetration path of the chemical leading to the first insulating film 401 can be blocked.

여기서, 제1 및 제2절연막(401, 404)은 산화막 계열이며, 식각정지막(403)은 질화막 계열이다. 또한, 금속막(406)은 Ti막을 포함하며, 금속 실리사이드(407)는 TiSi2를 포함한다.Here, the first and second insulating films 401 and 404 are oxide film series, and the etch stop film 403 is nitride film series. In addition, the metal film 406 includes a Ti film, and the metal silicide 407 includes TiSi 2 .

또한, 도전영역(400a)은 기판의 소스/드레인 등의 불순물 확산영역이나, 게이트 전극, 비트라인, 금속배선 및 플러그 등을 포함하며, 전도성 실리콘막(402)은 실리콘 기판의 불순물 확산영역이나, 폴리실리콘, 비정질실리콘, SEG(Selective Epitaxial Growth)막 등을 포함한다.In addition, the conductive region 400a may include an impurity diffusion region such as a source / drain of a substrate, a gate electrode, a bit line, a metal wiring and a plug, and the like. The conductive silicon film 402 may be an impurity diffusion region of a silicon substrate, Polysilicon, amorphous silicon, selective epitaxial growth (SEG) film, and the like.

도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 소자의 제조 공정을 도시한 단면도로서, 이를 참조하여 전술한 도 3의 구성을 갖는 반도체 소자의 제조 공정을 살펴 본다.4A through 4D are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment of the present invention. The process of manufacturing the semiconductor device having the configuration of FIG.

먼저, 도 4a에 도시된 바와 같이, 도전영역(400a)과 절연영역(400b)을 갖는 하부 구조 상에 제1절연막(401)을 형성한다.First, as shown in FIG. 4A, a first insulating layer 401 is formed on a lower structure having a conductive region 400a and an insulating region 400b.

도전영역(400a)은 기판의 소스/드레인 등의 불순물 확산영역이나, 게이트 전극, 비트라인, 금속배선 및 플러그 등을 포함하며, 절연영역(400b)은 통상의 층간절연막이나 기판의 필드영역 등을 포함한다. 제1절연막(401)은 BSG(Boro Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Slicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등의 산화막 계열을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용하여 형성할 수 있다.The conductive region 400a includes an impurity diffusion region such as a source / drain of a substrate, a gate electrode, a bit line, a metal wiring and a plug, and the like. The insulating region 400b may include a conventional interlayer insulating film, a field region of a substrate, or the like. Include. The first insulating layer 401 may include a BSG (Boro Silicate Glass) film, BPSG (Boro Phospho Silicate Glass) film, PSG (Phospho Slicate Glass) film, TEOS (Tetra Ethyl Ortho Silicate) film, HDP (High Density Plasma) oxide film, SOG It may be formed by using an oxide film series such as a spin on glass (APN) film or an advanced planarization layer (APL) film, or by using an inorganic or organic low dielectric constant film in addition to the oxide film series.

이어서, 제1절연막(401)을 선택적으로 식각하여 도전영역(400a)을 노출시키는 제1오픈부를 형성한 다음, 제1오픈부를 충분히 매립하도록 전도성 제1실리콘막(402a)을 증착한 다음, 제1절연막(401)이 노출되는 타겟으로 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 에치백 공정을 실시하여 제1오픈부를 매립하며 제1절연막(401)과 실질적으로 평탄화된 전도성 제1실리 콘막(402a)을 형성한다. Subsequently, the first insulating layer 401 is selectively etched to form a first open portion exposing the conductive region 400a, and then a conductive first silicon layer 402a is deposited to sufficiently fill the first open portion. The conductive first substrate is filled with the first opening and is substantially flattened with the first insulating layer 401 by performing a chemical mechanical polishing (CMP) or etch back process on the target to which the insulating layer 401 is exposed. The silicon film 402a is formed.

전도성 제1실리콘막(402a)은 도핑된 폴리실리콘막이나, 비정질 실리콘막, SEG막 등을 포함한다.The conductive first silicon film 402a includes a doped polysilicon film, an amorphous silicon film, an SEG film, or the like.

전도성 제1실리콘막(402a) 및 제1절연막(401) 상에 식각정지막(403)을 형성하다. 식각정지막(403)은 후속 식각 공정에서 전도성 제1실리콘막(402a) 등의 하부 구조가 어택받는 것을 방지하기 위한 것으로 산화막 계열에 대해 식각선택비를 갖는 질화막 계열을 이용한다.An etch stop layer 403 is formed on the conductive first silicon layer 402a and the first insulating layer 401. The etch stop layer 403 is used to prevent a lower structure such as the conductive first silicon layer 402a from being attacked in a subsequent etching process and uses a nitride layer series having an etching selectivity with respect to the oxide layer series.

이어서, 도 4b에 도시된 바와 같이, 식각정지막(403) 상에 마스크 패턴(도시하지 않음)을 형성한 다음, 마스크 패턴을 식각마스크로 식각정지막(403)을 선택적으로 식각하여 전도성 제1실리콘막(402)을 노출시킨다. Subsequently, as shown in FIG. 4B, a mask pattern (not shown) is formed on the etch stop layer 403, and then the etch stop layer 403 is selectively etched using the mask pattern as an etch mask to form a conductive first layer. The silicon film 402 is exposed.

이어서, 전도성 제1실리콘막(402)이 노출된 전면에 전도성 제2실리콘막(404)을 증착한다. 전도성 제2실리콘막(404)은 도핑된 폴리실리콘막이나, 비정질 실리콘막, SEG막 등을 포함한다.Subsequently, the conductive second silicon film 404 is deposited on the entire surface where the conductive first silicon film 402 is exposed. The conductive second silicon film 404 includes a doped polysilicon film, an amorphous silicon film, an SEG film, or the like.

이어서, 도 4c에 도시된 바와 같이, 식각정지막(403)이 노출되는 타겟으로 전도성 제2실리콘막(404)을 제거하여 전도성 제2실리콘막(402b)과 식각정지막을 실질적으로 평탄화시킨다.Subsequently, as illustrated in FIG. 4C, the conductive second silicon film 404 is removed as a target to which the etch stop film 403 is exposed to substantially planarize the conductive second silicon film 402b and the etch stop film.

결과, 전도성 제2실리콘막(402b)은 제1절연막(401) 보다 상부에 위치하도록 식각정지막(403)에 평탄화되어 있음을 알 수 있다.As a result, it can be seen that the conductive second silicon film 402b is planarized on the etch stop film 403 to be located above the first insulating film 401.

이어서, 도 4d에 도시된 바와 같이, 전도성 제2실리콘막(402b) 및 식각정지막(403) 상에 제2절연막(404)을 형성한다. Next, as shown in FIG. 4D, a second insulating layer 404 is formed on the conductive second silicon layer 402b and the etch stop layer 403.                     

제2절연막(404)은 제1절연막(401)과 같은 물질을 이용하며, 특수한 경우 PE-TEOS막/PSG막의 적층 구조를 사용할 수 있다.The second insulating layer 404 may be formed of the same material as the first insulating layer 401, and in a special case, a laminated structure of a PE-TEOS layer / PSG layer may be used.

이어서, 제2절연막(404)을 선택적으로 식각하여 전도성 제2실리콘막(402b)을 노출시키는 제2오픈부(405)를 형성한다.Subsequently, the second insulating layer 404 is selectively etched to form a second open portion 405 exposing the conductive second silicon layer 402b.

이어서, 제2오픈부(405)의 식각 프로파일을 따라 금속막(406)을 형성한다. 이 때, 금속막(406)으로 주로 Ti막을 사용하며, Ti막은 TiCl4를 소스 가스로 사용하는 CVD의 증착 방식을 이용한다.Subsequently, the metal film 406 is formed along the etching profile of the second open portion 405. At this time, a Ti film is mainly used as the metal film 406, and the Ti film uses a CVD deposition method using TiCl 4 as a source gas.

이어서, 800℃ 정도의 온도에서의 RTP 공정을 이용한 열처리를 실시하여 제2오픈부(405)의 저면에서 금속막(406)과 전도성 제2실리콘막(402b)의 반응에 의한 금속 실리사이드(407)를 형성한다. 금속막(406)이 Ti막일 경우 금속 실리사이드(407)는 금속막(406)의 Ti와 전도성 제2실리콘막(402b)의 실리콘이 반응하여 TiSi2가 형성된다.Subsequently, heat treatment using an RTP process at a temperature of about 800 ° C. is performed to react the metal silicide 407 by the reaction between the metal film 406 and the conductive second silicon film 402b at the bottom of the second open part 405. To form. When the metal film 406 is a Ti film, the metal silicide 407 reacts with Ti of the metal film 406 and silicon of the conductive second silicon film 402b to form TiSi 2 .

한편, 도면에는 도시되지 않았지만, 아이솔레이션을 위한 평탄화 공정을 실시하여 제2절연막(404) 상의 금속막(406, 금속막 위에 증착되는 복수의 전도성막을 포함함)을 제거한 다음, 딥-아웃 공정을 통해 제2절연막(404)을 부분적으로 또는 완전히 제거한다.Although not shown in the drawing, a planarization process for isolation is performed to remove the metal film 406 on the second insulating film 404 (including a plurality of conductive films deposited on the metal film), and then a dip-out process is performed. The second insulating film 404 is partially or completely removed.

이 때, 금속 실리사이드(407)가 식각정지막(403)의 상부에 위치하도록 되어 있으므로 딥-아웃 공정에서 케미컬이 제1절연막(401) 부근으로 침투할 패쓰가 차단된다. At this time, since the metal silicide 407 is positioned above the etch stop layer 403, the path through which the chemical penetrates around the first insulating layer 401 is blocked in the dip-out process.                     

또한, 제2오픈부(405) 형성시 미스얼라인이 발생하더라도 위치상 금속 실리사이드(407)와 제1절연막(401)이 접하게 되는 것은 방지된다. 이로 인해, 딥-아웃 공정으로 인한 벙커 디펙트 발생이 억제된다. In addition, even if a misalignment occurs in the formation of the second open portion 405, the contact between the metal silicide 407 and the first insulating layer 401 is prevented. This suppresses the occurrence of bunker defects due to the dip-out process.

이하에서는, 전술한 본 발명의 반도체 소자를 스토리지노드 형성 공정에 적용한 예를 살펴 본다.Hereinafter, an example in which the above-described semiconductor device of the present invention is applied to a storage node forming process will be described.

도 5는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도이다.5 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 5를 참조하면, 본 발명의 반도체 소자는 기판(600) 상에 형성된 제1절연막(601)과, 제1절연막(601)을 관통하여 기판(600)에 콘택된 셀콘택 플러그(601)와, 셀콘택 플러그(601) 및 제1절연막(601) 상에 형성된 제2절연막(603)과, 제2절연막(603) 상에 형성된 비트라인(B/L1, B/L2)과, 비트라인(B/L1, B/L2) 상에 형성된 제3절연막(607)과, 제3절연막(607) 상에 형성된 식각정지막(609)과, 식각정지막(609)과 제3절연막(607) 및 제2절연막(603)을 관통하여 셀콘택 플러그(602)에 콘택되고, 그 상부가 식각정지막(609)과 실질적으로 평탄화되며, 폴리실리콘으로 이루어진 스토리지노드용 콘택 플러그(608)와, 식각정지막(609) 상에 배치되어 스토리지노드용 콘택 플러그(608)를 노출시키는 오픈부(611)를 갖는 캐패시터 절연막(610)과, 오픈부(611)의 식각 프로파일을 따라 배치된 금속막(612)과, 오픈부(611)의 저면에서 금속막(612)과 스토리지노드용 콘택 플러그(608)의 반응에 의해 형성된 금속 실리사이드(613)을 구비하여 구성된다.Referring to FIG. 5, a semiconductor device of the present invention may include a first insulating film 601 formed on a substrate 600, a cell contact plug 601 penetrating the first insulating film 601 and contacted to the substrate 600. And a second insulating film 603 formed on the cell contact plug 601 and the first insulating film 601, bit lines B / L1 and B / L2 formed on the second insulating film 603, and a bit line ( The third insulating film 607 formed on the B / L1 and B / L2, the etch stop film 609 formed on the third insulating film 607, the etch stop film 609 and the third insulating film 607, and A contact node 608 for a storage node made of polysilicon, which is contacted to the cell contact plug 602 through the second insulating layer 603 and substantially flattened with the etch stop layer 609. A capacitor insulating film 610 having an open portion 611 disposed on the film 609 to expose a contact plug 608 for a storage node, and a metal film 612 disposed along an etching profile of the open portion 611. And, open Further included is the reaction metal silicide 613 is formed by the 611, the metal film 612 and the storage node contact plug (608) for in the bottom surface of the.

여기서, 오픈부(611)의 식각 프로파일은 비트라인(B/L1, B/L2)의 측면에 얼라인되며, 제1 ∼ 제3절연막(601, 603, 607)과 캐패시터 절연막(610)은 산화막 계 열이며, 상기 식각정지막(609)은 질화막 계열이다.Here, the etching profile of the open portion 611 is aligned with the side surfaces of the bit lines B / L1 and B / L2, and the first to third insulating layers 601, 603, and 607 and the capacitor insulating layer 610 are formed of oxide films. The etch stop film 609 is a nitride film series.

금속막(612)이 Ti막일 경우 금속 실리사이드(613)는 TiSi2를 포함한다. 비트라인(B/L1, B/L2)은 텅스텐막 등의 전도막(604)과 하드마스크(605)의 적층 구조이며, 그 측면에 스페이서(606)를 포함한다.When the metal film 612 is a Ti film, the metal silicide 613 includes TiSi 2 . The bit lines B / L1 and B / L2 have a stacked structure of a conductive film 604, such as a tungsten film, and a hard mask 605, and include spacers 606 on their side surfaces.

전술한 구성을 갖는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정을 실펴 본다.A manufacturing process of a semiconductor device according to another exemplary embodiment of the present invention having the above-described configuration will be described.

도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 반도체 소자 제조 공정을 도시한 단면도로서, 도 5의 제조 공정에 상응한다.6A to 6D are cross-sectional views illustrating a semiconductor device manufacturing process according to another exemplary embodiment of the present invention and correspond to the manufacturing process of FIG. 5.

먼저, 도 6a에 도시된 바와 같이, 웰 및 트랜지스터와 같은 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(600) 상에 제1절연막(601)을 형성한다. 제1절연막(601)을 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막, SOG막 또는 APL막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.First, as shown in FIG. 6A, a first insulating layer 601 is formed on a semiconductor substrate 600 on which various elements for forming semiconductor elements such as wells and transistors are formed. When the first insulating film 601 is used as an oxide film material, a BSG film, a BPSG film, a PSG film, a TEOS film, an HDP oxide film, an SOG film, or an APL film is used. Dielectric constant film can be used.

참고로, 여기서의 공정 단면에서는 게이트전극 패턴이 나타나지 않는다.For reference, the gate electrode pattern does not appear in the process cross section here.

이어서, 제1절연막(601)을 선택적으로 식각하여 기판의 불순물 확산영역(도시하지 않음)을 노출시킨 다음, 노출된 부분을 충분히 매립하도록 전도성 실리콘막을 증착한 다음, 제1절연막(601)이 노출되는 타겟으로 CMP 또는 에치백 공정을 실시하여 기판(600)의 불순물 확산영역에 콘택되며 제1절연막(601)과 실질적으로 평탄화된 셀콘택 플러그(602)를 형성한다. Subsequently, the first insulating layer 601 is selectively etched to expose an impurity diffusion region (not shown) of the substrate, and then a conductive silicon film is deposited to sufficiently fill the exposed portion, and then the first insulating layer 601 is exposed. CMP or etch back process is performed on the target to form a cell contact plug 602 which contacts the impurity diffusion region of the substrate 600 and is substantially flattened with the first insulating layer 601.                     

셀콘택 플러그(602) 형성을 위한 전도성 실리콘막은 도핑된 폴리실리콘막이나, 비정질 실리콘막, SEG막 등을 포함한다.The conductive silicon film for forming the cell contact plug 602 includes a doped polysilicon film, an amorphous silicon film, a SEG film, or the like.

이어서, 셀콘택 플러그(602)가 형성된 전면에 제2절연막(603)을 형성한 다음, 제2절연막(603) 상에 하드마스크(605)/전도막(604) 및 그 측벽의 스페이서(606)로 이루어지는 비트라인(B/L1, B/L2)을 형성한다. Subsequently, a second insulating film 603 is formed on the entire surface where the cell contact plug 602 is formed, and then the hard mask 605 / conductive film 604 and the spacers 606 on the sidewalls of the second insulating film 603 are formed. Bit lines B / L1 and B / L2 are formed.

이어서, 비트라인(B/L1, B/L2) 상에 제3절연막(607)을 형성한다.Subsequently, a third insulating film 607 is formed on the bit lines B / L1 and B / L2.

제2 및 제3절연막(603, 607)은 제1절연막(601)과 실질적으로 동일한 물질을 이용한다.The second and third insulating layers 603 and 607 use substantially the same material as the first insulating layer 601.

이어서, 제3절연막(607)과 제2절연막(603)을 선택적으로 식각하여 셀콘택 플러그(602)를 노출시키는 제1오픈부를 형성한 다음, 제1오픈부를 충분히 매립하도록 전도성 실리콘막을 증착한 다음, 제3절연막(607)이 노출되는 타겟으로 CMP 또는 에치백 공정을 실시하여 제1오픈부를 매립하며 제3절연막(607)과 실질적으로 평탄화된 스토리지노드용 제1플러그(608a)를 형성한다. Subsequently, the third insulating film 607 and the second insulating film 603 are selectively etched to form a first open portion exposing the cell contact plug 602, and then a conductive silicon film is deposited to sufficiently fill the first open portion. The CMP or etch back process may be performed on the target to which the third insulating layer 607 is exposed to fill the first open portion and to form a first plug 608a for the storage node that is substantially flattened with the third insulating layer 607.

여기서, 스토리지노드용 제1플러그(608a) 형성을 위한 전도성 실리콘막은 도핑된 폴리실리콘막이나, 비정질 실리콘막, SEG막 등을 포함한다.In this case, the conductive silicon film for forming the first plug 608a for the storage node includes a doped polysilicon film, an amorphous silicon film, an SEG film, or the like.

스토리지노드용 제1플러그(608a) 및 제3절연막(607) 상에 식각정지막(609)을 형성하다. 식각정지막(609)은 캐패시터의 스토리지노드 형성을 위한 후속 식각 공정에서 스토리지노드용 제1플러그(608a) 등의 하부 구조가 어택받는 것을 방지하기 위한 것으로 산화막 계열에 대해 식각선택비를 갖는 질화막 계열을 이용한다.An etch stop layer 609 is formed on the first plug 608a and the third insulating layer 607 for the storage node. The etch stop layer 609 is a nitride layer series having an etch selectivity with respect to an oxide layer series to prevent attack of a lower structure such as a first plug 608a for a storage node in a subsequent etching process for forming a storage node of a capacitor. Use

이어서, 도 6b에 도시된 바와 같이, 식각정지막(609) 상에 마스크 패턴(도시 하지 않음)을 형성한 다음, 마스크 패턴을 식각마스크로 식각정지막(609)을 선택적으로 식각하여 스토리지노드용 제1플러그(608a)를 노출시킨다. Subsequently, as shown in FIG. 6B, a mask pattern (not shown) is formed on the etch stop layer 609, and then the etch stop layer 609 is selectively etched using the mask pattern as an etch mask for the storage node. The first plug 608a is exposed.

이어서, 스토리지노드용 제1플러그(608a)가 노출된 전면에 전도성 실리콘막(610)을 증착한다. 전도성 실리콘막(6100은 도핑된 폴리실리콘막이나, 비정질 실리콘막, SEG막 등을 포함한다.Subsequently, the conductive silicon film 610 is deposited on the entire surface of the storage node where the first plug 608a is exposed. The conductive silicon film 6100 includes a doped polysilicon film, an amorphous silicon film, a SEG film, or the like.

이어서, 도 6c에 도시된 바와 같이, 식각정지막(609)이 노출되는 타겟으로 전도성 실리콘막(610)을 제거하여 식각정지막(609)과 실질적으로 평탄화되며 스토리지노드용 제1플러그(608a)과 적층되어 스토리지노드용 콘택 플러그(608)을 이루는 스토리지노드용 제2플러그(608b)를 형성한다.Subsequently, as illustrated in FIG. 6C, the conductive silicon film 610 is removed as a target to which the etch stop layer 609 is exposed, thereby substantially flattening the etch stop layer 609, and the first plug 608a for the storage node. And a second plug 608b for the storage node which is stacked with the contact plug 608 for the storage node.

결과, 스토리지노드용 제2플러그(608b)은 제3절연막(607) 보다 상부에 위치하도록 식각정지막(609)에 평탄화되어 있음을 알 수 있다.As a result, it can be seen that the second plug 608b for the storage node is planarized on the etch stop layer 609 to be positioned above the third insulating layer 607.

이어서, 도 6d에 도시된 바와 같이, 스토리지노드용 제2플러그(608b) 및 식각정지막(609) 상에 캐패시터 절연막(610)을 형성한다.Subsequently, as illustrated in FIG. 6D, a capacitor insulating layer 610 is formed on the second plug 608b for the storage node and the etch stop layer 609.

캐패시터 절연막(610)은 제1 ∼ 제3절연막(601, 603, 607)과 같은 물질을 이용할 수 있으며, 주로 PE-TEOS막/PSG막의 적층 구조를 이용한다.The capacitor insulating film 610 may be made of the same material as the first to third insulating films 601, 603, and 607, and mainly uses a stacked structure of a PE-TEOS film / PSG film.

이어서, 캐패시터 절연막(610)을 선택적으로 식각하여 스토리지노드용 제2플러그(608b)를 노출시키는 제2오픈부(611)를 형성한다.Subsequently, the capacitor insulating layer 610 is selectively etched to form a second open portion 611 exposing the second plug 608b for the storage node.

이어서, 제2오픈부(611)의 식각 프로파일을 따라 금속막(612)을 형성한다. 이 때, 금속막(612)으로 주로 Ti막을 사용하며, Ti막은 TiCl4를 소스 가스로 사용하 는 CVD의 증착 방식을 이용한다.Subsequently, the metal film 612 is formed along the etching profile of the second open portion 611. At this time, a Ti film is mainly used as the metal film 612, and the Ti film uses a CVD deposition method using TiCl 4 as a source gas.

이어서, 800℃ 정도의 온도에서의 RTP 공정을 이용한 열처리를 실시하여 제2오픈부(611)의 저면에서 금속막(612)과 스토리지노드용 제2플러그(608b)의 반응에 의한 금속 실리사이드(613)를 형성한다. 금속막(612)이 Ti막일 경우 금속 실리사이드(613)는 금속막(612)의 Ti와 스토리지노드용 제2플러그(608b)의 실리콘이 반응하여 TiSi2가 형성된다.Subsequently, heat treatment using an RTP process at a temperature of about 800 ° C. is performed, and the metal silicide 613 is formed by the reaction between the metal film 612 and the second plug 608b for the storage node at the bottom of the second open portion 611. ). When the metal film 612 is a Ti film, the metal silicide 613 forms TiSi 2 by reacting Ti of the metal film 612 with silicon of the second plug 608b for the storage node.

한편, 도면에는 도시되지 않았지만, 아이솔레이션을 위한 평탄화 공정을 실시하여 캐패시터 절연막(610) 상의 금속막(612, 금속막 위에 증착되는 하부전극용 전도성막을 포함함)을 제거한 다음, 딥-아웃 공정을 통해 캐패시터 절연막(612)을 부분적으로(컨캐이브형 캐패시터) 또는 완전히(실린더형 캐패시터) 제거한다.Although not shown in the drawings, a planarization process for isolation is performed to remove the metal film 612 on the capacitor insulating film 610 (including the conductive film for the lower electrode deposited on the metal film), and then through a dip-out process. The capacitor insulating film 612 is partially removed (concave capacitor) or completely (cylindrical capacitor).

이 때, 금속 실리사이드(613)가 식각정지막(609)의 상부에 위치하도록 되어 있으므로 딥-아웃 공정에서 케미컬이 제3절연막(607) 부근으로 침투할 패쓰가 차단된다.In this case, since the metal silicide 613 is positioned above the etch stop layer 609, the path through which the chemical penetrates near the third insulating layer 607 is blocked in the dip-out process.

또한, 제2오픈부(611) 형성시 미스얼라인이 발생하더라도 위치상 금속 실리사이드(613)와 제3절연막(607)이 접하게 되는 것은 방지된다. 이로 인해, 딥-아웃 공정으로 인한 벙커 디펙트 발생이 억제된다. In addition, even if a misalignment occurs when the second open portion 611 is formed, the metal silicide 613 and the third insulating layer 607 may be prevented from contacting each other in position. This suppresses the occurrence of bunker defects due to the dip-out process.

전술한 바와 같이 이루어지는 본 발명은, 전도성 실리콘막의 높이가 질화막 계열의 식각정지막과 실질적으로 동일하도록 그 구조를 변경함으로써, 후속 공정에 의해 케미컬의 패쓰를 미연에 차단함으로써 벙커 디펙트 등의 결함 발생을 억제할 수 있음을 실시예를 통해 알아 보았다.
According to the present invention as described above, the structure of the conductive silicon film is changed so that the height of the conductive silicon film is substantially the same as that of the nitride film-based etch stop film. It was found through the examples that it can be suppressed.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은, 케미컬에 의한 절연막의 어택을 방지하여 벙커 디펙트 발생을 억제함으로써, 반도체 소자의 수율을 향상시키는 효과가 있다.The present invention as described above has the effect of improving the yield of semiconductor elements by preventing attack of the insulating film by chemicals and suppressing bunker defects.

Claims (12)

도전영역과 절연영역을 갖는 하부 구조 상에 상기 도전영역을 노출시키는 제1오픈부를 갖는 제1절연막;A first insulating layer having a first open portion exposing the conductive region on a lower structure having a conductive region and an insulating region; 상기 제1오픈부 주변의 상기 제1절연막 상에 배치된 식각정지막;An etch stop layer on the first insulating layer around the first opening portion; 상기 제1오픈부를 매립하며 식각정지막과 그 상부가 실질적으로 평탄화된 전도성 실리콘막;A conductive silicon film filling the first open portion and having an etch stop film and a substantially planarized portion thereof; 상기 식각정지막 상에 배치되어 상기 전도성 실리콘막을 노출시키는 제2오픈부를 갖는 제2절연막;A second insulating layer disposed on the etch stop layer and having a second open portion exposing the conductive silicon layer; 상기 제2오픈부의 식각 프로파일을 따라 배치된 금속막; 및A metal film disposed along an etch profile of the second open part; And 상기 제2오픈부의 저면에서 상기 금속막과 상기 전도성 실리콘막의 반응에 의해 형성된 금속 실리사이드Metal silicide formed by the reaction of the metal film and the conductive silicon film on the bottom surface of the second opening portion 를 포함하는 반도체 소자.Semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2절연막은 산화막 계열이며, 상기 식각정지막은 질화막 계열인 것을 특징으로 하는 반도체 소자.The first and second insulating layers are oxide based, and the etch stop layer is nitride based. 제 1 항에 있어서,The method of claim 1, 상기 금속막은 Ti막을 포함하며, 상기 금속 실리사이드는 TiSi2를 포함하는 것을 특징으로 하는 반도체 소자.The metal film includes a Ti film, and the metal silicide includes TiSi 2 . 기판 상에 형성된 제1절연막;A first insulating film formed on the substrate; 상기 제1절연막을 관통하여 상기 기판에 콘택된 셀콘택 플러그;A cell contact plug penetrating the first insulating layer and contacting the substrate; 상기 셀콘택 플러그 및 상기 제1절연막 상에 형성된 제2절연막; A second insulating layer formed on the cell contact plug and the first insulating layer; 상기 제2절연막 상에 형성된 비트라인;A bit line formed on the second insulating layer; 상기 비트라인 상에 형성된 제3절연막;A third insulating film formed on the bit line; 상기 제3절연막 상에 형성된 식각정지막;An etch stop layer formed on the third insulating layer; 상기 식각정지막과 상기 제3절연막 및 상기 제2절연막을 관통하여 상기 셀콘택 플러그에 콘택되고, 그 상부가 상기 식각정지막과 실질적으로 평탄화되며, 폴리실리콘으로 이루어진 스토리지노드용 콘택 플러그;A contact plug for the storage node formed through the etch stop layer, the third insulating layer, and the second insulating layer to be contacted with the cell contact plug, the top of which is substantially flattened with the etch stop layer, and made of polysilicon; 상기 식각정지막 상에 배치되어 상기 스토리지노드용 콘택 플러그를 노출시키는 오픈부를 갖는 캐패시터 절연막;A capacitor insulating layer disposed on the etch stop layer and having an open portion exposing the contact plug for the storage node; 상기 오픈부의 식각 프로파일을 따라 배치된 금속막; 및A metal film disposed along an etching profile of the open part; And 상기 오픈부의 저면에서 상기 금속막과 상기 스토리지노드용 콘택 플러그의 반응에 의해 형성된 금속 실리사이드Metal silicide formed by the reaction of the metal film and the contact plug for the storage node on the bottom surface of the open portion 를 포함하는 반도체 소자.Semiconductor device comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 오픈부의 식각 프로파일은 상기 비트라인의 측면에 얼라인되는 것을 특징으로 하는 반도체 소자/.And the etching profile of the open portion is aligned with the side of the bit line. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 내지 제3절연막과 상기 캐패시터 절연막은 산화막 계열이며, 상기 식각정지막은 질화막 계열인 것을 특징으로 하는 반도체 소자.And the first to third insulating layers and the capacitor insulating layer are oxide based, and the etch stop layer is nitride based. 제 1 항에 있어서,The method of claim 1, 상기 금속막은 Ti막을 포함하며, 상기 금속 실리사이드는 TiSi2를 포함하는 것을 특징으로 하는 반도체 소자.The metal film includes a Ti film, and the metal silicide includes TiSi 2 . 도전영역과 절연영역을 갖는 하부 구조 상에 제1절연막을 형성하는 단계;Forming a first insulating film on a lower structure having a conductive region and an insulating region; 상기 제1절연막을 선택적으로 식각하여 상기 도전영역을 노출시키는 제1오픈부를 형성하는 단계;Selectively etching the first insulating layer to form a first open part exposing the conductive region; 상기 제1오픈부를 매립하며 상기 제1절연막과 실질적으로 평탄화된 전도성 제1실리콘막을 형성하는 단계;Filling the first open portion and forming a conductive first silicon film substantially planarized with the first insulating film; 상기 전도성 제1실리콘막 및 상기 제1절연막 상에 식각정지막을 형성하는 단계;Forming an etch stop layer on the conductive first silicon layer and the first insulating layer; 상기 식각정지막을 선택적으로 식각하여 상기 전도성 제1실리콘막을 노출시키는 단계;Selectively etching the etch stop layer to expose the conductive first silicon layer; 상기 전도성 제1실리콘막이 노출된 전면에 전도성 제2실리콘막을 형성하는 단계;Forming a conductive second silicon film on the entire surface where the conductive first silicon film is exposed; 상기 식각정지막이 노출되는 타겟으로 상기 전도성 제2실리콘막을 제거하여 상기 전도성 제2실리콘막과 상기 식각정지막을 실질적으로 평탄화시키는 단계;Substantially planarizing the conductive second silicon film and the etch stop film by removing the conductive second silicon film with a target to which the etch stop film is exposed; 상기 전도성 제2실리콘막 및 상기 식각정지막 상에 제2절연막을 형성하는 단계;Forming a second insulating layer on the conductive second silicon layer and the etch stop layer; 상기 제2절연막을 선택적으로 식각하여 상기 전도성 제2실리콘막을 노출시키는 제2오픈부를 형성하는 단계;Selectively etching the second insulating layer to form a second open part exposing the conductive second silicon layer; 상기 제2오픈부의 식각 프로파일을 따라 금속막을 형성하는 단계; 및Forming a metal film along an etch profile of the second open portion; And 상기 제2오픈부의 저면에서 상기 금속막과 상기 전도성 제2실리콘막의 반응에 의한 금속 실리사이드를 형성하기 위해 열처리하는 단계Heat treatment to form metal silicide by reaction of the metal film and the conductive second silicon film at a bottom surface of the second open part; 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제 8 항에 있어서,The method of claim 8, 상기 제1 및 제2절연막은 산화막 계열이며, 상기 식각정지막은 질화막 계열인 것을 특징으로 하는 반도체 소자 제조 방법.And the first and second insulating layers are oxide based, and the etch stop layer is nitride based. 기판 상에 제1절연막을 형성하는 단계;Forming a first insulating film on the substrate; 상기 제1절연막을 관통하여 상기 기판에 콘택된 셀콘택 플러그를 형성하는 단계;Forming a cell contact plug penetrating the first insulating layer and contacting the substrate; 상기 셀콘택 플러그 및 상기 제1절연막 상에 제2절연막을 형성하는 단계;Forming a second insulating layer on the cell contact plug and the first insulating layer; 상기 제2절연막 상에 비트라인을 형성하는 단계;Forming a bit line on the second insulating layer; 상기 비트라인 상에 제3절연막을 형성하는 단계;Forming a third insulating film on the bit line; 상기 제3절연막 및 상기 제2절연막을 선택적으로 식각하여 상기 비트라인의 측면에 얼라인되며 상기 셀콘택 플러그를 노출시키는 제1오픈부를 형성하는 단계;Selectively etching the third insulating layer and the second insulating layer to form a first open part aligned with side surfaces of the bit line and exposing the cell contact plug; 상기 제1오픈부를 매립하고 상기 제3절연막과 실질적으로 평탄화되며 폴리실리콘으로 이루어진 스토리지노드용 제1플러그를 형성하는 단계;Filling the first open portion and forming a first plug for a storage node substantially planarized with the third insulating layer and made of polysilicon; 상기 스토리지노드용 제1플러그 및 상기 제3절연막 상에 식각정지막을 형성하는 단계;Forming an etch stop layer on the first plug for the storage node and the third insulating layer; 상기 식각정지막을 선택적으로 식각하여 상기 스토리지노드용 제1플러그를 노출시키는 단계;Selectively etching the etch stop layer to expose the first plug for the storage node; 상기 스토리지노드용 제1플러그가 노출된 전면에 전도성 실리콘막을 형성하는 단계;Forming a conductive silicon film on an entire surface of the storage node to which the first plug is exposed; 상기 식각정지막이 노출되는 타겟으로 상기 전도성 실리콘막을 제거하여 상기 식각정지막을 실질적으로 평탄화된 스토리지노드용 제2플러그를 형성하는 단계;Forming a second plug for the storage node to substantially planarize the etch stop layer by removing the conductive silicon layer as a target to which the etch stop layer is exposed; 상기 스토리지노드용 제2플러그 및 상기 식각정지막 상에 캐패시터 절연막을 형성하는 단계;Forming a capacitor insulating layer on the second plug for the storage node and the etch stop layer; 상기 캐패시터 절연막을 선택적으로 식각하여 상기 스토리지노드용 제2플러그를 노출시키는 제2오픈부를 형성하는 단계;Selectively etching the capacitor insulating film to form a second open part exposing the second plug for the storage node; 상기 제2오픈부의 식각 프로파일을 따라 금속막을 형성하는 단계; 및Forming a metal film along an etch profile of the second open portion; And 상기 제2오픈부의 저면에서 상기 금속막과 상기 스토리지노드용 제2플러그의 반응에 의한 금속 실리사이드를 형성하기 위해 열처리하는 단계Heat-treating the bottom surface of the second opening to form metal silicide by reaction of the metal film and the second plug for the storage node; 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제 10 항에 있어서,The method of claim 10, 상기 제1 내지 제3절연막과 상기 캐패시터 절연막은 산화막 계열이며, 상기 식각정지막은 질화막 계열인 것을 특징으로 하는 반도체 소자 제조 방법.And the first to third insulating films and the capacitor insulating film are oxide film-based, and the etch stop film is nitride film-based. 제 8 항 또는 제 10 항에 있어서,The method according to claim 8 or 10, 상기 금속막은 Ti막을 포함하며, 상기 금속 실리사이드는 TiSi2를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.The metal film includes a Ti film, and the metal silicide includes TiSi 2 .
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