KR20060001005A - Method for simulating lateral double diffused metal oxide semiconductor transistor - Google Patents

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KR20060001005A KR1020040050010A KR20040050010A KR20060001005A KR 20060001005 A KR20060001005 A KR 20060001005A KR 1020040050010 A KR1020040050010 A KR 1020040050010A KR 20040050010 A KR20040050010 A KR 20040050010A KR 20060001005 A KR20060001005 A KR 20060001005A
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Abstract

본 발명은 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 관한 것으로, 보다 자세하게는 BSIM3 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하고 파라미터를 최적화함으로써 준-포화 효과를 정확히 구현하고 실제 소자의 전기적 특성과 일치하는 시뮬레이션 결과를 도출할 수 있는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 관한 것이다.The present invention relates to a simulation method of a lateral double-diffusion MOS transistor, and more specifically, to define a macro model that adds a bias-dependent drift region resistance to a BSIM3 model and optimize parameters to accurately implement quasi-saturation effects and The present invention relates to a simulation method of a lateral double diffusion MOS transistor capable of producing simulation results consistent with electrical characteristics.

본 발명의 상기 목적은 BSIM3 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하는 단계, 상기 매크로 모델에 필요한 파라미터를 최적화하는 단계 및 상기 매크로 모델과 상기 최적화된 파라미터를 사용하여 시뮬레이션하는 단계를 포함하는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 의해 달성된다.The object of the present invention is to define a macro model that adds a bias dependent drift region resistance to a BSIM3 model, to optimize the parameters required for the macro model and to simulate using the macro model and the optimized parameters. It is achieved by a simulation method of a lateral double diffusion MOS transistor comprising a.

따라서, 본 발명의 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법은 BSIM3 모델에 표류 영역 저항을 추가한 매크로 모델을 정의하고 파라미터를 최적화함으로써 준-포화 효과를 정확히 구현하고 실제 소자의 전기적 특성과 일치하는 시뮬레이션 결과를 도출하여 LDMOS 트랜지스터를 포함하는 반도체 소자의 설계 및 특성 파악을 정확하게 수행할수 있는 효과가 있다.Therefore, the simulation method of the lateral double-diffusion MOS transistor of the present invention defines a macro model in which the stray region resistance is added to the BSIM3 model and optimizes the parameters to accurately realize the quasi-saturation effect and match the electrical characteristics of the actual device. By deriving it, the design and characteristics of the semiconductor device including the LDMOS transistor can be accurately performed.

LDMOS, 횡형 이중 확산 모스, 표류 영역 저항, 모델링LDMOS, Lateral Double Diffusion Moss, Drift Zone Resistance, Modeling

Description

횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법{Method for simulating lateral double diffused metal oxide semiconductor transistor} Method for simulating lateral double diffused MOS transistor {Method for simulating lateral double diffused metal oxide semiconductor transistor}             

도 1은 일반적인 LDMOS 트랜지스터의 단면도.1 is a cross-sectional view of a general LDMOS transistor.

도 2는 종래의 MOS SPICE 모델로 시뮬레이션한 HV LDMOS의 Id-Vds 곡선(실선)과 실제 측정한 Id-Vds 곡선(점선)을 나타낸 그래프.2 is a graph showing Id-Vds curves (solid line) and actual measured Id-Vds curves (dotted line) of HV LDMOS simulated by a conventional MOS SPICE model.

도 3은 높은 게이트 전압에서 드레인 전류가 제한되는 것을 보여주는 HV LDMOS의 시뮬레이션 결과를 나타낸 그래프.3 is a graph showing simulation results of HV LDMOS showing that drain current is limited at high gate voltages.

도 4는 3 가지 종류의 트랜지스터에 대한 Id-Vgs 특성 곡선.4 shows Id-Vgs characteristic curves for three kinds of transistors.

도 5는 본 발명에 의한 매크로 서브-서킷 모델의 개념도.5 is a conceptual diagram of a macro sub-circuit model according to the present invention.

도 6은 본 발명에 의한 파라미터 최적화를 나타낸 개념도.6 is a conceptual diagram illustrating parameter optimization according to the present invention.

도 7은 본 발명에 의한 시뮬레이션 및 실제 측정된 전류-전압 특성 곡선.7 is a simulation and actual measured current-voltage characteristic curve according to the present invention.

본 발명은 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 관한 것으 로, 보다 자세하게는 BSIM3 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하고 파라미터를 최적화함으로써 준-포화 효과를 정확히 구현하고 실제 소자의 전기적 특성과 일치하는 시뮬레이션 결과를 도출할 수 있는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 관한 것이다.The present invention relates to a simulation method of a lateral double-diffusion MOS transistor, and more particularly, to define a macro model that adds a bias-dependent drift region resistance to a BSIM3 model and to optimize parameters to accurately implement quasi-saturation effects and to realize a real device. The present invention relates to a simulation method of a lateral double diffusion MOS transistor capable of producing a simulation result consistent with the electrical characteristics of.

고전압 횡형 이중 확산 모스(High Voltage Lateral Double diffused Metal Oxide Semiconducor, 이하 HV LDMOS) 트랜지스터는 현재 액정 표시장치 또는 RF(Radio Frequency) 소자와 같은 다양한 분야에 응용되고 있다.BACKGROUND High voltage lateral double diffused metal oxide semiconducers (HV LDMOS) transistors are currently being applied to various fields such as liquid crystal displays or radio frequency (RF) devices.

도 1은 일반적인 LDMOS 트랜지스터의 단면도이다. 도 1에 도시된 바와 같이, LDMOS 트랜지스터는 P형 실리콘 기판(1) 상에 N형 에피층(2)이 형성되며, 이 N형 에피층(2)에는 P형 바디(P-body, 3)와 N-우물(N-well, 4)이 있으며, 상기 P형 바디(3)에는 채널 영역(5)이, 상기 N형 에피층(2)과 상기 N-우물(4)에는 표류 영역(drift region, 6)이 개재되어 있다. 상기 N-우물(4)에는 N+ 확산층으로 이루어진 드레인(7)이, 상기 P형 바디(3)에는 N+ 확산층으로 이루어진 소스 영역(8)과 P+ 확산층으로 이루어진 소스 콘택층(9)이 존재하며 LOCOS(LOCal Oxidation of Silicon) 산화막(10)을 매개로 그 상부에는 폴리 실리콘 게이트(11)가 존재한다.1 is a cross-sectional view of a general LDMOS transistor. As shown in FIG. 1, in the LDMOS transistor, an N-type epitaxial layer 2 is formed on a P-type silicon substrate 1, and a P-type body P-body 3 is formed on the N-type epitaxial layer 2. And an N-well (N-well) 4, a channel region 5 in the P-type body 3, and a drift region in the N-type epilayer 2 and the N-well 4. region, 6). The N-well 4 has a drain 7 made of an N + diffusion layer, and the P-type body 3 has a source region 8 made of an N + diffusion layer and a source contact layer 9 made of a P + diffusion layer. (LOCal Oxidation of Silicon) A polysilicon gate 11 exists on top of the oxide film 10.

LDMOS 트랜지스터는 낮은 온-저항(Ron)과 높은 항복 전압(BV: Breakdown Voltage)를 가진다. N-우물(N-well) 도즈(dose)를 증가시키면 항복전압이 증가할 뿐만 아니라 온-저항도 증가한다. 도 1(a)의 LDMOS 트랜지스터는 N-매몰층(N-burried layer, 20)에 의해 상대적으로 낮은 온-저항 및 항복전압을 가진다. 도 1(b)의 LDMOS 트랜지스터는 RESURF(REduced SURface Field) 효과 때문에 높은 온- 저항과 높은 항복전압을 가진다.LDMOS transistors have low on-resistance (Ron) and high breakdown voltage (BV). Increasing the N-well dose increases not only the breakdown voltage but also the on-resistance. The LDMOS transistor of FIG. 1A has a relatively low on-resistance and breakdown voltage by an N-burried layer 20. The LDMOS transistor of FIG. 1 (b) has a high on-resistance and high breakdown voltage due to the reduced surface field (RESURF) effect.

SPICE(Simulation Program with Integrated Circuit Emphasis)는 컴퓨터를 이용하여 전기, 전자, 디지털회로의 해석 및 설계를 위해 개발한 시뮬레이션 프로그램이다. 이 SPICE의 개발에 의해 전자회로에 대한 복잡하고 다양한 해석이 가능하게 되었다.SPICE (Simulation Program with Integrated Circuit Emphasis) is a simulation program developed for the analysis and design of electrical, electronic and digital circuits using a computer. The development of this SPICE enables complex and diverse interpretations of electronic circuits.

BSIM(BSIM: Berkeley Short-channel IGFET Model)은 버클리 대학의 전기 컴퓨터 공학부의 BSIM 연구 그룹에서 개발된 MOS 디바이스의 SPICE 모델로서 채널의 길이가 약 1.0 ~ 0.8 ㎛에서는 BSIM1, 채널의 길이가 약 0.8 ~ 0.5 ㎛에서는 BSIM2, 채널의 길이가 약 0.5 ~ 0.15 ㎛에서는 BSIM3 모델을 사용하고 있다. 회로 시뮬레이션을 위해서는 LDMOS 트랜지스터의 모델링이 매우 중요하다. LDMOS 디바이스의 모델링은 확장 게이트 영역에 존재하는 LDD(Lightly Doped Drain) 영역 때문에 복잡하다. BSIM3 SPICE 모델이 서브 마이크론 MOS 소자에 가장 적합한 모델로 널리 사용되고 있으나 고전압의 디바이스를 모델링하기에는 충분하지 않다. LDMOS 트랜지스터에 적합한 SPICE 모델이 없기 때문에 널리 사용되는 BSIM3 SPICE 모델에 기초하여 실제적이고 유연한 서브-서킷(sub-circuit) 접근 방식이 제안되었다(D.Moncoqut, D.Farenc, P.Rossel, G.Charitat, H.Trandue, J.Victory, I.Pages, "LDMOS Transistors for SMART POWER Circuits: Modeling and Design,” Proc. IEEE BCTM, pp.216-219, Sept. 1996.).Berkeley Short-channel IGFET Model (BSIM) is a SPICE model of MOS devices developed by the BSIM Research Group of the Department of Electrical and Computer Engineering at the University of Berkeley, BSIM1, and the channel length is about 0.8 to 0.8 μm. BSIM2 is used at 0.5 µm and BSIM3 model is used at 0.5 to 0.15 µm in length. Modeling of LDMOS transistors is very important for circuit simulation. Modeling of LDMOS devices is complicated because of the lightly doped drain (LDD) region in the extended gate region. Although the BSIM3 SPICE model is widely used as the best model for submicron MOS devices, it is not sufficient to model high voltage devices. Since there is no suitable SPICE model for LDMOS transistors, a practical and flexible sub-circuit approach has been proposed based on the widely used BSIM3 SPICE model (D.Moncoqut, D.Farenc, P.Rossel, G.Charitat). , H. Trend, J. Victoria, I. Pages, "LDMOS Transistors for SMART POWER Circuits: Modeling and Design," Proc. IEEE BCTM, pp.216-219, Sept. 1996.).

그러나 종래의 SPICE 모델은 다음과 같은 문제가 존재한다. However, the conventional SPICE model has the following problems.

첫째, 준-포화 효과(quasi-saturation effect)를 효과적으로 표현하지 못하 고 있다. 도 2는 채널의 폭 대 채널의 길이의 비(이하 W/L)가 100/1.8 ㎛인 LDMOS 트랜지스터에 대해서 게이트-소스간 전압(이하 Vgs)을 2V부터 12V까지 2.5V 간격으로 상승시키면서 드레인 전류(이하 Id) - 드레인-소스간 전압(이하, Vds) 특성을 측정한 결과(점선)와 종래의 MOS SPICE 모델로 시뮬레이션한 결과(실선)를 나타낸 것이다. 도 2에 도시된 바와 같이, 측정치(점선)는 Vgs가 증가함에 따라 곡선 간의 간격이 점차 줄어드는 데 비해 시뮬레이션 결과(실선)는 곡선 간의 간격이 거의 일정함을 알 수 있다. 이와 같이 준-포화 효과는 높은 게이트 전압에서 드레인 전류의 상승폭이 둔화되는 현상을 일컫는다. 종래의 MOS SPICE 모델은 이러한 준-포화 효과를 효과적으로 모델링하지 못하고 있다. First, it does not effectively express quasi-saturation effects. FIG. 2 shows the drain current while increasing the gate-source voltage (Vgs) from 2V to 12V at 2.5V intervals for an LDMOS transistor having a ratio of channel width to channel length (hereinafter, referred to as W / L) of 100 / 1.8 µm. (Id)-shows the result of measuring the drain-source voltage (hereinafter referred to as Vds) characteristics (dotted line) and the simulation result (solid line) using the conventional MOS SPICE model. As shown in FIG. 2, it can be seen that the measured value (dashed line) gradually decreases as the Vgs increases, while the simulation result (solid line) shows that the distance between the curves is almost constant. As such, the quasi-saturation effect refers to a phenomenon in which the rise of the drain current is slowed at a high gate voltage. Conventional MOS SPICE models do not effectively model this quasi-saturation effect.

도 3은 높은 게이트 전압에서 드레인 전류가 제한되는 것을 보여주는 HV LDMOS의 시뮬레이션 결과를 나타낸 그래프로서 도 3(a)는 드레인 바이어스를 고정한 상태에서 게이트 바이어스에 변화를 준 결과이고 도 3(b)는 게이트 바이어스를 고정하고 드레인 바이어스를 변화시킨 결과를 나타낸 그래프이다. 도 3(a)에 도시된 바와 같이, Vgs를 증가시킴에 따라 P형 바디와 P형 기판에 형성된 공핍층(depletion region)이 확장되며 이로 인해 비공핍층이 줄어들어 비공핍층을 흐르는 전류가 게이트 전압의 상승폭에 비례하여 증가하지 않고 점차 포화되는 현상이 준-포화 효과이다.3 is a graph showing a simulation result of the HV LDMOS showing that the drain current is limited at a high gate voltage. FIG. 3 (a) shows a result of changing the gate bias with the drain bias fixed, and FIG. 3 (b) shows a gate. The graph shows the result of fixing the bias and changing the drain bias. As shown in FIG. 3 (a), as the Vgs increases, a depletion region formed in the P-type body and the P-type substrate is expanded, thereby reducing the non-depletion layer so that the current flowing through the non-depletion layer is reduced to the gate voltage. The saturation phenomenon, which does not increase in proportion to the rise, is a saturation effect.

둘째, 바이어스에 의존하는 표류 영역 저항(drift resistance)을 제대로 모델링하지 못하고 있다. 도 3(b)는 일정한 Vgs에서의 HV LDMOS 트랜지스터를 시뮬레이션한 결과이다. Vds를 증가시키면 표류 영역에 형성되는 공핍층의 확장에 의해 표류 영역 저항이 증가한다. Vds가 일정할 때, 표류 영역에서에서의 전류의 통로(current path)는 Vgs가 증가함에 따라 확장된다. 따라서, 표류 영역 저항은 Vds와 Vgs에 의존한다.Second, the drift resistance that depends on the bias is not properly modeled. 3 (b) shows the result of simulating the HV LDMOS transistor at a constant Vgs. Increasing Vds increases the stray region resistance due to the expansion of the depletion layer formed in the stray region. When Vds is constant, the current path in the drift region expands as Vgs increases. Thus, the stray region resistance depends on Vds and Vgs.

세째, 종래의 MOSFET(MOS Field Effect Transistor)와 다른 HV LDMOS의 Id-Vgs 특성을 정확하게 모델링하지 못한다. 일반적으로 MOSFET의 포화 드레인 전류(Ids)는 다음과 같이 모델링된다.Third, the Id-Vgs characteristics of the conventional MOSFET (MOS Field Effect Transistor) and other HV LDMOS are not accurately modeled. In general, the saturation drain current (Ids) of the MOSFET is modeled as follows.

Figure 112004028730604-PAT00001
Figure 112004028730604-PAT00001

여기서, Vgs는 게이트-소스간 전압, Vth는 문턱 전압(threshold voltage), a는 채널 길이와 관련된 상수이다.Where Vgs is a gate-source voltage, Vth is a threshold voltage, and a is a constant related to the channel length.

도 4는 3 가지 종류의 트랜지스터에 대한 Id-Vgs 특성 곡선으로서 LDMOS의 경우는 Vds가 40V, MOSFET의 경우는 Vds가 1.8V인 경우를 나타낸 것이다.Fig. 4 shows Id-Vgs characteristic curves for three kinds of transistors, and shows the case where Vds is 40V for LDMOS and 1.8V for MOSFET.

상기 수학식 1의 "a"값은 도 4(b)의 라인의 기울기로부터 구한다. 도 4(a)에 도시된 바와 같이, Vgs가 Vth보다 큰 동안은 짧은 채널 n-MOSFET의 드레인 전류는 선형적으로 증가하고 긴 채널 n-MOSFET의 드레인 전류는 쌍곡선 모양으로 증가한다. 그러나 HV LDMOS의 드레인 전류 특성은 통상의 MOSFET와는 차이가 존재한다. 종래의 SPICE 모델은 1.8V의 CMOS(Complementary MOS) 소자를 모델링하기에는 충분하나 HV LDMOS를 모델링하기에는 적합하지 않다. 기존의 BSIM3 SPICE 모델에 표현된 채널의 저항(Rdin)은 단지 Vgs의 함수이다. 그러나 HV LDMOS의 드레인 전류는 복잡하게 증가한다.The " a " value of Equation 1 is obtained from the slope of the line of Fig. 4B. As shown in Fig. 4A, while Vgs is greater than Vth, the drain current of the short channel n-MOSFET increases linearly, and the drain current of the long channel n-MOSFET increases in a hyperbolic shape. However, the drain current characteristic of HV LDMOS is different from that of a conventional MOSFET. Conventional SPICE models are sufficient to model 1.8V complementary MOS devices, but not suitable for modeling HV LDMOS. The channel's resistance (Rdin) expressed in the existing BSIM3 SPICE model is only a function of Vgs. However, the drain current of the HV LDMOS increases in complexity.

이상에서 살펴본 바와 같이, BSIM3 SPICE 모델은 준-포화 효과를 제대로 모델링하지 못하고 있으며 LDMOS 소자의 전류-전압 특성을 제대로 표현하지 못하는 문제가 있다.As described above, the BSIM3 SPICE model does not properly model the quasi-saturation effect and does not properly express the current-voltage characteristics of the LDMOS device.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 종래의 BSIM3 SPICE 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하고 파라미터를 최적화함으로써 준-포화 효과를 정확히 구현하고 실제 소자의 전기적 특성과 일치하는 시뮬레이션 결과를 도출할 수 있는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above problems of the prior art, and to accurately implement the para-saturation effect by defining a macro model that adds a bias-dependent drift region resistance to the conventional BSIM3 SPICE model and optimizing the parameters. It is an object of the present invention to provide a simulation method of a lateral double diffusion MOS transistor capable of producing simulation results that match the electrical characteristics of an actual device.

본 발명의 상기 목적은 BSIM3 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하는 단계, 상기 매크로 모델에 필요한 파라미터를 최적화하는 단계 및 상기 매크로 모델과 상기 최적화된 파라미터를 사용하여 시뮬레이션하는 단계를 포함하는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 의해 달성된다.The object of the present invention is to define a macro model that adds a bias dependent drift region resistance to a BSIM3 model, to optimize the parameters required for the macro model and to simulate using the macro model and the optimized parameters. It is achieved by a simulation method of a lateral double diffusion MOS transistor comprising a.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설 명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 5는 본 발명에 의한 매크로 서브-서킷 모델의 개념도이다.5 is a conceptual diagram of a macro sub-circuit model according to the present invention.

도 5에 도시된 바와 같이, 본 발명의 LDMOS 매크로 서브-서킷 모델은 BSIM3 SPICE 모델에 바이어스에 따라 변하는 표류 영역의 저항을 추가한 것이다. Rdin은 BSIM3v3 user's manual(ver 3.2.2) University of California, Berkely, 1999에 아래 수학식 2와 같이 모델링되어 있는 바이어스에 의존하는 채널의 저항 모델이고, Rdex는 표류 영역에 대한 바이어스 의존적인 저항 모델이다.As shown in FIG. 5, the LDMOS macro sub-circuit model of the present invention adds resistance of the drift region that varies with bias to the BSIM3 SPICE model. Rdin is a resistance model of bias-dependent channel modeled in BSIM3v3 user's manual (ver 3.2.2) University of California, Berkely, 1999, as shown in Equation 2 below, and Rdex is a bias-dependent resistance model for drift region. .

Figure 112004028730604-PAT00002
Figure 112004028730604-PAT00002

여기서, Rdsw는 단위 폭당 기생 저항(parasitic resistance), W는 채널의 폭, Prwg는 Rdsw의 게이트 바이어스 효과 계수이다.Here, Rdsw is parasitic resistance per unit width, W is channel width, and Prwg is a gate bias effect coefficient of Rdsw.

Vds를 증가시키면 표류 영역에 형성되는 공핍층의 확장에 의해 표류 영역 저항이 증가한다. Vds가 일정할 때, 표류 영역에서에서의 전류의 통로는 Vgs가 증가함에 따라 확장된다. 따라서, 표류 영역의 저항(이하, Rdex)은 Vds와 Vgs에 의존하기 때문에 아래의 수학식 3과 같이 표현할 수있다.Increasing Vds increases the stray region resistance due to the expansion of the depletion layer formed in the stray region. When Vds is constant, the passage of current in the drift region expands as Vgs increases. Therefore, since the resistance of the drift region (hereinafter, Rdex) depends on Vds and Vgs, it can be expressed as Equation 3 below.

Figure 112004028730604-PAT00003
Figure 112004028730604-PAT00003

여기서, W는 채널의 폭, T는 온도, Vds는 드레인-소스간 전압, Vgs는 게이트-소스간 전압이다.Where W is the width of the channel, T is the temperature, Vds is the drain-source voltage, and Vgs is the gate-source voltage.

본 발명의 발명자는 상기 Rdex를 아래의 수학식 4와 같이 표현함으로써 Rdex를 정확하게 묘사할 수 있음을 알아내었다.The inventors of the present invention have found that the Rdex can be accurately described by expressing the Rdex as shown in Equation 4 below.

Figure 112004028730604-PAT00004
Figure 112004028730604-PAT00004

Figure 112004028730604-PAT00005
Figure 112004028730604-PAT00005

여기서, u는 ㎛, T는 온도, W는 표류 영역의 폭, Wo는 폭 오프셋, pxxx는 Vgs[Vds]에 대한 바이어스 계수, TCRdex는 Rdex의 온도 계수이다.Where u is μm, T is temperature, W is the width of the drift region, Wo is the width offset, pxxx is the bias coefficient for Vgs [Vds], and TCRdex is the temperature coefficient of Rdex.

도 6은 본 발명에 의한 파라미터 최적화를 나타낸 개념도이다.6 is a conceptual diagram illustrating parameter optimization according to the present invention.

도 6에 도시된 바와 같이, 매크로 서브-서킷 모델에는 세 종류의 파라미터가 존재한다. 상기 세 종류의 파라미터는 사용자-정의 파라미터(user-defined parameter), BSIM3-최적화 파라미터(BSIM3-optimized parameter), 초기-최적화 파라미터(initial-optimized parameter)이다.As shown in FIG. 6, there are three types of parameters in the macro sub-circuit model. The three types of parameters are user-defined parameters, BSIM3-optimized parameters, and initial-optimized parameters.

상기 파라미터를 최적화하기 위해서는 먼저 UTMOST 또는 BSIMProp+과 같은 파라미터 추출 도구를 사용해 초기-최적화 파라미터를 추출하고 사용자-정의 파라미터와 BSIM3-최적화 파라미터를 최적화한다. 최적화된 사용자-정의 파라미터와 BSIM3-최적화 파라미터를 표 1에 열거하였다.To optimize the parameters, first extract the initial-optimization parameters using a parameter extraction tool such as UTMOST or BSIMProp + and then optimize the user-defined parameters and BSIM3-optimization parameters. The optimized user-defined parameters and BSIM3-optimization parameters are listed in Table 1.

파라미터parameter 설명Explanation 비고Remarks vth0vth0 긴 채널 문턱전압 Long channel threshold voltage BSIM3- 최적화 파라미터   BSIM3- Optimization Parameters dvt0dvt0 vth0에 대한 짧은 채널 효과 1차 계수 Short channel effect first order coefficients for vth0 dvt1dvt1 vth0에 대한 짧은 채널 효과 2차 계수 Short channel effect quadratic coefficients for vth0 u0u0 상온에서의 이동도 Mobility at room temperature uaua 1차 오더 이동도 퇴화(degradation) 계수 First Order Mobility Degradation Factor vsatvsat 상온에서의 포화 속도 Saturation Rate at Room Temperature prwgprwg rdsw의 게이트 바이어스 효과 계수 gate bias effect factor of rdsw rdswrdsw 단위 길이당 기생 저항 Parasitic Resistance per Unit Length pclmpclm 채널 길이 조정 파라미터 Channel length adjustment parameter pvagpvag Early 전압의 게이트 의존성 Gate dependence of early voltage p0p0 Rdsx의 오프셋 저항 Offset Resistance of Rdsx 사용자- 정의 파라미터    User-defined parameters pg1pg1 Vgs의 1차 계수 Primary Coefficients of Vgs pg2pg2 Vgs의 2차 계수 Second order coefficient of Vgs pg3pg3 Vgs의 3차 계수 3rd order coefficient of Vgs pd1pd1 Vds의 1차 계수 First order coefficient of Vds pd2pd2 Vds의 2차 계수 Second order coefficient of Vds pd3pd3 Vds의 3차 계수 3rd order coefficient of Vds pdg11pdg11 Vgs와 Vds의 1차-1차 계수 1st-order coefficients of Vgs and Vds pdg12pdg12 Vds와 Vgs 1차-2차 계수 Vds and Vgs first-order second-order coefficients pdg21pdg21 Vgs와 Vds의 1차-2차 계수 1st-2nd order coefficients of Vgs and Vds pdg22pdg22 Vgs와 Vds의 2차-2차 계수 2nd-order quadratic coefficients of Vgs and Vds TCRdexTCRdex Rdex에 대한 온도 계수 Temperature Coefficient for Rdex W0W0 Rdsx에 대한 오프셋 폭 Offset Width for Rdsx

이러한 파라미터를 최적화하기 위해 HSPICE 또는 Smart-SPICE와 같은 회로 시뮬레이터에 내장된 최적화 도구를 사용할 수 있다. 또한, UTMOST의 매크로 모델링 루틴을 이용할 수도 있다. 모든 최적화 작업이 GUI(Graphic User Interface) 환경에서 이루어진다는 점에서 후자가 전자에 비해 보다 편리하다.To optimize these parameters, optimization tools built into circuit simulators such as HSPICE or Smart-SPICE can be used. You can also use UTMOST's macro modeling routines. The latter is more convenient than the former in that all optimization work is done in a graphical user interface (GUI) environment.

최적화된 파라미터를 가진 매크로 서브-서킷 모델을 사용하여 시뮬레이션한 전류-전압(I-V) 특성이 도 7에 도시되어 있으며 측정결과와 일치하고 있음을 알 수 있다. 도 7은 W/L이 100/1.8 ㎛인 LDMOS 트랜지스터의 전류-전압 특성 곡선으로서 점선은 측정치이고 실선은 본 발명의 매크로 서브-서킷 모델을 사용한 시뮬레이션 결과이다. 도 7(a)는 Vds가 0.1V이고 온도가 -40℃, 25℃, 125℃일 때의 Id-Vgs 곡선이고, 도 7(b), 도 7(c) 및 도 7(d)는 각각 온도가 25℃, 125℃, -40℃일 때의 Id-Vgs 곡선이다. 도 7(b), 도 7(c) 및 도 7(d)에 도시된 곡선은 아래에서 위로 올라가면서 Vgs가 각각 2V, 4.5V, 7V, 9.5V 및 12V일 때의 Ids-Vds 곡선이다.It can be seen that the current-voltage (I-V) characteristics simulated using the macro sub-circuit model with optimized parameters are shown in FIG. 7 and coincide with the measurement results. 7 is a current-voltage characteristic curve of an LDMOS transistor having a W / L of 100 / 1.8 μm, and dotted lines are measured values and solid lines are simulation results using a macro sub-circuit model of the present invention. FIG. 7 (a) is an Id-Vgs curve when Vds is 0.1V and the temperature is -40 ° C, 25 ° C, and 125 ° C, and FIGS. 7B, 7C, and 7D are respectively It is the Id-Vgs curve when temperature is 25 degreeC, 125 degreeC, and -40 degreeC. The curves shown in Figures 7 (b), 7 (c) and 7 (d) are the Ids-Vds curves when Vgs are 2V, 4.5V, 7V, 9.5V and 12V, respectively, from the bottom up.

이상에서 살펴본 바와 같이, 본 발명의 매크로 서브-서킷 모델과 최적화된 파라미터를 사용하여 시뮬레이션한 결과 준-포화 효과를 효과적으로 모델링하고 있으며 LDMOS 소자의 전류-전압 특성이 실측치와 일치함을 알 수 있다.As described above, the simulation results using the macro sub-circuit model and the optimized parameters of the present invention effectively model the quasi-saturation effect, and it can be seen that the current-voltage characteristic of the LDMOS device matches the measured value.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명의 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법은 BSIM3 모델에 표류 영역 저항을 추가한 매크로 모델을 정의하고 파라미터를 최적화함으로써 준-포화 효과를 정확히 구현하고 실제 소자의 전기적 특성과 일치하는 시뮬레이션 결과를 도출하여 LDMOS 트랜지스터를 포함하는 반도체 소자의 설계 및 특 성 파악을 정확하게 수행할 수 있는 효과가 있다.Therefore, the simulation method of the lateral double-diffusion MOS transistor of the present invention defines a macro model in which the stray region resistance is added to the BSIM3 model and optimizes the parameters to accurately realize the quasi-saturation effect and match the electrical characteristics of the actual device. By deriving, it is possible to accurately perform design and characterization of a semiconductor device including an LDMOS transistor.

Claims (7)

횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 있어서,In the simulation method of the horizontal double diffusion MOS transistor, BSIM3 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하는 단계;Defining a macro model that adds a bias dependent stray region resistance to the BSIM3 model; 상기 매크로 모델에 필요한 파라미터를 최적화하는 단계; 및Optimizing the parameters required for the macro model; And 상기 매크로 모델과 상기 최적화된 파라미터를 사용하여 시뮬레이션하는 단계Simulating using the macro model and the optimized parameters 를 포함하는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.Simulation method of a lateral double diffusion MOS transistor comprising a. 제 1 항에 있어서,The method of claim 1, 상기 표류 영역 저항은 채널의 폭, 온도, Vgs 및 Vds를 포함한 변수들의 수학식으로 표현되는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.And said stray region resistance is expressed as a mathematical expression of variables including channel width, temperature, Vgs and Vds. 제 2 항에 있어서,The method of claim 2, 상기 표류 영역 저항은 다음과 같은 수학식으로 표현되는 것을 특징으로 하 는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.The drift region resistance is a simulation method of a lateral double diffusion MOS transistor, characterized in that represented by the following equation.
Figure 112004028730604-PAT00006
Figure 112004028730604-PAT00006
 여기서 Rdex는 표류 영역 저항, f(Vgs, Vds)는 Vgs 및 Vgs를 변수로 하는 수학식이다.Where Rdex is a drift region resistance, and f (Vgs, Vds) is a mathematical expression with Vgs and Vgs as variables. 제 3 항에 있어서,The method of claim 3, wherein 상기 f(Vgs, Vgs)는 다음과 같은 수학식으로 표현되는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.The f (Vgs, Vgs) is represented by the following equation.
Figure 112004028730604-PAT00007
Figure 112004028730604-PAT00007
 여기서, pxxx는 Vgs[Vds]에 대한 바이어스 계수이다. Where pxxx is the bias coefficient for Vgs [Vds]. 제 1 항에 있어서,The method of claim 1, 상기 파라미터는 사용자-정의 파라미터, BSIM3-최적화 파라미터 및 초기-최적화 파라미터로 구성되는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.Wherein said parameter comprises a user-defined parameter, a BSIM3-optimization parameter, and an initial-optimization parameter. 제 5 항에 있어서,The method of claim 5, 상기 사용자-정의 파라미터는 p0(Rdsx의 오프셋 저항), pg1(Vgs의 1차 계수), pg2(Vgs의 2차 계수), pg3(Vgs의 3차 계수), pd1(Vds의 1차 계수), pd2(Vds의 2차 계수), pd3(Vds의 3차 계수), pdg11(Vgs와 Vds의 1차-1차 계수), pdg12(Vds와 Vgs 1차-2차 계수), pdg21(Vgs와 Vds의 1차-2차 계수), pdg22(Vgs와 Vds의 2차-2차 계수), TCRdex(Rdex에 대한 온도 계수) 및 W0(Rdsx에 대한 오프셋 폭)를 포함하는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.The user-defined parameters are p0 (offset resistance of Rdsx), pg1 (first order coefficient of Vgs), pg2 (second order coefficient of Vgs), pg3 (3rd order coefficient of Vgs), pd1 (first order coefficient of Vds), pd2 (second order coefficient of Vds), pd3 (third order coefficient of Vds), pdg11 (first order first order coefficient of Vgs and Vds), pdg12 (first order second order coefficient of Vds and Vgs), pdg21 (Vgs and Vds) Lateral double-diffusion), pdg22 (second-second-order coefficients of Vgs and Vds), TCRdex (temperature coefficient for Rdex) and W0 (offset width for Rdsx) Simulation method of MOS transistor. 제 5 항에 있어서,The method of claim 5, 상기 BSIM3-최적화 파라미터는 vth0(긴 채널 문턱전압), dvt0(vth0에 대한 짧은 채널 효과 1차 계수), dvt1(vth0에 대한 짧은 채널 효과 2차 계수), u0(상온에서의 이동도), ua(1차 오더 이동도 퇴화 계수), vsat(상온에서의 포화 속도), prwg(rdsw의 게이트 바이어스 효과 계수), rdsw(단위 길이당 기생 저항), pclm(채널 길이 조정 파라미터) 및 pvag(Early 전압의 게이트 의존성)를 포함하는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.The BSIM3-optimization parameters include vth0 (long channel threshold voltage), dvt0 (short channel effect first order coefficient for vth0), dvt1 (short channel effect second order coefficient for vth0), u0 (mobility at room temperature), ua (First order mobility decay factor), vsat (saturation rate at room temperature), prwg (gate bias effect factor of rdsw), rdsw (parasitic resistance per unit length), pclm (channel length adjustment parameter), and pvag (early voltage) Gate dependence of lateral double diffusion MOS transistor simulation method.
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