KR20050122715A - Electric conduction pattern of semiconductor device and forming method of the same - Google Patents
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Abstract
본 발명은 도전패턴의 폭이 하부의 플러그의 폭보다 좁은 소자 제조시 배리어막의 어택을 방지할 수 있는 반도체 소자의 도전패턴 및 그 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 도전영역 상에 형성된 절연막; 상기 절연막이 식각되어 상기 도전영역을 노출시키도록 제1 폭으로 형성된 오픈부; 상기 오픈부를 일부 매립하는 배리어막; 상기 배리어막을 매개로 상기 도전영역과 전기적으로 접속되도록 상기 제1 폭 보다 작은 제2 폭으로 상기 배리어막 상에 형성된 전도막; 및 상기 전도막 주변에서 상기 배리어막이 노출되는 것을 막기 위해 상기 오픈부 내부의 일부를 채우는 보호막을 포함하는 반도체 소자의 도전패턴을 제공한다.The present invention is to provide a conductive pattern of a semiconductor device and a method of forming the same that can prevent the attack of the barrier film when the width of the conductive pattern is smaller than the width of the lower plug. An insulating film formed on the; An opening having a first width to etch the insulating layer to expose the conductive region; A barrier layer partially filling the open portion; A conductive film formed on the barrier film with a second width smaller than the first width to be electrically connected to the conductive region via the barrier film; And a passivation layer filling a portion of the open portion to prevent the barrier layer from being exposed around the conductive layer.
또한, 본 발명은, 도전영역 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 도전영역을 노출시키는 제1 폭의 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 배리어막을 형성하는 단계; 상기 배리어막을 매개로 상기 도전영역과 전기적으로 접속되도록 상기 제1 폭 보다 작은 제2 폭으로 상기 배리어막 상에 전도막을 형성하는 단계; 및 상기 오픈부 주변에서의 상기 배리어막이 제거되도록 상기 배리어막을 식각하는 단계-이 때, 상기 전도막 주변의 오픈부 내에서 상기 배리어막에 대한 과도한 식각으로 인해 홈이 형성됨; 및 상기 전도막 주변에서 상기 배리어막이 노출되는 것을 막기 위해 상기 홈의 일부를 채우는 보호막을 형성하는 단계를 포함하는 반도체 소자의 도전패턴 형성 방법을 제공한다.In addition, the present invention comprises the steps of forming an insulating film on the conductive region; Selectively etching the insulating layer to form an opening having a first width exposing the conductive region; Forming a barrier layer along a profile in which the open portion is formed; Forming a conductive film on the barrier film with a second width smaller than the first width to be electrically connected to the conductive region via the barrier film; And etching the barrier film to remove the barrier film around the open portion, wherein a groove is formed due to excessive etching of the barrier film in the open portion around the conductive film. And forming a passivation layer filling a portion of the groove to prevent the barrier layer from being exposed around the conductive layer.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 도전패턴 형성을 위한 세정 공정에서 배리어막과 절연막 사이의 어택을 방지할 수 있는 반도체소자의 도전패턴 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a conductive pattern of a semiconductor device capable of preventing attack between a barrier film and an insulating film in a cleaning process for forming a conductive pattern, and a method of manufacturing the same.
DRAM(Dynamic Random Access Memory) 반도체 소자의 경우 집적도가 100nm 이하의 디자인 룰(Design rule)로 점점 증가함에 따라 단위 소자의 수직 배열 구조의 구현이 점점 어려워지고 있는 실정이다. 이로 인해 갭-필(Gap fill) 마진을 고려하여 비트라인과 같은 도전패턴의 경우 콘택 크기에 비해 도전패턴의 폭이 작은 사이즈가 된다.In the case of a DRAM (Dynamic Random Access Memory) semiconductor device, as the degree of integration increases with a design rule of 100 nm or less, it is increasingly difficult to implement a vertical arrangement of unit devices. As a result, in consideration of a gap fill margin, a conductive pattern such as a bit line may have a smaller width than the contact size.
도 1은 비트라인 및 비트라인 콘택을 도시한 평면 사진이다.1 is a planar photograph showing a bit line and a bit line contact.
도 1을 참조하면, 비트라인 콘택(BLC)이 형성되어 있으며, 비트라인 콘택(BLC) 상에는 비트라인(B/L)이 비트라인 콘택(BLC)과 전기적으로 접속되도록 비트라인 콘택(BLC) 상에 오버랩되어 배치하고 있다. 여기서, 비트라인(B/L)의 폭은 비트라인 콘택(BLC)의 폭 구체적으로는, 임계치수(Critical Dimension; 이하 CD라 함) 보다 작음을 알 수 있으며, 'A'는 비트라인 패터닝을 위한 식각 공정에서 비트라인 콘택(BLC)의 노출되는 부분이다. Referring to FIG. 1, a bit line contact BLC is formed, and on the bit line contact BLC, the bit line contact BLC is electrically connected to the bit line contact BLC. Are overlapped and are arranged. In this case, the width of the bit line B / L is smaller than the width of the bit line contact BLC, specifically, the critical dimension (hereinafter referred to as CD), and 'A' indicates bit line patterning. The exposed portion of the bit line contact (BLC) in the etching process for.
한편, 도 1에 도시된 비트라인은 0.16㎛ 이하의 디자인 룰이 적용된 경우이다.Meanwhile, the bit line illustrated in FIG. 1 is a case where a design rule of 0.16 μm or less is applied.
이렇게 도전패턴의 폭이 콘택 사이즈 보다 작아짐에 따라 후술하는 문제점들이 발생하게 된다.As the width of the conductive pattern is smaller than the contact size, the following problems occur.
도 2는 도 1을 a-a' 방향으로 절취한 단면 사진이다.FIG. 2 is a cross-sectional photograph of FIG. 1 taken along the direction a-a '.
바닥면에 드러난 비트라인 콘택의 테두리 부분은 배리어막으로 채워져 있는데, 비트라인(B/L) 패턴 형성을 위한 식각 공정에서 비트라인 콘택 중 비트라인(B/L) 폭을 넘는 도 1의 'A' 부분에서 배리어막이 손실되면서 비트라인 콘택 부분에 'B'의 트렌치(Trench) 형상의 홈이 만들어 진다.The edge portion of the bit line contact exposed on the bottom surface is filled with a barrier layer. In the etching process for forming the bit line (B / L) pattern, 'A' of FIG. 1 is larger than the bit line (B / L) width of the bit line contact. As the barrier layer is lost in the 'portion, a trench groove of' B 'is formed in the bit line contact portion.
도 3은 비트라인 콘택 하부의 습식 어택을 도시한 단면 사진이다.3 is a cross-sectional view illustrating the wet attack under the bitline contacts.
도 2의 'B'와 같은 트렌치 형상의 프로파일은 후속 절연막 증착시 다시 채워지면 문제가 되지 않을 수 있으나, 비트라인 콘택과 평탄화된 절연막의 두께가 얇거나, 비트라인 패터닝시 식각 타겟이 과도할 경우에는 비트라인 콘택 하부의 셀콘택 플러그까지 어택을 주는 경우가 발생한다. 도 3의 'C'는 이러한 셀콘택 플러그로의 어택을 나타낸다.The trench-shaped profile such as 'B' of FIG. 2 may not be a problem if the insulating layer is refilled during subsequent deposition of the insulating layer. However, when the thickness of the bit line contact and the planarized insulating layer is thin or the etching target is excessive during the bit line patterning, In this case, an attack occurs to the cell contact plug under the bit line contact. 'C' in Fig. 3 shows the attack to the cell contact plug.
도 4는 비트라인 콘택에 형성된 홈 부분으로의 습식 어택을 도시한 단면 사진이다.4 is a cross-sectional photograph illustrating a wet attack to a groove portion formed in the bit line contact.
이러한 도 2의 'B'와 같은 트렌치 형상의 프로파일에 후속 세정 공정에서 습식 케미컬이 침투할 경우 비트라인과 비트라인 콘택 플러그 사이의 계면에 위치한 TiSi2 등의 배리어막을 습식 식각하게 되어 도 4의 'D' 와 같이 비트라인 콘택 저면에 보이드(Void)다 형성된다.When wet chemical penetrates the trench-shaped profile such as 'B' of FIG. 2 in a subsequent cleaning process, a barrier film such as TiSi 2 located at an interface between the bitline and the bitline contact plug is wet-etched. Like D ', voids are formed on the bottom of the bit line contact.
이러한 보이드 발생은 비트라인 콘택의 저항을 증가시켜 소자의 동작에 치명적인 영향을 끼치게 된다. This void generation increases the resistance of the bit line contact, which has a fatal effect on the operation of the device.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 도전패턴의 폭이 하부의 플러그의 폭보다 좁은 고집적 반도체 소자의 제조 공정에서 도전패턴 형성을 위한 식각 공정시 배리어막의 어택을 방지할 수 있는 반도체 소자의 도전패턴 및 그 형성 방법을 제공하는 것을 그 목적으로 한다. The present invention has been proposed to solve the above problems of the prior art, to prevent attack of the barrier layer during the etching process for forming the conductive pattern in the manufacturing process of the highly integrated semiconductor device, the width of the conductive pattern is narrower than the width of the lower plug. It is an object of the present invention to provide a conductive pattern of a semiconductor device and a method of forming the same.
상기의 목적을 달성하기 위해 본 발명은, 도전영역 상에 형성된 절연막; 상기 절연막이 식각되어 상기 도전영역을 노출시키도록 제1 폭으로 형성된 오픈부; 상기 오픈부를 일부 매립하는 배리어막; 상기 배리어막을 매개로 상기 도전영역과 전기적으로 접속되도록 상기 제1 폭 보다 작은 제2 폭으로 상기 배리어막 상에 형성된 전도막; 및 상기 전도막 주변에서 상기 배리어막이 노출되는 것을 막기 위해 상기 오픈부 내부의 일부를 채우는 보호막을 포함하는 반도체 소자의 도전패턴을 제공한다. The present invention to achieve the above object, the insulating film formed on the conductive region; An opening having a first width to etch the insulating layer to expose the conductive region; A barrier layer partially filling the open portion; A conductive film formed on the barrier film with a second width smaller than the first width to be electrically connected to the conductive region via the barrier film; And a passivation layer filling a portion of the open portion to prevent the barrier layer from being exposed around the conductive layer.
또한, 상기의 목적을 달성하기 위해 본 발명은, 도전영역 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 도전영역을 노출시키는 제1 폭의 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 배리어막을 형성하는 단계; 상기 배리어막을 매개로 상기 도전영역과 전기적으로 접속되도록 상기 제1 폭 보다 작은 제2 폭으로 상기 배리어막 상에 전도막을 형성하는 단계; 및 상기 오픈부 주변에서의 상기 배리어막이 제거되도록 상기 배리어막을 식각하는 단계-이 때, 상기 전도막 주변의 오픈부 내에서 상기 배리어막에 대한 과도한 식각으로 인해 홈이 형성됨; 및 상기 전도막 주변에서 상기 배리어막이 노출되는 것을 막기 위해 상기 홈의 일부를 채우는 보호막을 형성하는 단계를 포함하는 반도체 소자의 도전패턴 형성 방법을 제공한다. In addition, to achieve the above object, the present invention comprises the steps of forming an insulating film on the conductive region; Selectively etching the insulating layer to form an opening having a first width exposing the conductive region; Forming a barrier layer along a profile in which the open portion is formed; Forming a conductive film on the barrier film with a second width smaller than the first width to be electrically connected to the conductive region via the barrier film; And etching the barrier film to remove the barrier film around the open portion, wherein a groove is formed due to excessive etching of the barrier film in the open portion around the conductive film. And forming a passivation layer filling a portion of the groove to prevent the barrier layer from being exposed around the conductive layer.
본 발명은 도전패턴의 폭이 하부의 플러그의 폭보다 좁은 반도체 소자의 도전패턴 형성시 배리어막의 어택으로 인한 홈의 깊이를 최소화하기 위해 도전패턴 형성시 과도 식각을 약 10% 내외로 한 다음, 도전패턴의 스페이서를 형성하여 홈 내부를 스페이서로 채움으로써, 도전패턴 형성시 충분한 과도 식각을 할 수 있도록 하면서, 후속 세정 공정에서의 홈을 통한 배리어막으로의 습식 어택을 방지할 수 있다. According to the present invention, in order to minimize the depth of the groove due to the attack of the barrier layer when forming the conductive pattern of the semiconductor device whose width of the conductive pattern is narrower than the width of the lower plug, the transient etching is about 10% when forming the conductive pattern, and then the conductive By forming a spacer of the pattern and filling the inside of the groove with the spacer, wet attack to the barrier film through the groove in the subsequent cleaning process can be prevented while allowing sufficient excessive etching during the formation of the conductive pattern.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 6은 본 발명의 일실시예에 따른 반도체 소자의 도전패턴이 형성된 단면도이다.6 is a cross-sectional view of a conductive pattern formed in a semiconductor device according to an embodiment of the present invention.
도 6을 참조하면, 본 발명의 일실시예에 따른 반도체 소자의 도전패턴은, 도전영역(501) 상에 형성된 절연막(502)과, 절연막(502)이 식각되어 도전영역(501)을 노출시키도록 제1 폭(W1)으로 형성된 오픈부(H)와, 오픈부(H)를 일부 매립하는 배리어막(503a)과, 배리어막(503a)을 매개로 도전영역(501)과 전기적으로 접속되도록 제1 폭(W1) 보다 작은 제2 폭(W2)으로 배리어막(503a) 상에 형성된 전도막(504)과, 전도막(504) 주변에서 배리어막(503a)이 노출되는 것을 막기 위해 오픈부(H) 내부의 일부를 채우는 보호막(507a)을 구비하여 구성된다.Referring to FIG. 6, in the conductive pattern of the semiconductor device according to the exemplary embodiment, the insulating layer 502 formed on the conductive region 501 and the insulating layer 502 are etched to expose the conductive region 501. To be electrically connected to the conductive region 501 via the opening H formed at the first width W1, the barrier film 503a partially filling the opening H, and the barrier film 503a. The opening part to prevent the conductive film 504 formed on the barrier film 503a with the second width W2 smaller than the first width W1 and the barrier film 503a from being exposed around the conductive film 504. (H) It is comprised with the protective film 507a which fills a part inside.
도전영역(501)의 주변에는 절연영역(502)이 형성되어 있으며, 전도막(504) 상에는 질화막 계열의 물질막으로 이루어진 절연성 하드마스크(505)가 형성되어 있다. An insulating region 502 is formed around the conductive region 501, and an insulating hard mask 505 made of a nitride film-based material layer is formed on the conductive layer 504.
보호막(507a)은 전도막(504) 및 절연성 하드마스크(505)의 측벽을 따라 스페이서 형상으로 확장되어 형성되어 있으며, 질화막 계열의 절연성 물질막을 포함한다.The passivation layer 507a extends in a spacer shape along sidewalls of the conductive layer 504 and the insulating hard mask 505, and includes an insulating material layer based on a nitride layer.
전도막(504)은 텅스텐, 텅스텐 실리사이드, 코발트 또는 코발트 실리사이드 등을 포함하며, 배리어막(503a)은 Ti, TiN, TiSi2 등의 단독 또는 조합된 구조를 포함한다.The conductive film 504 includes tungsten, tungsten silicide, cobalt or cobalt silicide, and the like, and the barrier film 503a includes a single or combined structure of Ti, TiN, TiSi 2, and the like.
도전패턴이 비트라인일 경우, 도전영역(501)은 비트라인 콘택 플러그 등의 도전성 플러그이며, 폴리실리콘막으로 이루어질 것이다. When the conductive pattern is a bit line, the conductive region 501 is a conductive plug such as a bit line contact plug, and may be made of a polysilicon film.
도 6에서 알 수 있듯이, 도전패턴의 폭(W2)이 하부의 오픈부(H)의 폭 즉, 도전영역(501)의 오픈된 영역의 폭(W1) 보다 좁을 경우 오픈부(H) 내에서의 도전패턴의 양측면에서 보호막(507a)이 배리어막(503a)이 외부로 노출되는 것을 방지하고 있다. 이로 인해 도전패턴 형성 후 실시하는 후속 세정 공정에서 오픈부(H) 내에서의 도전패턴의 양측면에서 노출된 배리어막(503a)을 따른 발생하는 습식 어택이 방지된다.As can be seen in FIG. 6, when the width W2 of the conductive pattern is smaller than the width of the open portion H of the lower portion, that is, the width W1 of the open region of the conductive region 501, in the open portion H, The protective film 507a prevents the barrier film 503a from being exposed to the outside on both sides of the conductive pattern. This prevents the wet attack occurring along the barrier film 503a exposed at both sides of the conductive pattern in the open portion H in the subsequent cleaning step performed after the conductive pattern is formed.
이하, 전술한 구성을 갖는 본 발명의 반도체 소자의 도전패턴 형성 공정을 살펴 본다.Hereinafter, the conductive pattern forming process of the semiconductor device of the present invention having the above-described configuration will be described.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 도전패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 도전패턴 형성 공정을 살펴본다.5A to 5D are cross-sectional views illustrating a conductive pattern forming process according to an embodiment of the present invention. With reference to this, a conductive pattern forming process according to an embodiment of the present invention will be described.
먼저 도 5a에 도시된 바와 같이, 소자분리막과 웰 및 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(도시하지 않음) 도전영역(501)과 절연영역(500)을 정의한다.First, as shown in FIG. 5A, a semiconductor substrate (not shown) conductive region 501 and an insulating region 500 in which various elements for forming a semiconductor device such as an isolation layer and a well and a transistor are formed are defined.
여기서, 도전영역(501)은 도전성 플러그이거나, 도전패턴이거나, 기판의 불순물 확산영역 일 수 있으며, 절연영역(500)은 기판의 필드영역이나 산화막 또는 질화막 등의 절연막일 수도 있다.The conductive region 501 may be a conductive plug, a conductive pattern, or an impurity diffusion region of the substrate, and the insulating region 500 may be an insulating layer such as a field region, an oxide film, or a nitride film of the substrate.
예컨대, 도전영역(501)이 폴리실리콘으로 이루어진 비트라인 콘택 플러그일 경우, 절연영역(500)은 산화막 계열의 층간절연막일 것이다.For example, when the conductive region 501 is a bit line contact plug made of polysilicon, the insulating region 500 may be an oxide-based interlayer insulating layer.
절연영역(500)이 산화막 계열의 층간절연막일 경우 BSG(Boro Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Slicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.When the insulating region 500 is an oxide-based interlayer insulating film, a BSG (Boro Silicate Glass) film, BPSG (Boro Phospho Silicate Glass) film, PSG (Phospho Slicate Glass) film, TEOS (Tetra Ethyl Ortho Silicate) film, HDP (High) Density Plasma oxide film, SOG (Spin On Glass) film, or APL (Advanced Planarization Layer) film, etc. may be used. In addition to the oxide film series, inorganic or organic low dielectric constant films may be used.
이어서, 도전영역(501) 및 절연영역(500) 상에 전술한 산화막 계열의 절연막(502)을 형성한다. Subsequently, the above-described oxide film-based insulating film 502 is formed on the conductive region 501 and the insulating region 500.
이어서, 오픈부 형성용 포토레지스트 패턴 형성을 위한 포토리소그라피 공정을 실시한 다음, 포토레지스트 패턴을 식각마스크로 절연막(502)을 선택적으로 식각하여 도전영역(501)을 오픈시키는 오픈부(H)를 형성한 다음, 애싱 공정을 통해 포토레지스트 패턴을 제거한다.Subsequently, after performing a photolithography process for forming a photoresist pattern for forming an open portion, an open portion H is formed to selectively open the conductive region 501 by selectively etching the insulating layer 502 using the photoresist pattern as an etch mask. Then, the photoresist pattern is removed through an ashing process.
이어서, 오픈부(H)가 형성된 프로파일을 따라 배리어막으로 사용될 Ti막(503)을 형성한다. 한편, 배리어막은 Ti막(503) 이외에 TiN막, TiSi2 등의 단독 또는 이들의 조합된 형태를 포함한다.Subsequently, a Ti film 503 to be used as a barrier film is formed along the profile in which the open portion H is formed. In addition, the barrier film includes a TiN film, a TiN film, TiSi 2 , or the like, or a combination thereof in addition to the Ti film 503.
여기서, 배리어막은 도전패턴의 전도막으로 사용되는 텅스텐막과 산화막 계열인 절연막(502)과의 접촉으로 인한 텅스텐의 산화를 방지하며, 텅스텐막 증착시 발생된 이온들이 하부로 확장하여 도전영역(501)의 특성이 열화되는 것을 방지하는 역할을 한다. Here, the barrier film prevents the oxidation of tungsten due to the contact between the tungsten film used as the conductive film of the conductive pattern and the insulating film 502, which is an oxide film-based layer, and the ions generated during the deposition of the tungsten film extend downward to form a conductive region 501. ) Prevents the deterioration of the characteristics of).
이어서, TiN막(503) 상에 도전패턴용 전도막(504)을 증착한 다음, 전도막(504) 상에 절연성 하드마스크(505)를 증착한다.Subsequently, a conductive pattern conductive film 504 is deposited on the TiN film 503, and then an insulating hard mask 505 is deposited on the conductive film 504.
한편, 도전패턴용 전도막(504)으로 텅스텐막, 텅스텐 실리사이드, 코발트 또는 코발트 실리사이드 등을 포함하는 막을 사용할 수 있다.As the conductive pattern conductive film 504, a film including a tungsten film, tungsten silicide, cobalt or cobalt silicide may be used.
이어서, 절연성 하드마스크(505) 상에 도전패턴 형성을 위한 라인 형태의 포토레지스트 패턴(도시하지 않음)을 오픈부(H)의 폭보다 작은 폭으로 오픈부(H)의 중앙과 오버랩되도록 형성한다.Subsequently, a line-shaped photoresist pattern (not shown) for forming a conductive pattern is formed on the insulating hard mask 505 so as to overlap the center of the open portion H with a width smaller than that of the open portion H. .
절연성 하드마스크(505)는 예컨대, 스토리지노드 등의 후속 콘택 형성을 위한 식각 공정을 진행하는 과정에서 전도막(504)을 보호하기 위한 것으로서, 산화막 계열의 절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.The insulating hard mask 505 is used to protect the conductive film 504 during an etching process for forming a subsequent contact such as a storage node. For example, the insulating hard mask 505 may be formed of a material whose etching rate is significantly different from that of the oxide-based insulating film. use. For example, when an oxide-based film is used as the insulating film, a nitride film-based material such as silicon nitride film (SiN) or a silicon oxynitride film (SiON) is used. When a polymer-based low dielectric film is used as the insulating film, an oxide film-based material is used.
이어서, 포토레지스트 패턴을 식각마스크로 절연성 하드마스크(505)와 전도막(504)가 적층된 구조의 도전패턴을 형성한다.Subsequently, a conductive pattern having a structure in which an insulating hard mask 505 and a conductive film 504 are stacked by using a photoresist pattern as an etch mask is formed.
이어서, 도 5b에 도시된 바와 같이, 오픈부(H) 주변에서 절연막(502) 상부의 Ti막(503)이 제거되도록 Ti막(503)을 식각하여 오픈부(H) 내에 리세스된 형태의 배리어막(503a)을 형성한다.Subsequently, as shown in FIG. 5B, the Ti film 503 is etched to remove the Ti film 503 on the insulating film 502 around the open portion H, and thus, is recessed in the open portion H. The barrier film 503a is formed.
한편, 종래의 경우 배리어막(503a) 형성을 위한 식각 공정에서 배리어막(503a)이 오픈부(H)에서 50% 정도 과도 식각되도록 식각 공정을 실시하였으나, 본 발명에서는 약 10% 정도로 과도 식각 공정을 실시한다.Meanwhile, in the related art, an etching process was performed such that the barrier film 503a was excessively etched by about 50% in the open portion H in the etching process for forming the barrier film 503a. However, in the present invention, the etching process is about 10%. Is carried out.
이러한 전도막(504) 주변의 오픈부(H) 내에서 배리어막(503a)에 대한 과도한 식각으로 인해 홈(506)이 형성된다. 이 때, 오픈부(H) 내에서 배리어막(503a)이 약 300Å ∼ 500Å 정도 손실되도록 하는 것이 바람직하다.In the open portion H around the conductive film 504, a groove 506 is formed due to excessive etching of the barrier film 503a. At this time, it is preferable that the barrier film 503a is lost in the open portion H by about 300 mW to 500 mW.
이어서, 도 5c에 도시된 바와 같이, 배리어막(503a)이 식각되어 홈(506)이 형성된 프로파일을 따라 보호막(506)을 증착하여 홈(506)을 매립시킨다.Subsequently, as shown in FIG. 5C, the barrier film 503a is etched to deposit the passivation film 506 along the profile in which the groove 506 is formed to fill the groove 506.
이 때, 보호막(506)으로는 질화막 계열의 절연성 물질막을 사용하며, 스텝커버리지(Step coverage)가 좋은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함) 방식을 이용하여 배리어막(503a)이 과도 식각되어 형성된 홈(506)을 매립하도록 300Å ∼ 500Å 정도의 두게로 증착한다.In this case, an insulating material film based on a nitride film is used as the protective film 506, and a barrier film 503a is formed by using a low pressure chemical vapor deposition (LPCVD) method having good step coverage. ) Is deposited at a thickness of about 300 kV to 500 kV so as to fill the groove 506 formed by over-etching.
이어서, 도 5d에 도시된 바와 같이, 절연막(502) 상에서 보호막(507)이 제거되는 식각 타겟으로 전면식각을 실시함으로써, 전도막(504) 주변에서 배리어막( 503a)이 노출되는 것을 막기 위해 홈(506)의 일부를 채우는 보호막(507a)을 형성한다.Subsequently, as shown in FIG. 5D, the entire surface is etched with an etching target from which the passivation layer 507 is removed on the insulating layer 502 to prevent the barrier layer 503a from being exposed around the conductive layer 504. A protective film 507a filling a part of 506 is formed.
전면식각에 따라 보호막(507a)은 전도막(504) 및 절연성 하드마스크(505)의 측벽을 따라 스페이서 형상을 갖게 된다.According to the front surface etching, the passivation layer 507a has a spacer shape along sidewalls of the conductive layer 504 and the insulating hard mask 505.
한편, 추가의 과도 식각 공정을 실시할 수 있다. 이는남아 있을지 모르는 전도막(504) 식각시 부족했던 과도 식각을 충분히 해 줌으로써, 배리어막(503a)의 레지듀(Residue)를 제거하기 위한 것이다. 배리어막(503a)은 Cl2 또는 BCl3 등의 클로린(Clorine)계 가스에 의해 식각율이 높기 때문에 과도 식각을 하는 동안 홈(506)을 매립하고 있는 보호막(507a)은 제거되지 않고, 오픈부(H) 내부의 배리어막(503a) 및 도전영역(501)의 어택을 방지한다.On the other hand, an additional transient etching process can be performed. This is to remove the residue of the barrier film 503a by sufficiently providing the excessive etching that was insufficient during the etching of the conductive film 504 that may remain. Since the barrier film 503a has a high etching rate due to a chlorine-based gas such as Cl 2 or BCl 3 , the protective film 507a filling the groove 506 is not removed during the excessive etching. (H) Attack of the barrier film 503a and the conductive region 501 inside is prevented.
이어서, 식각 부산물을 제거하기 위해 세정 공정을 실시한다. 한편, 보호막(507a)이 배리어막(503a)의 노출을 막고 있으므로 세정 공정에서 배리어막(503a) 및 도전영역(501)의 습식 어택이 방지되며, 이로 인해 보이드가 생성되지 않는다. A cleaning process is then performed to remove the etch byproducts. On the other hand, since the protective film 507a prevents the exposure of the barrier film 503a, wet attack of the barrier film 503a and the conductive region 501 is prevented in the cleaning process, and thus voids are not generated.
전술한 바와 같이 이루어지는 본 발명은, 자신의 폭이 하부의 플러그의 폭보다 좁은 도전패턴 형성시 도전패턴 형성시 배리어막에 대한 과도 식각을 약 10% 내외로 한 다음, 도전패턴의 스페이서를 형성하여 홈 내부를 스페이서로 채움으로써, 도전패턴 형성시 충분한 과도 식각을 할 수 있도록 하면서, 후속 세정 공정에서의 홈을 통한 배리어막으로의 습식 어택을 방지할 수 있음을 실시예를 통해 알아 보았다. According to the present invention made as described above, when forming a conductive pattern having a width smaller than that of a lower plug, the transient etching of the barrier layer is about 10%, and then a spacer of the conductive pattern is formed. By filling the grooves with spacers, the present invention has been found to prevent wet attack to the barrier film through the grooves in the subsequent cleaning process while allowing sufficient over etching during the formation of the conductive pattern.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은, 배리어막의 습식 어택을 방지하고 보이드 현상을 억제함으로써, 반도체 소자의 수율을 향상시키는 효과가 있다.The present invention as described above has the effect of improving the yield of the semiconductor device by preventing the wet attack of the barrier film and suppressing the void phenomenon.
도 1은 비트라인 및 비트라인 콘택을 도시한 평면 사진.1 is a planar photograph showing a bitline and bitline contacts.
도 2는 도 1을 a-a' 방향으로 절취한 단면 사진.FIG. 2 is a cross-sectional photograph of FIG. 1 taken in the a-a 'direction. FIG.
도 3은 비트라인 콘택 하부의 습식 어택을 도시한 단면 사진.3 is a cross-sectional photograph showing the wet attack under the bitline contacts.
도 4는 비트라인 콘택에 형성된 홈 부분으로의 습식 어택을 도시한 단면 사진.4 is a cross-sectional photograph showing the wet attack to the groove portion formed in the bitline contact.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 도전패턴 형성 공정을 도시한 단면도.5A to 5D are cross-sectional views illustrating a conductive pattern forming process according to an embodiment of the present invention.
도 6은 본 발명의 일실시예에 따른 반도체 소자의 도전패턴이 형성된 단면도. 6 is a cross-sectional view of the conductive pattern of the semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
500: 절연영역 501 : 도전영역500: insulation region 501: conductive region
502 : 절연막 503a : 배리어막502: insulating film 503a: barrier film
504 : 전도막 505 : 절연성 하드마스크 504: conductive film 505: insulating hard mask
507a : 보호막 H : 오픈부 507a: protective film H: open portion
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