KR20050118470A - Method of forming a matal line in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 하부 구리 배선이 형성된 반도체 기판이 제공되는 단계와, NH3 플라즈마 처리와 SiH4 플라즈마 처리를 반복적으로 실시하여 상기 하부 구리 배선 표면에 캐핑층을 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 패터닝하여 다마신 패턴을 형성하는 단계와, 상기 다마신 패턴이 매립되도록 상부 구리 배선을 형성하는 단계를 포함함으로써 동작 속도 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법이 제시된다.The present invention relates to a method for forming a metal wiring of a semiconductor device, comprising the steps of providing a semiconductor substrate having a lower copper wiring, and repeatedly performing NH 3 plasma treatment and SiH 4 plasma treatment to form a capping layer on the lower copper wiring surface. And forming a damascene pattern by forming an interlayer insulating film over the entire structure, and forming a damascene pattern, and forming an upper copper wiring to fill the damascene pattern, thereby improving operation speed and reliability. A metal wiring formation method of a semiconductor device can be presented.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a matal line in a semiconductor device} Method of forming a metal line of a semiconductor device {Method of forming a matal line in a semiconductor device}

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 NH3 및 SiH4 가스를 이용한 플라즈마 처리를 반복적으로 실시하여 하부 구리 배선 상부에만 선택적으로 캐핑층을 형성함으로써 동작 속도 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and in particular, by repeatedly performing plasma treatment using NH 3 and SiH 4 gases to selectively form a capping layer only on the upper copper wirings, thereby improving operating speed and reliability. A metal wiring formation method of a semiconductor element which exists.

구리를 이용하는 금속 배선 형성 공정에서 하부 구리 배선을 형성한 후 층간 절연막 형성을 형성할 때 하부 구리 배선으로부터 층간 절연막으로 구리가 확산되는 것을 방지하고 층간 절연막과의 식각 선택비를 확보하기 위해 하부 구리 배선 상부에 확산 방지막을 형성하고 있다. 그러나, 이러한 확산 방지막은 대부분이 높은 유전율을 갖고 있기 때문에 결국 층간 절연막의 유효 유전 상수의 상승을 초래하여 소자의 동작 속도를 저하시킬 뿐만 아니라 하부 구리 배선과의 계면 접합 특성도 좋지 않기 때문에 신뢰성 평가시에 소자의 라이프 타임을 감소시키는 문제를 초래하고 있다. When forming the interlayer insulating film after forming the lower copper wiring in the metal wiring forming process using copper, the lower copper wiring to prevent diffusion of copper from the lower copper wiring into the interlayer insulating film and to secure an etch selectivity with the interlayer insulating film. A diffusion barrier is formed on top. However, since most of these diffusion barrier films have a high dielectric constant, the effective dielectric constant of the interlayer insulating film is raised, which not only lowers the operation speed of the device but also has poor interface bonding properties with the lower copper wiring. This has caused a problem of reducing the lifetime of the device.

본 발명의 목적은 층간 절연막을 형성하기 이전에 플라즈마 처리를 반복적으로 실시하여 하부 구리 배선 상부에만 선택적으로 확산 방지막을 형성함으로써 층간 절연막 형성시 구리의 외부 확산을 방지할 수 있어 소자 특성의 열화를 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다. An object of the present invention is to repeatedly perform plasma treatment prior to forming the interlayer insulating film to form a diffusion barrier only on the lower copper wiring to prevent external diffusion of copper when forming the interlayer insulating film to prevent deterioration of device characteristics. A metal wiring formation method of a semiconductor element can be provided.

본 발명의 다른 목적은 하부 구리 배선을 형성한 후 NH3 플라즈마 처리 및 SiH4 플라즈마 처리를 반복적으로 실시함으로써 하부 구리 배선 표면에 Cu-Si-N로 구성된 캐핑층을 형성하여 기존에 사용하던 확산 방지막의 제거가 가능하므로 확산 방지막에 의한 층간 절연막의 유효 유전 상수 증가 및 신뢰성 열화를 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.Another object of the present invention is to form a capping layer consisting of Cu-Si-N on the surface of the lower copper wiring by repeatedly performing the NH 3 plasma treatment and SiH 4 plasma treatment after the lower copper wiring to form a diffusion barrier film used in the past The present invention provides a method for forming a metal wiring of a semiconductor device which can prevent the increase of the effective dielectric constant and deterioration of reliability of the interlayer insulating film by the diffusion barrier.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 (a) 하부 구리 배선이 형성된 반도체 기판이 제공되는 단계와, (b) NH3 플라즈마 처리와 SiH4 플라즈마를 반복적으로 실시하여 상기 하부 구리 배선 표면에 캐핑층을 형성하는 단계와, (c) 전체 구조 상부에 층간 절연막을 형성한 후 패터닝하여 다마신 패턴을 형성하는 단계와, (d) 상기 다마신 패턴이 매립되도록 상부 구리 배선을 형성하는 단계를 포함한다.The metal wiring forming method of the semiconductor device according to the present invention comprises the steps of (a) providing a semiconductor substrate having a lower copper wiring, (b) repeatedly performing NH 3 plasma treatment and SiH 4 plasma to the lower copper wiring surface Forming a capping layer, (c) forming an interlayer insulating film over the entire structure, and then patterning to form a damascene pattern; and (d) forming an upper copper wiring to fill the damascene pattern. Include.

상기 (b) 단계는 NH3 플라즈마 처리, Ar 퍼지, SiH4 플라즈마 처리 및 Ar 퍼지를 순차적으로 수회 반복한다.Step (b) repeats the NH 3 plasma treatment, Ar purge, SiH 4 plasma treatment and Ar purge several times in sequence.

상기 (b) 단계는 SiH4 플라즈마 처리, Ar 퍼지, NH3 플라즈마 처리 및 Ar 퍼지를 순차적으로 수회 반복한다.Step (b) repeats the SiH 4 plasma treatment, Ar purge, NH 3 plasma treatment and Ar purge in sequence several times.

상기 (b) 단계는 기판 온도를 200 내지 400℃로 유지하고, 100W 내지 2㎾의 파워를 인가하며, 가스 유량을 5 내지 500sccm의 범위에서 조절하면서 실시한다.The step (b) is carried out while maintaining the substrate temperature at 200 to 400 ° C, applying a power of 100 W to 2 kW, and adjusting the gas flow rate in the range of 5 to 500 sccm.

상기 (b) 단계를 실시하기 이전에 상기 하부 구리 배선을 소정 깊이로 리세스하는 단계를 더 포함한다.Recessing the lower copper wiring to a predetermined depth prior to the step (b).

상기 (c) 단계의 다마신 패턴을 형성한 후 아르곤 스퍼터 공정을 실시하여 상기 캐핑층을 제거하는 단계를 더 포함한다. The method may further include removing the capping layer by performing an argon sputtering process after forming the damascene pattern of step (c).

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.1 (a) to 1 (d) are cross-sectional views of devices sequentially shown in order to explain a method for forming metal wirings of a semiconductor device according to the present invention.

도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 제 1 층간 절연막(12)을 형성한다. 제 1 층간 절연막(12)의 소정 영역을 패터닝한 후 전체 구조 상부에 제 1 확산 방지막(13) 및 제 1 구리층(14)을 형성한다. 제 1 구리층(14) 및 제 1 확산 방지막(13)을 연마하여 하부 구리 배선을 형성한다.Referring to FIG. 1A, a first interlayer insulating layer 12 is formed on a semiconductor substrate 11 on which a predetermined structure is formed. After the predetermined region of the first interlayer insulating layer 12 is patterned, the first diffusion barrier 13 and the first copper layer 14 are formed on the entire structure. The first copper layer 14 and the first diffusion barrier film 13 are polished to form lower copper wirings.

도 1(b)를 참조하면, NH3 플라즈마 처리와 SiH4 플라즈마를 반복적으로 실시하여 제 1 구리층(14)의 표면에 Cu-Si-N 캐핑층(15)을 형성한다. 이때, 반복적인 플라즈마 처리는 기판 온도를 200∼400℃로 유지하고, 100W∼2㎾의 파워(power)를 인가하며, 가스 유량을 5∼500sccm의 범위에서 조절하면서 NH3 플라즈마 처리, Ar 퍼지, SiH4 플라즈마 처리 및 Ar 퍼지를 순차적으로 수회 반복하거나 SiH4 플라즈마 처리, Ar 퍼지, NH3 플라즈마 처리 및 Ar 퍼지를 순차적으로 수회 반복하여 50∼100Å 정도의 두께로 캐핑층(15)을 형성한다. 한편, 이러한 반복적인 플라즈마 처리에 의해 캐핑층(15)의 부피가 팽창하여 하부 구리 배선의 높이가 높아질수도 있는데, 이 경우에는 플라즈마 처리를 하기 이전에 화학적 식각 방법을 이용하여 하부 구리 배선을 미리 리세스한 후 캐핑층(15)을 형성한다.Referring to FIG. 1B, a Cu—Si—N capping layer 15 is formed on the surface of the first copper layer 14 by repeatedly performing NH 3 plasma treatment and SiH 4 plasma. In this case, the repetitive plasma treatment maintains the substrate temperature at 200 to 400 ° C., applies a power of 100 W to 2 kW, and adjusts the gas flow rate in the range of 5 to 500 sccm while NH 3 plasma treatment, Ar purge, SiH 4 plasma treatment and Ar purge may be repeated several times in succession, or SiH 4 plasma treatment, Ar purge, NH 3 plasma treatment and Ar purge may be repeated several times in order to form a capping layer 15 with a thickness of about 50 to 100 kPa. Meanwhile, the volume of the capping layer 15 may be expanded by the repetitive plasma treatment to increase the height of the lower copper interconnection. In this case, the lower copper interconnection may be preliminarily prepared by using a chemical etching method before the plasma treatment. After access, the capping layer 15 is formed.

도 1(c)를 참조하면, 전체 구조 상부에 제 2 층간 절연막(16) 및 하드 마스크막(17)을 형성한 후 비아홀 마스크 및 트렌치 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 2 층간 절연막(16)을 패터닝하여 비아홀 및 트렌치로 구성된 듀얼 다마신 패턴을 형성한다. 이때, 하부 구리 배선은 캐핑층(15)에 의해 피복되어 있기 때문에 제 2 층간 절연막(16)을 형성하기 이전에 확산 방지막을 형성하지 않아도 후속 공정에서 구리의 산화 및 확산을 방지할 수 있다.Referring to FIG. 1C, after forming the second interlayer insulating layer 16 and the hard mask layer 17 on the entire structure, the second interlayer insulating layer 16 is formed by a lithography process and an etching process using a via hole mask and a trench mask. ) Is patterned to form a dual damascene pattern consisting of via holes and trenches. At this time, since the lower copper wiring is covered by the capping layer 15, it is possible to prevent oxidation and diffusion of copper in a subsequent process even without forming a diffusion barrier before forming the second interlayer insulating layer 16.

도 1(d)를 참조하면, 아르곤 스퍼터를 이용한 비아홀 및 트렌치의 클리닝 공정으로 캐핑층(15)을 제거한다. 한편, 캐핑층(15)은 비아홀 형성 공정에서 식각 정지막으로 사용하여 제거할 수도 있다. 전체 구조 상부에 제 2 확산 방지막(18) 및 구리 시드층(도시안됨)을 형성한 후 전기 도금 방법으로 제 2 구리층(19)을 형성한다. 그리고, 제 2 구리층(19), 제 2 확산 방지막(18) 및 하드 마스크막(17)을 연마하여 상부 구리 배선을 형성한다. Referring to FIG. 1 (d), the capping layer 15 is removed by a cleaning process of via holes and trenches using an argon sputter. Meanwhile, the capping layer 15 may be removed using the etch stop layer in the via hole forming process. After forming the second diffusion barrier layer 18 and the copper seed layer (not shown) on the entire structure, the second copper layer 19 is formed by an electroplating method. Then, the second copper layer 19, the second diffusion barrier film 18 and the hard mask film 17 are polished to form upper copper wiring.

상술한 바와 같이 본 발명에 의하면, 반복적인 플라즈마 처리를 실시하여 층간 절연막을 형성하기 이전에 하부 배선 상부에만 캐핑층을 형성함으로써 기존의 확산 방지막 형성 공정을 생략할 수 있어 공정을 단순화시킬 수 있고, 층간 절연막의 유효 유전 상수값을 감소시킬 수 있어 RC 딜레이에 의한 소자의 동작 속도를 개선할 수 있다. 또한, 기존의 확산 방지막과 하부 구리 배선의 계면에서 발생하는 신뢰성 문제를 개선할 수 있으며, 상부 구리 배선을 형성할 때 캐핑층이 존재하므로 프리클리닝시 비아홀 측벽에 구리가 재증착되는 현상을 방지할 수 있어 신뢰성을 향상시킬 수 있다. As described above, according to the present invention, the capping layer is formed only on the lower wirings before the interlayer insulating film is formed by repeating the plasma treatment, so that the existing diffusion barrier film forming process can be omitted, thereby simplifying the process. Since the effective dielectric constant of the interlayer insulating film can be reduced, the operation speed of the device due to the RC delay can be improved. In addition, reliability problems occurring at the interface between the existing diffusion barrier layer and the lower copper wiring can be improved, and a capping layer exists when forming the upper copper wiring, thereby preventing the redeposition of copper on the sidewalls of the via hole during precleaning. Can improve the reliability.

도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도. 1 (a) to 1 (d) are cross-sectional views of devices sequentially shown to explain a method for forming metal wirings of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11 : 반도체 기판 12 : 제 1 층간 절연막11 semiconductor substrate 12 first interlayer insulating film

13 : 제 1 확산 방지막 14 : 제 1 구리층13: 1st diffusion prevention film 14: 1st copper layer

15 : 캐핑층 16 : 제 2 층간 절연막15 capping layer 16 second interlayer insulating film

17 : 하드 마스크막 18 : 제 2 확산 방지막17 hard mask film 18 second diffusion barrier film

19 : 제 2 구리층 19: second copper layer

Claims (7)

(a) 하부 구리 배선이 형성된 반도체 기판이 제공되는 단계;(a) providing a semiconductor substrate having a lower copper wiring formed thereon; (b) NH3 플라즈마 처리와 SiH4 플라즈마를 반복적으로 실시하여 상기 하부 구리 배선 표면에 캐핑층을 형성하는 단계;(b) repeatedly performing NH 3 plasma treatment and SiH 4 plasma to form a capping layer on the lower copper interconnect surface; (c) 전체 구조 상부에 층간 절연막을 형성한 후 패터닝하여 다마신 패턴을 형성하는 단계; 및(c) forming an interlayer insulating film over the entire structure and then patterning to form a damascene pattern; And (d) 상기 다마신 패턴이 매립되도록 상부 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.(d) forming an upper copper wiring to fill the damascene pattern. 제 1 항에 있어서, 상기 (b) 단계는 NH3 플라즈마 처리, Ar 퍼지, SiH4 플라즈마 처리 및 Ar 퍼지를 순차적으로 수회 반복하는 반도체 소자의 금속 배선 형성 방법.The method of claim 1, wherein the step (b) repeats the NH 3 plasma treatment, the Ar purge, the SiH 4 plasma treatment, and the Ar purge sequentially several times. 제 1 항에 있어서, 상기 (b) 단계는 SiH4 플라즈마 처리, Ar 퍼지, NH3 플라즈마 처리 및 Ar 퍼지를 순차적으로 수회 반복하는 반도체 소자의 금속 배선 형성 방법.The method of claim 1, wherein the step (b) repeats the SiH 4 plasma treatment, the Ar purge, the NH 3 plasma treatment, and the Ar purge in sequence. 제 1 항에 있어서, 상기 (b) 단계는 기판 온도를 200 내지 400℃로 유지하고, 100W 내지 2㎾의 파워를 인가하며, 가스 유량을 5 내지 500sccm의 범위에서 조절하면서 실시하는 반도체 소자의 금속 배선 형성 방법.The metal of the semiconductor device of claim 1, wherein the step (b) is performed while maintaining the substrate temperature at 200 to 400 ° C., applying a power of 100 W to 2 kW, and adjusting the gas flow rate in a range of 5 to 500 sccm. Wiring formation method. 제 1 항에 있어서, 상기 (b) 단계를 실시하기 이전에 상기 하부 구리 배선을 소정 깊이로 리세스하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.The method of claim 1, further comprising recessing the lower copper wiring to a predetermined depth before performing the step (b). 제 1 항에 있어서, 상기 캐핑층은 상기 (b) 단계를 통하여 상기 구리 배선의 표면이 Cu에서 Cu-Si-N으로 개질되어 형성되는 반도체 소자의 금속 배선 형성 방법.The method of claim 1, wherein the capping layer is formed by modifying a surface of the copper wiring from Cu to Cu—Si—N through step (b). 제 1 항에 있어서, 상기 (c) 단계의 다마신 패턴을 형성한 후 아르곤 스퍼터 공정을 실시하여 상기 캐핑층을 제거하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.The method of claim 1, further comprising removing the capping layer by performing an argon sputtering process after forming the damascene pattern of step (c).
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