KR20050117034A - Generation device of test-mode entry/exit signal and operation method there for - Google Patents
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Abstract
본 발명은 안정적으로 테스트모드에 진입할 수 있는 테스트모드 진입/탈출신호발생장치 및 그를 위한 구동방법을 제공하기 위한 것으로, 이를 위한 본 발명으로 외부커맨드를 디코딩하여 모드레지스터설정신호를 생성하기 위한 커맨드 디코딩수단; 상기 모드레지스터 설정신호에 응답하여 테스트모드로의 진입 또는 탈출 여부를 감지하기 위한 테스트모드 진입/탈출 감지수단; 및 상기 테스트모드 진입/탈출 감지수단에 의해 탈출이 감지된 경우에는 테스트모드 탈출신호를 생성하며, 진입이 감지된 경우에는 특정 데이터가 입력된 경우에 한해 테스트모드 진입신호를 생성하는 신호생성수단을 구비하는 테스트모드 진입/탈출신호 발생장치를 제공한다. The present invention is to provide a test mode entry / exit signal generator which can stably enter a test mode and a driving method therefor. The present invention provides a command for generating a mode register setting signal by decoding an external command. Decoding means; Test mode entry / exit detection means for detecting whether the device enters or exits a test mode in response to the mode register setting signal; And a signal generation means for generating a test mode escape signal when an escape is detected by the test mode entry / egress detection means, and generating a test mode entry signal only when specific data is input when an entry is detected. Provided is a test mode entry / exit signal generator.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 특히 안정적으로 테스트모드로 진입하는 테스트모드 진입 및 탈출신호 발생장치 및 그의 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a test mode entry and exit signal generator and a driving method thereof, which stably enter a test mode.
일반적으로, 디램(DRAM)에서는 테스트 비용을 낮추고 수율, 신뢰도 향상 등을 위해 특별히 필요한 테스트들이 있다. 예를 들면, 멀티(Multi) 비트(Bit) 테스트, 리던던시(Redundancy) 셀 치환, 웨이퍼 번인 테스트(Wafer Burn-in Test) 등이 그것이다. 이러한 테스트들은 디램(DRAM)의 노멀(Normal) 동작과 다르게 작동하기 때문에 이들 테스트모드로의 입출력 과정이 필요하다.In general, there are tests in DRAM that are specially needed for lowering test costs and improving yield and reliability. Examples include multi-bit tests, redundancy cell replacements, wafer burn-in tests, and the like. These tests operate differently from the normal operation of DRAM, which requires input and output to these test modes.
도 1은 종래기술에 따른 테스트모드 진입/탈출신호 발생장치의 블록도이다.1 is a block diagram of a test mode entry / exit signal generator according to the prior art.
도 1를 참조하면, 종래기술에 따른 테스트모드 진입/탈출신호 발생장치는 외부커맨드(/cs, /ras, /cas, /we, clkp)를 디코딩하여 모드레지스터설정신호(mrsp6)를 활성화시키기 위한 커맨드 디코딩부(10)와, 모드레지스터 설정신호(mrsp6)와 어드레스(add<7>)를 입력받아 테스트모드로의 진입인지 또는 탈출인지 여부를 감지하기 위한 테스트모드 진입/탈출 감지부(20)를 구비한다.Referring to FIG. 1, the test mode entry / exit signal generator according to the related art decodes an external command (/ cs, / ras, / cas, / we, clkp) to activate the mode register setting signal mrsp6. The test mode entry / exit detection unit 20 for receiving the command decoding unit 10, the mode register setting signal mrsp6, and the address add <7>, to detect whether the test mode is entered or exited. It is provided.
간략히 동작을 살펴보면, 커맨드 디코딩부(10)가 인가된 외부커맨드(/cs, /ras, /cas, /we, clkp)를 디코딩하여 모드레지스터 설정신호(mrsp6)를 활성화시키면, 이에 응답하여 테스트모드 진입/탈출 감지부(20)가 어드레스(add<7>)의 논리레벨에 따라 테스트모드로의 진입인지 또는 탈출인지를 감지하여 테스트모드 진입신호(tmregset) 또는 테스트모드 탈출신호(tmexit)를 활성화시킨다.Briefly referring to the operation, when the command decoding unit 10 decodes the applied external commands (/ cs, / ras, / cas, / we, clkp) to activate the mode register setting signal mrsp6, in response to the test mode The entry / exit detection unit 20 detects whether the test mode enters or exits the test mode according to the logic level of the address (add <7>) to activate the test mode entry signal (tmregset) or the test mode exit signal (tmexit). Let's do it.
한편, 이러한 종래기술을 이용하는 경우 사용자가 예상치 못한 순간에 소자가 테스트모드로 진입하게 되어 불안정한 동작이 유발될 수 있다. 즉, 테스트모드로의 진입이 모드레지스터설정신호와 어드레스 한 비트에 의해 결정되기 때문에, 테스트모드로의 진입이 너무 단순하여 모드레지스터의 입력시 어드레스의 입력 실수로 오류가 발생할 수 있다. On the other hand, in the case of using the prior art, the device enters the test mode at an unexpected moment, which may cause unstable operation. That is, since the entry into the test mode is determined by the mode register setting signal and one bit addressed, the entry into the test mode is too simple and an error may occur due to an error in an address input when the mode register is input.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 안정적으로 테스트모드에 진입할 수 있는 테스트모드 진입/탈출신호발생장치 및 그를 위한 구동방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a test mode entry / exit signal generator capable of stably entering a test mode and a driving method therefor.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트모드 진입/탈출신호 발생장치는 외부커맨드를 디코딩하여 모드레지스터설정신호를 생성하기 위한 커맨드 디코딩수단; 상기 모드레지스터 설정신호에 응답하여 테스트모드로의 진입 또는 탈출 여부를 감지하기 위한 테스트모드 진입/탈출 감지수단; 및 상기 테스트모드 진입/탈출 감지수단에 의해 탈출이 감지된 경우에는 테스트모드 탈출신호를 생성하며, 진입이 감지된 경우에는 특정 데이터가 입력된 경우에 한해 테스트모드 진입신호를 생성하는 신호생성수단을 구비한다.According to an aspect of the present invention, there is provided a test mode entry / exit signal generator, including: command decoding means for generating a mode register setting signal by decoding an external command; Test mode entry / exit detection means for detecting whether the device enters or exits a test mode in response to the mode register setting signal; And a signal generation means for generating a test mode escape signal when an escape is detected by the test mode entry / egress detection means, and generating a test mode entry signal only when specific data is input when an entry is detected. Equipped.
본 발명의 다른 측면에 따른 테스트모드 진입/탈출신호 발생장치의 구동방법은 모드레지스터 설정신호의 활성화에 응답하여 테스트모드 진입 여부를 감지하고, 인가된 데이터가 약속된 데이터인지 판별하는 감지 및 판별단계; 및 상기 판별단계에서 약속된 데이터인 것이 확인된 경우 테스트모드 진입신호를 활성화시키는 단계를 갖는다.According to another aspect of the present invention, a method of driving a test mode entry / exit signal generating device detects whether a test mode enters in response to an activation of a mode register setting signal, and detects and determines whether the applied data is the promised data. ; And activating a test mode entry signal when it is confirmed that the data is promised in the determination step.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 2는 본 발명의 일 실시예에 따른 테스트모드 진입/탈출신호 발생장치의 블록 구성도이다.2 is a block diagram of an apparatus for generating a test mode entry / exit signal according to an embodiment of the present invention.
도 2는 참조하면, 본 발명의 일 실시예에 따른 테스트모드 진입/탈출신호 발생장치는 외부커맨드(/cs, /we, /ras, /cas, clkp)를 디코딩하여 모드레지스터설정신호(mrsp6)를 생성하기 위한 커맨드 디코딩부(100)와, 모드레지스터 설정신호(mrsp6)에 응답하여 테스트모드로의 진입 또는 탈출 여부를 감지하기 위한 테스트모드 진입/탈출 감지부(200)와, 테스트모드 진입/탈출 감지부(200)에 의해 탈출이 감지된 경우에는 테스트모드 탈출신호(trst)를 생성하며, 진입이 감지된 경우에는 특정 데이터가 입력된 경우에 한해 테스트모드 진입신호(tspset)를 생성하는 신호생성부(300)를 구비한다.2, the test mode entry / exit signal generator according to an embodiment of the present invention decodes the external command (/ cs, / we, / ras, / cas, clkp) mode register setting signal (mrsp6) A command decoding unit 100 for generating a test mode, a test mode entry / exit detection unit 200 for detecting whether the test mode enters or exits in response to the mode register setting signal mrsp6, and the test mode entry / exit When an escape is detected by the escape detecting unit 200, a test mode escape signal trst is generated, and when an escape is detected, a signal that generates a test mode entry signal tspset only when specific data is input. The generation unit 300 is provided.
그리고 신호생성부(300)는 테스트모드 진입/탈출 감지부(200)의 진입감지신호(tmregset)가 활성화되고, 헥사코드 '7h'가 인가되고, 이어 진입감지신호(tmregset)가 재차 활성화되고, 헥사코드 '2h'가 인가된 경우 상기 테스트모드 진입신호(tspset)를 활성화시키고, 테스트모드 진입/탈출 감지부(200)의 탈출감지신호(tmexit)에 응답하여 테스트모드 탈출신호(trst)를 활성화시키기 위한 출력부(340)와, 파워업신호(pwrup)에 응답하여 출력부(340)의 테스트모드 진입신호(tspset) 및 테스트모드 탈출신호(trst)를 초기화시키기 위한 초기화부(320)를 구비한다.In addition, the signal generator 300 is activated by the entry detection signal (tmregset) of the test mode entry / exit detection unit 200, the hexacode '7h' is applied, and then the entry detection signal (tmregset) is activated again, When the hexa code '2h' is applied, the test mode entry signal tspset is activated, and the test mode escape signal trst is activated in response to the escape detection signal tmexit of the test mode entry / exit detection unit 200. And an initialization unit 320 for initializing the test mode entry signal tspset and the test mode escape signal trst of the output unit 340 in response to the power-up signal pwrup. do.
또한, 초기화부(320)는 파워업신호(pwrup)의 비활성화 시 테스트모드 진입/탈출 감지부(200)의 탈출감지신호(tmexit)를 전달한다.In addition, the initialization unit 320 transmits the escape detection signal tmexit of the test mode entry / exit detection unit 200 when the power-up signal pwrup is inactivated.
또한, 테스트모드 진입/탈출 감지부(200)는 모드레지스터 설정신호(mrsp6)의 활성화에 응답하여 어드레스 add<7>의 논리레벨에 따라 진입감지신호(tmregset) 또는 탈출감지신호(tmexit)를 생성한다.In addition, the test mode entry / exit detection unit 200 generates an entry detection signal (tmregset) or an escape detection signal (tmexit) according to the logic level of the address add <7> in response to the activation of the mode register setting signal mrsp6. do.
참고적으로, 전술한 특정 데이터는 어드레스 add<8:10>을 통해 순차적으로 인가된 헥사코드 '7h'와 '2h'이며, 이를 정리한 것이 하기 표 1이다.For reference, the specific data described above are hexacodes '7h' and '2h' sequentially applied through the address add <8:10>, which are summarized in Table 1 below.
다음에서는 도 2를 참조하여 본 발명의 일 실시예에 따른 테스트모드 진입/탈출신호 발생장치의 동작을 살펴보도록 한다. Next, the operation of the test mode entry / exit signal generator according to an embodiment of the present invention will be described with reference to FIG. 2.
먼저, DRAM의 초기화 동작에 의해 파워업신호(pwrup)가 활성화되면, 초기화부(320)가 탈출감지신호(tmexit)의 논리레벨에 상관없이 파워업신호(pwrup)에 응답하여 출력신호(tmrst_trg)를 활성화시켜, 출력부(340)가 초기화되어 테스트진입신호(tspset)와 테스트탈출신호(trst)를 비활성화시키도록 한다.First, when the power-up signal pwrup is activated by the initialization operation of the DRAM, the initialization unit 320 responds to the power-up signal pwrup regardless of the logic level of the escape detection signal tmexit, and outputs the signal tmrst_trg. By activating, the output unit 340 is initialized to deactivate the test entry signal tspset and the test escape signal trst.
또한, 테스트모드에 진입하는 경우를 살펴보면, 커맨드 디코딩부(100)가 외부커맨드(/cs, /we, /ras, /cas, clkp)를 디코딩하여 모드레지스터 설정신호(mrstp6)를 활성화시키면, 테스트모드 진입/탈출감지부(200)가 이에 응답하여 어드레스 add<7>의 논리레벨이 'H'인지를 감지하여 진입감지신호(tmregset)를 활성화시킨다. 따라서, 출력부(340)가 진입감지신호(tmregset)에 의해 액티브되어, 어드레스 add<8:10>로 헥사코드 '7h'가 인가되는지를 확인한다. 이어 테스트므도 진입/탈출 감지부(200)가 재차 진입감지신호(tmregset)를 활성화시키면, 출력부(340)가 어드레스 add<8:10>로 헥사코드 '2h'가 순차적으로 인가되는지를 확인하여 테스트모드 진입신호(tspset)를 활성화시켜 테스트모드로 진입하도록 한다.In addition, when the test mode is entered, the command decoding unit 100 decodes the external commands (/ cs, / we, / ras, / cas, clkp) to activate the mode register setting signal mrstp6. In response, the mode entry / exit detection unit 200 detects whether the logic level of address add <7> is 'H' and activates the entry detection signal tmregset. Accordingly, the output unit 340 is activated by the entry detection signal tmregset to confirm whether the hexacode '7h' is applied to the address add <8:10>. Subsequently, when the entry / exit detection unit 200 activates the entry detection signal tmregset again, the test unit checks whether the hexadecimal code '2h' is sequentially applied to the address add <8:10>. To enter the test mode by activating the test mode entry signal (tspset).
끝으로, 테스트모드를 탈출하는 경우를 살펴보면, 커맨드 디코딩부(100)가 외부커맨드(/cs, /we, /ras, /cas, clkp)를 디코딩하여 모드레지스터 설정신호(mrsp6)를 활성화시키며, 테스트모드 진입/탈출 감지부(200)가 이에 응답하여 어드레스 add<7>의 논리레벨이 'L'인지를 감지하여 탈출감지신호(tmexit)를 활성화시킨다. 이에 응답하여 초기화부(320)는 출력신호(tmrst_trg)를 활성화시키며, 확인부(340)는 초기화부(320)의 출력신호(tmrst_trg)에 응답하여 테스트모드 탈출신호(trst)를 활성화시키므로, 테스트모드를 종료시킨다.Finally, the case of exiting the test mode, the command decoding unit 100 decodes the external commands (/ cs, / we, / ras, / cas, clkp) to activate the mode register setting signal mrsp6, In response, the test mode entry / exit detection unit 200 detects whether the logic level of address add <7> is 'L' and activates the escape detection signal tmexit. In response, the initialization unit 320 activates the output signal tmrst_trg, and the verification unit 340 activates the test mode escape signal trst in response to the output signal tmrst_trg of the initialization unit 320. Exit the mode.
이와같이 전술한 본 발명에 따른 테스트모드 진입/탈출신호 발생장치는 모드레지스터설정신호(mrsp6) 및 어드레스 add<7>의 활성화로 테스트모드로의 진입이 감지되면, 어드레스핀 add<8:10>을 통해 설정된 '7h'와 '2h'가 순차적으로 입력되는지를 판별하여, 입력된 경우에 한해 테스트모드로 진입하므로, 종래와 같이 사용자가 원치않는 순간에 테스트모드로 진입하는 것을 방지할 수 있다.As described above, when the test mode entry / exit signal generator according to the present invention detects the entry into the test mode by activating the mode register setting signal mrsp6 and the address add <7>, the address pin add <8:10> is detected. By determining whether the set '7h' and '2h' is sequentially input through, enters the test mode only when the input is input, it is possible to prevent the user from entering the test mode at an undesired moment as in the prior art.
도 3은 도 2의 출력부(340)의 내부 블록구성도이다.3 is an internal block diagram of the output unit 340 of FIG. 2.
도 3을 참조하면, 출력부(340)는 초기화부(320)의 출력신호(tmrst_trg)를 지연시키기 위한 지연부 340a와, 지연부 340a의 출력신호에 응답하여 초기화되며 진입감지신호(tmregset)에 응답하여 액티브되어 어드레스 add<8:10>을 각각 래치하기 위한 복수의 쉬프트 레지스터(342, 344, 346)와, 쉬프트 레지스터(342, 344, 346)의 출력신호(tsp81, tsp82, tsp91, tsp92, tsp101, tsp102)에 응답하여 테스트모드 진입신호(tspset)를 활성화시키기 위한 진입신호생성부(348)와, 지연부 340a의 출력신호를 지연시켜 테스트모드 탈출신호(trst)를 생성하기 위한 지연부 340b를 구비한다.Referring to FIG. 3, the output unit 340 is initialized in response to the delay unit 340a for delaying the output signal tmrst_trg of the initialization unit 320 and the output signal of the delay unit 340a, and is initialized to the entry detection signal tmregset. A plurality of shift registers 342, 344, 346 for responding and latching address add <8:10>, respectively, and output signals tsp81, tsp82, tsp91, tsp92, In response to tsp101 and tsp102, the entry signal generation unit 348 for activating the test mode entry signal tspset, and the delay unit 340b for generating the test mode escape signal trst by delaying the output signal of the delay unit 340a. It is provided.
도 4는 도 3의 쉬프트 레지스터 342의 내부 회로도로서, 복수의 쉬프트 레지스터(342, 344, 346)가 동일한 회로구성을 가지므로 이를 통해 내부 회로를 살펴보도록 한다.4 is an internal circuit diagram of the shift register 342 of FIG. 3, and the plurality of shift registers 342, 344, and 346 have the same circuit configuration.
도 4를 참조하여 살펴보면, 쉬프트 레지스터 342는 지연부 340a의 출력신호(sh)에 응답하여 출력신호를 초기화시키며, 진입감지신호(trs)에 응답하여 입력 어드레스(lai)를 래치하여 출력신호 tsp2로 출력하기 위한 래치 342a와, 진입감지신호(trs)에 응답하여 래치 342a의 출력신호 tsp2를 래치하기 위한 래치 342b와, 지연부 340a의 출력신호(sh)에 응답하여 출력신호를 초기화시키며, 진입감지신호(trs)에 응답하여 래치 342b의 출력신호를 래치하여 출력신호 tsp1로 출력하기 위한 래치 342c를 구비한다.Referring to FIG. 4, the shift register 342 initializes an output signal in response to the output signal sh of the delay unit 340a, and latches an input address lai in response to the entry detection signal trs to output signal tsp2. A latch 342a for outputting, a latch 342b for latching the output signal tsp2 of the latch 342a in response to the entrance detection signal trs, and an output signal in response to the output signal sh of the delay unit 340a, and initializing the entrance detection. A latch 342c is provided for latching the output signal of the latch 342b in response to the signal trs and outputting the output signal tsp1.
도 5는 도 3의 진입신호 생성부(348)의 내부 회로도로서, 이를 참조하여 살펴보면 진입신호 생성부(348)는 쉬프터 레지스터 342의 출력신호 tsp81를 반전시키기 위한 인버터(I1)와, 쉬프터 레지스터 342의 출력신호 tsp82와 인버터(I1)의 출력신호를 입력으로 갖는 낸드게이트(ND1)와, 쉬프터 레지스터 344의 출력신호 tsp91 및 tsp92를 입력으로 갖는 낸드게이트(ND2)와, 쉬프터 레지스터 346의 출력신호 tsp101를 반전시키기 위한 인버터(I2)와, 쉬프터 레지스터 346의 출력신호 tsp102와 인버터(I2)의 출력신호를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND2, ND3)의 출력신호를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호를 반전시키기 위한 인버터(I3)와, 낸드게이트(ND1)와 인버터(I3)의 출력신호를 입력으로 가져 테스트모드 진입신호 tspset를 출력하는 노어게이트(NR2)를 구비한다.5 is an internal circuit diagram of the entry signal generator 348 of FIG. 3. Referring to this, the entry signal generator 348 includes an inverter I1 for inverting the output signal tsp81 of the shifter register 342 and the shifter register 342. NAND gate ND1 having the input signal tsp82 and the output signal of the inverter I1 as input, NAND gate ND2 having the output signals tsp91 and tsp92 of the shifter register 344 as inputs, and output signal tsp101 of the shifter register 346. Has the inputs of the inverter I2 for inverting the input signal, the NAND gate ND3 having the output signal tsp102 of the shifter register 346 and the output signal of the inverter I2 as inputs, and the output signals of the NAND gates ND2, ND3. A test mode entry signal tspset is outputted by taking an input of the NOR gate NR1, the inverter I3 for inverting the output signal of the NOR gate NR1, and the output signals of the NAND gate ND1 and the inverter I3. NOR And a byte (NR2).
한편, 전술한 본 발명에 따른 테스트모드 진입/탈출신호 발생장치는 외부커맨드신호가 활성화되고, 어드레스 비트가 특정 값을 가지고 연속적으로 입력되는 경우에 한해 테스트모드진입신호를 활성화시키므로, 사용자가 원치않는 순간에 사용자의 단순한 실수로 인해 테스트모드에 진입하지 않아 안정적으로 테스트모드에 진입할 수 있다. The test mode entry / exit signal generator according to the present invention described above activates the test mode entry signal only when the external command signal is activated and the address bits are continuously inputted with a specific value. At the moment, due to the simple mistake of the user, the test mode can be stably entered without entering the test mode.
전술한 본 발명에서는 테스트모드로의 진입여부 결정 시 어드레스 핀을 통해 순차적으로 논리값 '7h'와 '2h'가 인가되는가를 감지하는데, 이는 하나의 실시 예로 종래 어드레스 한 비트의 논리레벨에 의해 테스트모드로 진입했던 것과는 달리 사용자의 분명한 조작을 요하는 것으로 순차적으로 인가되는 논리값은 하나의 실시 예로, 순차적으로 인가되는 논리값에 의해 본 발명은 제한받지 않는다.In the above-described present invention, when determining whether to enter the test mode, it is detected whether the logic values '7h' and '2h' are sequentially applied through the address pin, which is an example of testing by a logic level of a conventional address one bit. Unlike entering the mode, a logical value sequentially applied to require a clear operation of the user is one embodiment, and the present invention is not limited by the logical values sequentially applied.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 테스트모드진입신호 활성화 조건을 특정 데이터가 연속적으로 입력되는 경우로 한정하여 테스트모드 진입 시 안정적으로 진입할 수 있다. The present invention described above can be stably entered when entering the test mode by limiting the test mode entry signal activation condition to a case where specific data is continuously input.
도 1은 종래기술에 따른 테스트모드 진입 및 탈출신호 발생장치의 블록 구성도.1 is a block diagram of a test mode entry and exit signal generator according to the prior art.
도 2는 본 발명의 일 실시예에 따른 테스트모드 진입 및 탈출신호 발생장치의 블록 구성도.Figure 2 is a block diagram of a test mode entry and exit signal generator according to an embodiment of the present invention.
도 3은 도 2의 출력부의 내부 블록 구성도.3 is a block diagram illustrating an internal block of the output unit of FIG. 2;
도 4는 도 3의 쉬프트 레지스터의 내부회로도.4 is an internal circuit diagram of the shift register of FIG.
도 5는 도 3의 진입신호 생성부의 내부 회로도. 5 is an internal circuit diagram of an entry signal generator of FIG. 3;
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
200 : 테스트모드 진입/탈출 감지부200: test mode entry / exit detection unit
300 : 신호 생성부 300: signal generator
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040042204A KR20050117034A (en) | 2004-06-09 | 2004-06-09 | Generation device of test-mode entry/exit signal and operation method there for |
Applications Claiming Priority (1)
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ID=37290504
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713934B1 (en) * | 2006-04-11 | 2007-05-07 | 주식회사 하이닉스반도체 | Powerup genernation circuit of semiconductor memory device for reduce initial value fail in test |
-
2004
- 2004-06-09 KR KR1020040042204A patent/KR20050117034A/en not_active Application Discontinuation
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| KR100713934B1 (en) * | 2006-04-11 | 2007-05-07 | 주식회사 하이닉스반도체 | Powerup genernation circuit of semiconductor memory device for reduce initial value fail in test |
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