KR20050114085A - Method for fabricating capacitor in semiconductor device - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000010408 film Substances 0.000 claims abstract description 96
- 229910052751 metal Inorganic materials 0.000 claims abstract description 66
- 239000002184 metal Substances 0.000 claims abstract description 66
- 230000004888 barrier function Effects 0.000 claims abstract description 60
- 239000010409 thin film Substances 0.000 claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 claims abstract description 33
- 239000011229 interlayer Substances 0.000 claims abstract description 30
- 239000010410 layer Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 230000000149 penetrating effect Effects 0.000 claims abstract description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 10
- 150000004706 metal oxides Chemical class 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- CNCZOAMEKQQFOA-HZQGBTCBSA-N 4-[(2s,3s,4r,5r,6r)-4,5-bis(3-carboxypropanoyloxy)-2-methyl-6-[[(2r,3r,4s,5r,6s)-3,4,5-tris(3-carboxypropanoyloxy)-6-[2-(3,4-dihydroxyphenyl)-5,7-dihydroxy-4-oxochromen-3-yl]oxyoxan-2-yl]methoxy]oxan-3-yl]oxy-4-oxobutanoic acid Chemical compound OC(=O)CCC(=O)O[C@@H]1[C@H](OC(=O)CCC(O)=O)[C@@H](OC(=O)CCC(O)=O)[C@H](C)O[C@H]1OC[C@@H]1[C@@H](OC(=O)CCC(O)=O)[C@H](OC(=O)CCC(O)=O)[C@@H](OC(=O)CCC(O)=O)[C@H](OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 CNCZOAMEKQQFOA-HZQGBTCBSA-N 0.000 claims description 3
- JMGZEFIQIZZSBH-UHFFFAOYSA-N Bioquercetin Natural products CC1OC(OCC(O)C2OC(OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5)C(O)C2O)C(O)C(O)C1O JMGZEFIQIZZSBH-UHFFFAOYSA-N 0.000 claims description 3
- -1 Ta 2 O 5 Inorganic materials 0.000 claims description 3
- 229910004491 TaAlN Inorganic materials 0.000 claims description 3
- 229910010037 TiAlN Inorganic materials 0.000 claims description 3
- 229910008482 TiSiN Inorganic materials 0.000 claims description 3
- IVTMALDHFAHOGL-UHFFFAOYSA-N eriodictyol 7-O-rutinoside Natural products OC1C(O)C(O)C(C)OC1OCC1C(O)C(O)C(O)C(OC=2C=C3C(C(C(O)=C(O3)C=3C=C(O)C(O)=CC=3)=O)=C(O)C=2)O1 IVTMALDHFAHOGL-UHFFFAOYSA-N 0.000 claims description 3
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 3
- FDRQPMVGJOQVTL-UHFFFAOYSA-N quercetin rutinoside Natural products OC1C(O)C(O)C(CO)OC1OCC1C(O)C(O)C(O)C(OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 FDRQPMVGJOQVTL-UHFFFAOYSA-N 0.000 claims description 3
- IKGXIBQEEMLURG-BKUODXTLSA-N rutin Chemical compound O[C@H]1[C@H](O)[C@@H](O)[C@H](C)O[C@@H]1OC[C@H]1[C@H](O)[C@@H](O)[C@H](O)[C@@H](OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 IKGXIBQEEMLURG-BKUODXTLSA-N 0.000 claims description 3
- ALABRVAAKCSLSC-UHFFFAOYSA-N rutin Natural products CC1OC(OCC2OC(O)C(O)C(O)C2O)C(O)C(O)C1OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5 ALABRVAAKCSLSC-UHFFFAOYSA-N 0.000 claims description 3
- 235000005493 rutin Nutrition 0.000 claims description 3
- 229960004555 rutoside Drugs 0.000 claims description 3
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 claims description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 claims description 2
- 229910017604 nitric acid Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910052718 tin Inorganic materials 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 abstract description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 6
- 230000003647 oxidation Effects 0.000 abstract description 6
- 238000007254 oxidation reaction Methods 0.000 abstract description 6
- 239000001301 oxygen Substances 0.000 abstract description 6
- 229910052760 oxygen Inorganic materials 0.000 abstract description 6
- 230000001590 oxidative effect Effects 0.000 description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 238000000635 electron micrograph Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
본 발명은 산소분위기 고온열처리 공정을 진행하더라도 베리어메탈의 산화가 방지될 수 있는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그를 형성하는 단계; 상기 콘택플러그 및 상기 제1 층간절연막 상에 베리어메탈을 형성하는 단계;상기 베리어메탈 상에 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 적층하여 형성하는 단계; 상기 베리어메탈이 노출되도록 상기 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 패터닝하여, 상기 콘택플러그 상에 하부전극, 패터닝된 유전체 박막, 상부전극으로 적층된 캐패시터를 형성하는 단계; 상기 노출된 베리어메탈을 제거하되, 상기 하부전극의 아래에 형성된 베리어메탈이 일정부분 리세스되도록 상기 베리어메탈을 제거하는 단계; 상기 하부전극, 상기 패터닝된 유전체 박막, 상기 상부전극을 감싸되, 상기 하부전극의 하단에 리세스된 영역까지 채우는 캡핑레이어를 형성하는 단계; 및 상기 패터닝된 유전체 박막의 특성향상을 위한 열공정을 진행하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.The present invention is to provide a method for manufacturing a capacitor which can prevent oxidation of the barrier metal even if the oxygen atmosphere high temperature heat treatment process, the present invention comprises the steps of forming an interlayer insulating film on a substrate on which the active region is formed; Forming a contact plug penetrating the first interlayer insulating layer and connected to the active region; Forming a barrier metal on the contact plug and the first interlayer insulating film; forming a barrier metal, a dielectric thin film, and an upper electrode conductive film on the barrier metal; Patterning the lower electrode conductive film, the dielectric thin film, and the upper electrode conductive film to expose the barrier metal, thereby forming a capacitor stacked on the contact plug with a lower electrode, a patterned dielectric thin film, and an upper electrode; Removing the exposed barrier metal, but removing the barrier metal such that the barrier metal formed under the lower electrode is recessed in a predetermined portion; Forming a capping layer surrounding the lower electrode, the patterned dielectric thin film, and the upper electrode and filling a recessed region at a lower end of the lower electrode; And it provides a method of manufacturing a capacitor of a semiconductor device comprising the step of performing a thermal process for improving the characteristics of the patterned dielectric thin film.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a capacitor of a semiconductor device.
반도체 메모리 장치, 특히 디램(Dynamic Random Access Memory,DRAM)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.As the degree of integration of semiconductor memory devices, in particular DRAM (Dynamic Random Access Memory, DRAM), increases, the area of memory cells, which are basic units for storing information, has been rapidly reduced.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.Such a reduction in the memory cell area is accompanied by a reduction in the area of the cell capacitor, thereby lowering the sensing margin and the sensing speed, and causes a problem that the durability against soft errors caused by α-particles is degraded. Accordingly, there is a need for a method capable of securing sufficient capacitance in a limited cell area.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.The capacitance C of the capacitor is defined as in Equation 1 below.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. Is the dielectric constant, As is the effective surface area of the electrode, and d is the distance between the electrodes. Therefore, in order to increase the capacitance of the capacitor, it is necessary to increase the surface area of the electrode, reduce the thickness of the dielectric thin film, or increase the dielectric constant.
이 중에서 콘케이브(Concave) 구조, 실린더(Cylinder) 구조등과 같이 캐패시터의 전극 구조을 3차원 형태로 만들어 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키는 방안이 먼저 고려되었다.Among them, a method of increasing the effective surface area of an electrode in a limited layout area by first making a three-dimensional form of an electrode structure of a capacitor, such as a concave structure and a cylinder structure, was first considered.
그러나, 캐패시터의 전극을 3차원 형태로 만들어 전극의 유효표면적을 증대시키는 방안도 반도체 장치가 고집적화되면서 한계에 다다르고 있다.However, the method of increasing the effective surface area of the electrode by making the electrode of the capacitor into a three-dimensional form is also approaching the limit as the semiconductor device is highly integrated.
따라서 제한된 면적에 일정한 캐패시턴스를 확보하기 위한 방안으로 유전체 박막을 Ta2O5, Al2O3, HfO2, SrTiO3 , BST등의 고유전율을 가지는 물질로 사용하고 있다.Therefore, in order to secure a constant capacitance in a limited area, a dielectric thin film is used as a material having a high dielectric constant such as Ta 2 O 5 , Al 2 O 3 , HfO 2 , SrTiO 3 , and BST.
고유전율을 가지는 유전체 박막을 캐패시터로 사용하는 경우에는 유전체 박막의 특성향상을 위한 열처리공정이 매우중요하게 된다. 유전체 박막의 고유특성을 향상시키기 위해서는 산소분위기에서 고온 열공정을 진행하게 되는데, 이 때의 열공정으로 하부구조가 산화되어 버리는 새로운 문제점이 나타나고 있다.When a dielectric thin film having a high dielectric constant is used as a capacitor, a heat treatment process for improving the characteristics of the dielectric thin film becomes very important. In order to improve the intrinsic properties of the dielectric thin film, a high temperature thermal process is performed in an oxygen atmosphere. At this time, a new problem of oxidizing a lower structure is emerging.
한편, 전원이 나가면 저장된 데이터가 지워지는 디램의 한계를 극복하기 위해서, 캐패시터의 유전체 박막으로 강유전체(ferroelectric) 재료를 사용한 강유전체 메모리 장치가 개발되어 왔다. On the other hand, in order to overcome the limitations of the DRAM which erases the stored data when the power goes out, a ferroelectric memory device using a ferroelectric material as a dielectric thin film of the capacitor has been developed.
강유전체 메모리 소자(ferroelectric random access memory,FeRAM) 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 종래의 디램에 필적하여 차세대 기억소자로 각광받고 있다. Ferroelectric random access memory (FeRAM) devices are a kind of nonvolatile memory device that has the advantage of storing the stored information even when the power supply is turned off, and its operation speed is also comparable to that of conventional DRAMs. have.
강유전체 박막을 이용한 메모리 소자는 강유전체에 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고, 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호(digital) 1과 0을 저장하게 되는 원리를 이용하는 것이다.A memory device using a ferroelectric thin film inputs a signal by adjusting the direction of polarization in the direction of an electric field applied to the ferroelectric, and stores digital signals 1 and 0 by the direction of residual polarization remaining when the electric field is removed. Is to use the principle.
강유전체 메모리 소자의 제작에 있어 핵심이 되지만, 어려운 공정으로는 강유전체 물질의 고유특성으로 인해 캐패시터 전극을 백금(Pt), 이리듐(Ir), 루세늄(Ru)등의 금속을 사용해야 하며, 강유전체 물질의 특성향상을 위해 고온 산화분위기에서 열처리를 수행해야 한다는 것이다.It is a key to the manufacture of ferroelectric memory devices, but due to the inherent characteristics of ferroelectric materials, capacitor electrodes should be made of metals such as platinum (Pt), iridium (Ir) and ruthenium (Ru). In order to improve the characteristics, heat treatment should be performed in a high temperature oxidizing atmosphere.
고온 산화분위기에서 열처리를 수행하게 되면, 전극으로 사용된 금속이 산화되며, 열처리과정에서 산소가 하부구조로 침투하여 하부구조를 산화시키는 문제점이 나타난다.When the heat treatment is performed in a high temperature oxidizing atmosphere, the metal used as the electrode is oxidized, and oxygen is infiltrated into the substructure during the heat treatment, thereby oxidizing the substructure.
도1은 제1 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.1 is a view showing a capacitor manufacturing method of a semiconductor device according to the first prior art.
도1을 참조하여 제1 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 살펴보면, 먼저 활성영역(11)이 형성된 반도체기판(10) 상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.Referring to FIG. 1, a method of manufacturing a capacitor of a semiconductor device according to the first conventional technology is described. First, an interlayer insulating film 12 is formed on a semiconductor substrate 10 on which an active region 11 is formed, and then an interlayer insulating film 12 is formed. A contact hole connected to the active region 11 of the semiconductor substrate 10 is formed through the through hole. Subsequently, the contact hole is filled with a conductive material to form the contact plug 13.
이어서 베리어 메탈(14a)을 기판 전체에 형성한다. 이어서 하부전극용 도전막과 유전체 박막과 상부전극용 도전막을 차례로 적층하여 형성하고, 패터닝하여 하부전극(15), 유전체 박막(16), 상부전극(17)로 적층된 캐패시터를 형성한다.Subsequently, the barrier metal 14a is formed over the entire substrate. Subsequently, the lower electrode conductive film, the dielectric thin film, and the upper electrode conductive film are sequentially stacked and patterned to form a capacitor stacked with the lower electrode 15, the dielectric thin film 16, and the upper electrode 17.
이어서 베리어 메탈도 선택적으로 제거하여 패터닝한다. 이 때 패터닝된 베리어 메탈의 측면이 노출됨으로서 해서 산소분위기의 고온 열처리공정에서 산화되는 문제점이 생기게 된다. The barrier metal is then selectively removed and patterned. At this time, the side surface of the patterned barrier metal is exposed, thereby causing a problem of oxidation in the high temperature heat treatment process of the oxygen atmosphere.
베리어 메탈(14a)은 전극으로 사용된 물질이 하부구조로 침투하지 못하도록 하는 막인데, 도1에서와 같이 오픈형으로 형성하게 되면, 차례로 적층된 하부전극용 도전막과 유전체 박막과 상부전극용 도전막을 패터닝할 때에 층간절연막이 과식각되는 것을 방지하는 역할도 하게 된다.The barrier metal 14a is a film which prevents the material used as an electrode from penetrating into the lower structure. When the barrier metal 14a is formed in an open type as shown in FIG. 1, the barrier metal 14 and the dielectric thin film and the upper electrode conductive film are sequentially stacked. When patterning, the interlayer insulating film is prevented from being overetched.
그러나, 오픈형 베리어메탈의 측면이 노출된 상태로 고온 산화분위기에 유전체 박막의 특성향상을 위한 열공정을 진행하게 되면, 베리어 메탈이 산화되어 버리는 것이다.However, when the thermal process is performed to improve the characteristics of the dielectric thin film in a high temperature oxidation atmosphere with the open side of the barrier metal exposed, the barrier metal is oxidized.
이를 해결하기 위해 베리어 메탈을 플러그 안으로 들어가게 만드는 공정이 있는 데, 여기에 관한 도면이 도2이다.In order to solve this problem, there is a process of allowing the barrier metal to be inserted into the plug, which is shown in FIG.
도2는 제2 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.2 is a view showing a method of manufacturing a capacitor of a semiconductor device according to the second conventional technology.
도2를 참조하여 제2 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 살펴보면, 먼저 활성영역(11)이 형성된 반도체기판(10) 상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.Referring to FIG. 2, a method of manufacturing a capacitor of a semiconductor device according to the second conventional technology is described. First, an interlayer insulating film 12 is formed on a semiconductor substrate 10 on which an active region 11 is formed, and then an interlayer insulating film 12 is formed. A contact hole connected to the active region 11 of the semiconductor substrate 10 is formed through the through hole. Subsequently, the contact hole is filled with a conductive material to form the contact plug 13.
이어서 콘택플러그(13)의 상단을 일정부분 리세스(recess)시켜고, 리세스시킨 영역에 베리어 메탈(14b)을 형성한다. 이어서 그 상부에 하부전극(15), 유전체 박막(16), 상부전극(17)로 적층된 캐패시터를 형성한다.Subsequently, the upper end of the contact plug 13 is recessed to form a barrier metal 14b in the recessed region. Subsequently, a capacitor stacked on top of the lower electrode 15, the dielectric thin film 16, and the upper electrode 17 is formed.
그러나, 도2에서와 같이 베리어메탈(14b)을 콘택플러그(13)의 리세스된 영역에 형성하는 공정은 매우 복작하고, 추가적인 접착층이 하부전극(15)과 층간절연막(12) 사이에 필요하다. 따라서 제2 종래기술에 의해 캐패시터를 제조하게 되면 제조공정 비용이 크게 증가된다. 또한, 베리어 메탈이 층간절연막(12)를 보호하여 주기 못하기 때문에 캐패시터를 위한 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 패터닝할 때에 층간절연막의 상당부분이 손실되는 문제점도 발생한다. However, as shown in Fig. 2, the process of forming the barrier metal 14b in the recessed region of the contact plug 13 is very complicated, and an additional adhesive layer is required between the lower electrode 15 and the interlayer insulating film 12. . Therefore, the manufacturing of the capacitor by the second prior art greatly increases the manufacturing process cost. In addition, since the barrier metal cannot protect the interlayer insulating film 12, a problem occurs in that a substantial portion of the interlayer insulating film is lost when the lower electrode conductive film, the dielectric thin film, and the upper electrode conductive film for the capacitor are patterned.
회복열처리는 통상적으로 캐패시터에 층간절연막을 형성하고 콘택홀을 형성한 후에 하는 것이지만, 캐패시터 알루미나막을 증착하고 다시 층간절연막을 형성한 후에 회복열처리를 하면 산소확산을 늦춤으로서 내산화성을 증대시킨다. 하지만 오픈형 베이어 메탈을 사용하는 경우 캐패시터와 알루미나막 사이의 계면확산으로 인해 산화방지 효과가 충분하지 않다.The recovery heat treatment is usually performed after the interlayer insulating film is formed in the capacitor and the contact hole is formed. However, the recovery heat treatment after the deposition of the capacitor alumina film and the formation of the interlayer insulating film again increases the oxidation resistance by slowing oxygen diffusion. However, in the case of using the open Bayer metal, the antioxidant effect is insufficient due to the interfacial diffusion between the capacitor and the alumina film.
본 발명은 상기의 문제점을 해결하기 위하 제안된 것으로, 산소분위기 고온열처리 공정을 진행하더라도 베리어메탈의 산화가 방지될 수 있는 캐패시터 제조방법을 제공함을 목적으로 한다. The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a method for manufacturing a capacitor which can prevent oxidation of the barrier metal even when the oxygen atmosphere is subjected to a high temperature heat treatment process.
상기의 과제를 해결하기 위해 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그를 형성하는 단계; 상기 콘택플러그 및 상기 제1 층간절연막 상에 베리어메탈을 형성하는 단계;상기 베리어메탈 상에 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 적층하여 형성하는 단계; 상기 베리어메탈이 노출되도록 상기 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 패터닝하여, 상기 콘택플러그 상에 하부전극, 패터닝된 유전체 박막, 상부전극으로 적층된 캐패시터를 형성하는 단계; 상기 노출된 베리어메탈을 제거하되, 상기 하부전극의 아래에 형성된 베리어메탈이 일정부분 리세스되도록 상기 베리어메탈을 제거하는 단계; 상기 하부전극, 상기 패터닝된 유전체 박막, 상기 상부전극을 감싸되, 상기 하부전극의 하단에 리세스된 영역까지 채우는 캡핑레이어를 형성하는 단계; 및 상기 패터닝된 유전체 박막의 특성향상을 위한 열공정을 진행하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.In order to solve the above problems, the present invention comprises the steps of forming an interlayer insulating film on a substrate on which an active region is formed; Forming a contact plug penetrating the first interlayer insulating layer and connected to the active region; Forming a barrier metal on the contact plug and the first interlayer insulating film; forming a barrier metal, a dielectric thin film, and an upper electrode conductive film on the barrier metal; Patterning the lower electrode conductive film, the dielectric thin film, and the upper electrode conductive film to expose the barrier metal, thereby forming a capacitor stacked on the contact plug with a lower electrode, a patterned dielectric thin film, and an upper electrode; Removing the exposed barrier metal, but removing the barrier metal such that the barrier metal formed under the lower electrode is recessed in a predetermined portion; Forming a capping layer surrounding the lower electrode, the patterned dielectric thin film, and the upper electrode and filling a recessed region at a lower end of the lower electrode; And it provides a method of manufacturing a capacitor of a semiconductor device comprising the step of performing a thermal process for improving the characteristics of the patterned dielectric thin film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 캐패시터 제조방법을 나타내는 도면이다.3A to 3E are views illustrating a capacitor manufacturing method according to a preferred embodiment of the present invention.
본 실시예에 따른 캐패시터 제조방법은 도3a에 도시된 바와 같이, 먼저 활성영역(31)이 형성된 반도체기판(30) 상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.In the capacitor manufacturing method according to the present embodiment, as shown in FIG. 3A, an interlayer insulating film 32 is first formed on a semiconductor substrate 30 on which an active region 31 is formed, and then penetrated through the interlayer insulating film 32. A contact hole connected to the active region 31 of the semiconductor substrate 30 is formed. The interlayer insulating layer 32 may include an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. A film, a TEOS (Tetra Ethyl Ortho Silicate) film or an oxide film using HDP (high densigy plasma), or a thermal oxide film (Thermal Oxide), which is formed by oxidizing a silicon substrate at a high temperature between 600 and 1,100 ° C in a furnace. I use it.
이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다. 여기서 콘택플러그는 도전성 폴리실리콘을 이용하거나 다른 금속 예컨데 텅스텐을 이용하여 형성할 수 있다. 도전성 폴리시리콘을 이용하여 콘택플러그(33)을 형성할 때에는 후속공정에서 형성될 금속하부전극의 오믹콘택층을 위해 티타늄실리사이드층을 형성한다.Subsequently, the contact hole is filled with a conductive material to form the contact plug 33. The contact plug may be formed using conductive polysilicon or another metal such as tungsten. When forming the contact plug 33 using the conductive polysilicon, a titanium silicide layer is formed for the ohmic contact layer of the metal lower electrode to be formed in a subsequent step.
이어서 콘택플러그(33)까지 형성된 기판상에 베리어메탈(34)를 형성하고, 그 상부에 하부전극용 도전막(35), 유전체 박막(36), 상부전극용 도전막(37)을 형성한다. 이어서 그 상부에 하드마스크(38)을 형성하고, 그 상부에 감광막 패턴(39)을 형성한다. 여기서 베리어메탈(34)은 50 ~ 1000Å 범위로 형성한다.Subsequently, a barrier metal 34 is formed on the substrate formed up to the contact plug 33, and a lower electrode conductive film 35, a dielectric thin film 36, and an upper electrode conductive film 37 are formed thereon. Subsequently, a hard mask 38 is formed thereon, and a photoresist pattern 39 is formed thereon. The barrier metal 34 is formed in the range of 50 ~ 1000 ~.
베리어메탈은 TiN, TiAlN, TaAlN, TiSiN, RuTiN, RuTaN, CrTiN, CrTaN, IrTiN 또는 IrTaN 중에서 적어도 하나를 선택하여 사용하거나, 이들을 적층하여 사용한다. The barrier metal is used by selecting at least one of TiN, TiAlN, TaAlN, TiSiN, RuTiN, RuTaN, CrTiN, CrTaN, IrTiN, or IrTaN, or laminating them.
또한 하드마사크(38)는 TiN, TiAlN, TaAlN, TiSiN, RuTiN, RuTaN, CrTiN, CrTaN, IrTiN 또는 IrTaN 중에서 적어도 하나를 선택하여 사용하거나, 이들을 적층하여 사용한다. In addition, the hard mask 38 is selected from at least one of TiN, TiAlN, TaAlN, TiSiN, RuTiN, RuTaN, CrTiN, CrTaN, IrTiN or IrTaN, or used by stacking them.
상, 하부전극용 도전막(35,37)과 유전체 박막(36)은 화학기상증착법 또는 원자층증착법을 이용하여 형성한다. 또한, 상,하부전극용 도전막(35,37)은 폴리실리콘막, 텅스텐막(W) 또는 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등을 사용하거나, 이들의 조합을 이용하여 사용한다.The upper and lower electrode conductive films 35 and 37 and the dielectric thin film 36 are formed by chemical vapor deposition or atomic layer deposition. The upper and lower conductive films 35 and 37 may be made of polysilicon film, tungsten film (W) or titanium nitride film (TiN), platinum film (Pt), iridium film (Ir), iridium oxide film (IrO 2 ), A ruthenium film Ru, a ruthenium oxide film RuO 2 , a tungsten nitride film WN, or the like is used, or a combination thereof is used.
또한, 유전체박막(36)으로는 PZT, BTO, BNT, PLZT, SBT, BLT등의 강유전체 물질을 사용한다. 또한, Ta2O5, Al2O3, HfO2, SrTiO 3, BST등의 고유전체 물질을 사용할 수도 있다.As the dielectric thin film 36, ferroelectric materials such as PZT, BTO, BNT, PLZT, SBT, and BLT are used. In addition, high dielectric materials such as Ta 2 O 5 , Al 2 O 3 , HfO 2 , SrTiO 3 , and BST may be used.
이어서 도3b에 도시된 바와 같이, 감광막 패턴(39)을 이용하여 하드마스크(38)를 패터닝하고, 패터닝 된 하드마스크(38)를 이용하여 하부전극용 도전막(35), 유전체 박막(36), 상부전극용 도전막(37)을 패터닝하여 하부전극(35'), 패터닝된 유전체 박막(36'), 상부전극(37')으로 적층된 캐패시터를 형성한다. Subsequently, as shown in FIG. 3B, the hard mask 38 is patterned using the photoresist pattern 39, and the conductive film 35 and the dielectric thin film 36 for the lower electrode are formed using the patterned hard mask 38. The upper electrode conductive layer 37 is patterned to form a capacitor stacked with the lower electrode 35 ', the patterned dielectric thin film 36', and the upper electrode 37 '.
이 때 하부전극용 도전막(35), 유전체 박막(36), 상부전극용 도전막(37)을 패터닝하는 한번의 식각공정으로 캐패시터를 형성함에 있어서 베리어메탈이 식각베리어로 작용하게 된다. 따라서 캐패시터를 형성하기 위한 패터닝공정(34)을 하부전극용 전도막(35)이 완전히 패터닝되고, 베리어메탈(34)의 일부가 남을 때까지 수행하게 된다.At this time, the barrier metal acts as an etching barrier in forming the capacitor in one etching process of patterning the lower electrode conductive film 35, the dielectric thin film 36, and the upper electrode conductive film 37. Therefore, the patterning process 34 for forming the capacitor is performed until the lower electrode conductive film 35 is completely patterned and a part of the barrier metal 34 remains.
이어서 도3c에 도시된 바와 같이, 상부전극상에 남아 있는 하드마스크(38)를 제거한다. 이어서 베리어메탈(34)만 선택적으로 제거될 수 있는 용액으로 등방성식각 공정을 진행하여 하부전극의 아래의 일정깊이까지 리세스되도록 베리어메탈(34)를 제거한다. 여기서 베리어메탈(34)이 리세스되는 정도를 조절하는 것을 습식식각 공정의 시간으로 조절한다. 또한 이 때의 습식식각공정에서 사용되는 용액은 Then, as shown in FIG. 3C, the hard mask 38 remaining on the upper electrode is removed. Subsequently, the barrier metal 34 is removed so that only the barrier metal 34 may be selectively removed to be recessed to a predetermined depth below the lower electrode. Here, to adjust the degree of the barrier metal 34 is recessed by the time of the wet etching process. In addition, the solution used in the wet etching process
상기 습식식각공정은 1 ~ 50%범위의 황산용액, 질산용액, 인산용액, 암모니아수용액 또는 과산화수소수용액중 하나를 선택하여 진행한다.The wet etching process is performed by selecting one of sulfuric acid solution, nitric acid solution, phosphoric acid solution, aqueous ammonia solution or aqueous hydrogen peroxide solution in the range of 1 to 50%.
이어서 도3d에 도시된 바와 같이, 플라즈마 인핸스드 원자층증착법, 원자층증착법 또는 화학기상증착법을 사용하여 금속산화막(40)으로 캡핑레이어(capping layer)를 형성한다. 금속산화막(40)은 하부전극(35') 아래에 베리어 메탈이 리세스된 영역이 완전히 매립될 수 있도록 하고, 캐패시터를 완전히 감싸도록 형성시킨다.Then, as shown in FIG. 3D, a capping layer is formed of the metal oxide film 40 using plasma enhanced atomic layer deposition, atomic layer deposition, or chemical vapor deposition. The metal oxide film 40 is formed to completely fill the region where the barrier metal is recessed under the lower electrode 35 'and completely surrounds the capacitor.
여기서 금속산화막(40)으로 Al2O3, TiO2, Ta2O5 , ZrO2 또는 HfO2중 하나를 사용하거나, 이들의 조합을 적층하여 사용한다. 또한 금속산화막(40) 역할을 하는 층으로 실리콘질화막을 이용할 수도 있다.As the metal oxide film 40, one of Al 2 O 3 , TiO 2 , Ta 2 O 5 , ZrO 2, or HfO 2 may be used, or a combination thereof may be stacked. In addition, a silicon nitride film may be used as the layer serving as the metal oxide film 40.
이어서 캐패시터 유전체 박막의 특성향상을 위한 열공정을 진행한다.Subsequently, a thermal process is performed to improve characteristics of the capacitor dielectric thin film.
이어서 도3e에 도시된 바와 같이, 층간절연막(41)을 형성하고, 상부전극(37')이 노출되도록 층간절연막(41)과 금속산화막(40)을 선택적으로 제거하고, 도전성물질을 매립하여 금속배선(50)을 형성한다. 여기서도 층간절연막(41)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.Subsequently, as shown in FIG. 3E, the interlayer insulating film 41 is formed, the interlayer insulating film 41 and the metal oxide film 40 are selectively removed so that the upper electrode 37 'is exposed, and the conductive material is embedded to fill the metal. The wiring 50 is formed. Herein, the interlayer insulating film 41 may include an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. A film, a TEOS (Tetra Ethyl Ortho Silicate) film or an oxide film using HDP (high densigy plasma), or a thermal oxide film (Thermal Oxide), which is formed by oxidizing a silicon substrate at a high temperature of I use it.
도5는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.5 is a view showing a capacitor manufacturing method of a semiconductor device according to a second embodiment of the present invention.
도5에 도시된 단면도는 전술한 제1 실시예에 대한 캐패시터 제조방법을 콘케이브형 캐패시터에 적용한 것이다.5 is a view illustrating a capacitor manufacturing method for the first embodiment described above applied to a concave type capacitor.
전술한 평판형 캐패시터 제조방법과 같은 방법으로 하부전극 아래에 베리어메탈(44)을 리세스시키고, 금속산화막(48)을 이용하여 캡핑레이어를 형성한 것이다.The barrier metal 44 is recessed under the lower electrode in the same manner as the flat plate capacitor manufacturing method described above, and the capping layer is formed using the metal oxide film 48.
여기서 캐패시터는 하부전극(45), 유전체 박막(46), 상부전극(47)이 적층된 형태이며, 하부전극(45)의 형태는 캐패시터 형성용 홀의 내부까지 형성되어 있다. 여기서 40은 캐패시터의 하부전극을 형성시키기 위한 캐패시터 형성용 절연막이며, 49는 층간절연막 50은 금속배선이다.The capacitor is formed by stacking the lower electrode 45, the dielectric thin film 46, and the upper electrode 47, and the lower electrode 45 is formed up to the inside of the capacitor forming hole. 40 is a capacitor forming insulating film for forming the lower electrode of the capacitor, 49 is an interlayer insulating film 50 is a metal wiring.
제2 실시예에 따른 캐패시터 제조방법을 캐패시터를 제조하게 되면, 금속산화막(48)이 베리어메탈(44)을 감싸고 있기 때문에, 후속 열공정시 베리어메탈(44)의 산화를 방지할 수 있다.When the capacitor is manufactured in the capacitor manufacturing method according to the second embodiment, since the metal oxide film 48 surrounds the barrier metal 44, it is possible to prevent oxidation of the barrier metal 44 in a subsequent thermal process.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명에 의해, 고온 산화 분위기에 열공정을 진행하여도 베리어메탈이 산화될 염려가 없어 캐패시터 제조공정에서 오픈형 베리어메탈을 사용할 수 있다. 그로 인하여 베리어 메탈을 콘택플러그의 상단에 제조하지 않아도 되어 제조공정이 단순화되며, 고온 산화 분위기의 열처리 공정을 부담없이 진행할 수 인해 캐패시터 유전체 박막의 특성향상을 기대할 수 있다.According to the present invention, the barrier metal is not oxidized even when the thermal process is performed in a high temperature oxidizing atmosphere, so that an open barrier metal can be used in the capacitor manufacturing process. Therefore, it is not necessary to manufacture the barrier metal on the top of the contact plug, which simplifies the manufacturing process, and can improve the characteristics of the capacitor dielectric thin film because the heat treatment process in a high temperature oxidizing atmosphere can be carried out casually.
또한 상, 하부전극용 도전막과 유전체 박막을 패터닝하여 캐패시터를 형성할 때에 베리어 메탈이 식각베리어 역할을 하여 층간절연막의 손실을 방지할 수 있다. 이로 인하여 층간절연막의 손실이 없음에 따라 공정마진이 확보된다. 또한, 베리어메탈을 습식식각공정으로 선택적으로 제거할 때에 유전체 박막이 클리닝되는 효과도 기대할 수 있다. In addition, when forming the capacitor by patterning the upper and lower electrode conductive films and the dielectric thin film, the barrier metal may serve as an etch barrier to prevent loss of the interlayer insulating film. As a result, a process margin is secured because there is no loss of the interlayer insulating film. In addition, when the barrier metal is selectively removed by a wet etching process, the dielectric thin film may be cleaned.
도1은 제1 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view showing a capacitor manufacturing method of a semiconductor device according to the first prior art.
도2는 제2 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면.Fig. 2 is a diagram showing a method for manufacturing a capacitor of a semiconductor device according to the second prior art.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.3A to 3E illustrate a method of manufacturing a capacitor of a semiconductor device according to a preferred embodiment of the present invention.
도4는 도3d의 공정에서 베리어메탈을 리세스시키고 리세스시킨 곳에 알루미나막을 채웠을 때를 나타내는 전자현미경사진.Figure 4 is an electron micrograph showing when the alumina film is filled in the recessed and recessed barrier metal in the process of Figure 3d.
도5는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.Fig. 5 is a diagram showing a method of manufacturing a capacitor of a semiconductor device according to the second preferred embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
34 : 베리어메탈34: Barrier Metal
35 : 하부전극용 전도막 35' : 하부전극35: conductive film for lower electrode 35 ': lower electrode
36 : 유전체 박막 36' : 패터닝된 유전체 박막36: dielectric thin film 36 ': patterned dielectric thin film
37 : 상부전극용 전도막 37' : 상부전극37: conductive film for upper electrode 37 ': upper electrode
38 : 하드마스크 39 : 감광막 패턴38: hard mask 39: photosensitive film pattern
40 : 금속산화막40: metal oxide film
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040039287A KR100640781B1 (en) | 2004-05-31 | 2004-05-31 | Method for fabricating capacitor in semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040039287A KR100640781B1 (en) | 2004-05-31 | 2004-05-31 | Method for fabricating capacitor in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050114085A true KR20050114085A (en) | 2005-12-05 |
| KR100640781B1 KR100640781B1 (en) | 2006-10-31 |
Family
ID=37288489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040039287A KR100640781B1 (en) | 2004-05-31 | 2004-05-31 | Method for fabricating capacitor in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100640781B1 (en) |
-
2004
- 2004-05-31 KR KR1020040039287A patent/KR100640781B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100640781B1 (en) | 2006-10-31 |
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