KR20050111168A - A method for preparing thin film transistor(tft) having polycrystalline si, a thin film transistor prepared by the method and a flat pannel display with the thin film transistor - Google Patents
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Abstract
본 발명은, 절연 기판 상에 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막을 레이저를 이용한 결정화 방법으로 결정화시켜 다결정 실리콘막을 형성하는 단계; 및 상기 다결정 실리콘막 표면을 산소 플라즈마 에칭하는 단계를 포함하는 박막트랜지스터의 제조방법, 이에 따라 제조된 박막 트랜지스터 및 이를 구비한 평판 표시장치에 관한 것이다.The present invention comprises the steps of forming an amorphous silicon film on an insulating substrate; Crystallizing the amorphous silicon film by a crystallization method using a laser to form a polycrystalline silicon film; And a method of manufacturing a thin film transistor, the thin film transistor manufactured according to the present invention, and a flat panel display device having the same.
본 발명의 박막 트랜지스터 제조 방법에 따르면, 다결정 실리콘막의 표면거칠기는 고도로 향상되면서도 실리콘 결정이 실질적으로 손상되지 않은 다결정 실리콘막을 채용한 박막 트랜지스터를 얻을 수 있다.According to the thin film transistor manufacturing method of the present invention, it is possible to obtain a thin film transistor employing a polycrystalline silicon film in which the surface roughness of the polycrystalline silicon film is highly improved and the silicon crystal is not substantially damaged.
Description
본 발명은 다결정 실리콘(polycrystalline Si)막을 채용한 박막 트랜지스터의 제조 방법, 이에 따라 제조된 박막 트랜지스터 및 이를 구비한 평판 표시장치에 관한 것으로서, 보다 구체적으로는 표면거칠기가 크게 향상되었으며, 표면거칠기 개선 공정 중 실리콘 결정은 실질적으로 손상되지 않은 다결정 실리콘막을 채용한 박막 트랜지스터의 제조 방법, 이에 따라 제조된 박막 트랜지스터 및 이를 구비한 평판 표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor employing a polycrystalline Si film, a thin film transistor manufactured according to the present invention, and a flat panel display device having the same. More specifically, the surface roughness is greatly improved, and the surface roughness improving process is performed. Among the silicon crystals, a method of manufacturing a thin film transistor employing a polycrystalline silicon film that is substantially intact, and a thin film transistor manufactured accordingly, and a flat panel display device having the same.
종래의 저온 다결정 실리콘은 비정질 실리콘을 저온에서 결정화시킨 것으로서, 박막 트랜지스터의 채널층으로 널리 사용되고 있다. 박막 트랜지스터의 채널층으로 사용되는 저온 다결정 실리콘막은 비정질 실리콘막을 다양한 결정화 방법을 이용하여 결정화시켜 얻을 수 있다.Conventional low temperature polycrystalline silicon is obtained by crystallizing amorphous silicon at low temperature, and is widely used as a channel layer of a thin film transistor. The low temperature polycrystalline silicon film used as the channel layer of the thin film transistor can be obtained by crystallizing the amorphous silicon film using various crystallization methods.
비정질 실리콘막의 결정화 방법 중, 레이저를 이용한 결정화 방법은 유리 기판과 같은 절연 기판에 미치는 열적 영향이 비교적 적고, 고상(solid phase) 결정화 방법에 비하여 우수한 물성을 갖는 다결정 실리콘을 형성할 수 있기 때문에 널리 이용되고 있다. Among the crystallization methods of the amorphous silicon film, the crystallization method using a laser is widely used because it has relatively little thermal effect on an insulating substrate such as a glass substrate and can form polycrystalline silicon having superior physical properties as compared to the solid phase crystallization method. It is becoming.
그러나, 레이저를 이용한 결정화 방법은, 실리콘 액상이 고상으로 변화하면서 발생하는 밀도차가 불균일하게 되는 바, 상대적으로 결정화가 늦어지는 부분에서는 표면 돌기부가 생성되어 다결정 실리콘막의 표면거칠기(roughness)가 불량해 지는 단점을 갖는다. 레이저를 이용한 저온 결정화 방법에 따라 형성된 다결정 실리콘막의 표면에 형성된 돌기는 다결정 실리콘막 두께의 1/2 내지 2배의 높이를 갖는다.However, in the crystallization method using a laser, the density difference generated when the silicon liquid phase changes into a solid phase becomes uneven, so that surface projections are generated in a portion where the crystallization is relatively slow, resulting in poor surface roughness of the polycrystalline silicon film. Has disadvantages. The protrusions formed on the surface of the polycrystalline silicon film formed by the low temperature crystallization method using a laser have a height of 1/2 to 2 times the thickness of the polycrystalline silicon film.
이러한 돌기부 형성은 레이저 결정화법에 의해 비정질 실리콘막을 다결정 실리콘막으로 결정화하는 결정화 공정에서는 피할 수 없는 것으로서, 후속 공정에서 여러 가지 결함을 초래하는 원인이 된다. 예를 들면, 다결정 실리콘막 상에 게이트 절연막과 게이트전극용 금속물질을 증착할 때, 다결정 실리콘의 표면 돌기를 따라서 게이트 절연막과 게이트 전극용 금속물질이 증착되므로 게이트 절연막 및 게이트 전극용 금속물질은 다결정 실리콘막의 표면돌기와 유사한 돌기부를 갖게 된다.Formation of such protrusions is inevitable in the crystallization step of crystallizing the amorphous silicon film into the polycrystalline silicon film by the laser crystallization method, which causes various defects in subsequent steps. For example, when the gate insulating film and the gate electrode metal material are deposited on the polycrystalline silicon film, the gate insulating film and the gate electrode metal material are deposited along the surface protrusions of the polycrystalline silicon. It has projections similar to the surface projections of the silicon film.
이와 같이 돌기부가 형성된 게이트 절연막은 돌기부에 의하여 파괴전압이 낮아지고 누설전류가 증가할 수 있다. 또한, 돌기부가 형성된 게이트 전극용 금속물질은 상기 금속물질이 알루미늄계인 경우에는 게이트 전극용 금속물질의 열악한 표면거칠기에 의해 힐록(hillock)이 발생하여 소자 특성 저하를 초래한다. 또한, 이러한 돌기부들은 에칭 공정과 노광 공정시 불균일성을 유발하여 소자의 신뢰성 저하를 초래한다.As described above, in the gate insulating layer having the protrusion, the breakdown voltage may be lowered and the leakage current may increase due to the protrusion. In addition, if the metal material for the gate electrode on which the protrusion is formed is hillocked due to poor surface roughness of the metal material for the gate electrode, the device material is degraded. In addition, such protrusions may cause nonuniformity in the etching process and the exposure process, resulting in deterioration of the reliability of the device.
다결정 실리콘막의 표면거칠기를 개선하기 위한 한 방법으로서 습식산화 및 HF 처리를 반복 수행하는 방법이 있다. 이러한 방법은 스핀타입의 습식 스테이션(spin type wet station)에서 오존수를 사용하여 다결정 실리콘막의 표면을 산화시킨 다음 동일장비에서 HF 처리하여 다결정 실리콘막 표면에 형성된 산화막을 제거하는 공정을 수차례 반복하여 표면돌기부를 제거하는 방법이다. One method for improving the surface roughness of the polycrystalline silicon film is a method of repeatedly performing wet oxidation and HF treatment. This method repeats the process of removing the oxide film formed on the surface of the polycrystalline silicon film by oxidizing the surface of the polycrystalline silicon film using ozone water in a spin type wet station and then HF treatment in the same equipment. This is how to remove the protrusions.
상기 방법은 수차례의 표면산화 및 HF 처리 공정을 수행하기 때문에, 돌기부 이외의 다결정 실리콘막도 손실되어 원하는 돌기부만을 선택적으로 제거할 수 없을 뿐만 아니라 공정신뢰성이 저하되는 문제점이 있다.Since the method performs several surface oxidation and HF treatment processes, the polycrystalline silicon film other than the protrusions is also lost, and thus only the desired protrusions cannot be selectively removed, and process reliability is lowered.
한편, 상기 HF 처리 공정 등을 포함하는 습식 에칭 공정은 전술한 바와 같이 선택적 에칭이 곤란하다는 문제점 외에도 긴 에칭 시간 및 에칭액에 따른 부수적인 오염 등의 문제점을 갖는다. 이를 해결하고자, 최근 건식 에칭 공정에 관한 연구가 활발히 진행되고 있다.On the other hand, the wet etching process including the HF treatment process, as described above, in addition to the problem that the selective etching is difficult, there are problems such as long etching time and incidental contamination due to the etching solution. In order to solve this problem, research on a dry etching process has been actively conducted recently.
이러한 건식 에칭 공정은 박막 트랜지스터 제조시 다양하게 응용되고 있다. 이의 구체예로서, 대한민국 특허 제0365414호는 산소 플라즈마 에칭을 이용하여 박막 트랜지스터 제조시 보호막으로 사용된 비정질 카본막을 제거하는 단계를 개시하고 있다. 상기 특허에 따르면, 상기 비정질 카본막은 실리콘이 아닌 탄소로 이루어졌을 뿐만 아니라 결정을 포함하지도 않은 것으로서, 박막 트랜지스터 제조시 보호막으로 사용되어 그 하부의 다결정 실리콘막 표면의 돌기부 제거 후 에칭 공정을 이용하여 제거된다. This dry etching process has been applied to a variety of thin film transistor manufacturing. As a specific example thereof, Korean Patent No. 0365414 discloses removing an amorphous carbon film used as a protective film in manufacturing a thin film transistor using oxygen plasma etching. According to the patent, the amorphous carbon film is not only made of carbon but not silicon and does not contain a crystal. The amorphous carbon film is used as a protective film in the manufacture of a thin film transistor, and is removed using an etching process after removing the protrusion on the surface of the polycrystalline silicon film below. do.
그러나, 상기 특허의 산소 플라즈마 에칭 공정은 비정질 카본막의 표면 특성 향상이 목적이 아니라 비정질 카본막의 완전한 제거를 목적으로 하는 것인 바, 이를 다결정 실리콘막 표면에 그대로 적용하는 경우 실리콘 결정 손상 등의 문제점이 발생할 수 있으며, 이는 궁극적으로 박막 트랜지스터의 성능 저하를 초래한다. 따라서, 산소 플라즈마 에칭 공정의 장점을 최대한 유지하여 다결정 실리콘막의 표면거칠기를 향상시키면서도 에칭후 다결정 실리콘막의 실리콘 결정 손상은 최소화시키는 에칭 공정이 개발될 필요가 있다.However, the oxygen plasma etching process of the patent is not intended to improve the surface properties of the amorphous carbon film but to completely remove the amorphous carbon film, and when applied to the surface of the polycrystalline silicon film, there is a problem such as silicon crystal damage. May occur, which ultimately results in a degradation of the thin film transistor. Accordingly, there is a need to develop an etching process that minimizes the silicon crystal damage of the polycrystalline silicon film after etching while improving the surface roughness of the polycrystalline silicon film by maintaining the advantages of the oxygen plasma etching process to the maximum.
본 발명이 이루고자 하는 기술적 과제는, 전술한 바와 같이 다결정 실리콘막의 표면거칠기를 개선하면서도 실리콘 결정의 손상은 최소화시킬 수 있는 박막 트랜지스터의 제조 방법을 제공하는 것이다. 이로써, 표면거칠기 개선에 의한 신뢰성 향상 및 절연막 두께 감소의 용이함을 갖는 박막 트랜지스터 및 이를 구비한 평판 표시장치를 얻을 수 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a thin film transistor capable of minimizing damage to a silicon crystal while improving the surface roughness of the polycrystalline silicon film as described above. As a result, a thin film transistor having an improved reliability due to improved surface roughness and an easy thickness reduction of an insulating film and a flat panel display device having the same can be obtained.
상기 본 발명의 과제를 해결하기 위하여, 본 발명의 제1 태양은,In order to solve the problem of the present invention, the first aspect of the present invention,
절연 기판 상에 비정질 실리콘막을 형성하는 단계;Forming an amorphous silicon film on the insulating substrate;
상기 비정질 실리콘막을 레이저를 이용한 결정화 방법으로 결정화시켜 다결정 실리콘막을 형성하는 단계; 및Crystallizing the amorphous silicon film by a crystallization method using a laser to form a polycrystalline silicon film; And
상기 다결정 실리콘막 표면을 산소 플라즈마 에칭하는 단계를 포함하는 다결정 실리콘 박막 트랜지스터의 제조 방법을 제공한다.It provides a method of manufacturing a polycrystalline silicon thin film transistor comprising the step of oxygen plasma etching the surface of the polycrystalline silicon film.
상기 다결정 실리콘 박막 트랜지스터는 플라즈마 에칭 후 습식 에칭 단계를 더 포함할 수 있다.The polycrystalline silicon thin film transistor may further include a wet etching step after plasma etching.
상기 다결정 실리콘 박막 트랜지스터 제조 방법 중 산소 플라즈마 에칭 단계는 산소 플라즈마 에칭이 실시되는 챔버의 내압을 0.3 내지 7 Pa 로 하여 수행될 수 있다.The oxygen plasma etching step of the polycrystalline silicon thin film transistor manufacturing method may be performed by setting an internal pressure of 0.3 to 7 Pa in a chamber in which oxygen plasma etching is performed.
상기 본 발명의 다른 과제를 해결하기 위하여, 본 발명의 제2 태양은 상기 다결정 실리콘 박막 트랜지스터 제조 방법에 따라 제조된 박막 트랜지스터를 제공한다.In order to solve the other problem of the present invention, the second aspect of the present invention provides a thin film transistor manufactured according to the polycrystalline silicon thin film transistor manufacturing method.
상기 본 발명의 또 다른 과제를 해결하기 위하여, 본 발명의 제3 태양은 상기 다결정 실리콘 박막 트랜지스터 제조 방법에 따라 제조된 박막 트랜지스터를 구비한 평판 표시장치를 제공한다.In order to solve the another object of the present invention, a third aspect of the present invention provides a flat panel display device having a thin film transistor manufactured according to the polycrystalline silicon thin film transistor manufacturing method.
본 발명의 박막 트랜지스터 제조 방법에 따르면, 다결정 실리콘막의 표면거칠기는 고도로 향상되면서도 실리콘 결정은 실질적으로 손상되지 않은 고품질 다결정 실리콘막을 채용한 박막 트랜지스터를 얻을 수 있다.According to the method for manufacturing a thin film transistor of the present invention, it is possible to obtain a thin film transistor employing a high quality polycrystalline silicon film in which the surface roughness of the polycrystalline silicon film is highly improved but the silicon crystal is not substantially damaged.
이하, 본 발명을 보다 상세히 설명한다.Hereinafter, the present invention will be described in more detail.
본 발명의 박막 트랜지스터 제조 방법은 먼저 절연 기판 상에 비정질 실리콘막을 형성하는 단계를 포함한다. 상기 절연 기판은 예를 들면 유리 기판 상에 산화막 또는 질화막이 형성된 절연 기판일 수 있다. 절연 기판 상에 비정질 실리콘막을 형성하는 방법은 예를 들면 화학적 기상 증착 공정를 포함한다. 절연 기판 상에 형성된 비정질 실리콘막의 두께는 400Å 내지 600Å이고, 바람직하게는 450Å 내지 550Å이다. 비정질 실리콘막의 두께가 600Å이상인 경우, 막 표면이 심하게 거칠어지는 문제점이 있을 수 있고, 비정질 실리콘막의 두께가 400Å 미만인 경우, 영역별 결정화가 불균일한 문제점이 있을 수 있기 때문이다.The method of manufacturing a thin film transistor of the present invention first includes forming an amorphous silicon film on an insulating substrate. The insulating substrate may be, for example, an insulating substrate having an oxide film or a nitride film formed on a glass substrate. The method of forming an amorphous silicon film on an insulating substrate includes, for example, a chemical vapor deposition process. The thickness of the amorphous silicon film formed on the insulating substrate is 400 kPa to 600 kPa, preferably 450 kPa to 550 kPa. This is because when the thickness of the amorphous silicon film is 600 GPa or more, there may be a problem that the surface of the film is severely rough. When the thickness of the amorphous silicon film is less than 400 GPa, there may be a problem that the crystallization for each region is uneven.
이 후, 절연 기판 상에 형성된 비정질 실리콘막을 레이저를 이용한 결정화 방법으로 결정화시켜 다결정 실리콘막을 형성한다. 레이저를 이용한 결정화 방법의 예에는 엑시머 레이저 어닐링(Excimer Laser Annealing:ELA법)과 같은 레이저 어닐링이 있다. 통상적인 ELA법에 따라, 25ns 내지 65ns의 펄스 레이저를 비정질 실리콘막에 조사하면 비정질 실리콘이 용융되며 이를 냉각시키는 과정에서 실리콘 결정이 형성된다. 상기 다결정 실리콘막 표면에는 결정입계를 중심으로 돌기부가 형성되며 실리콘 산화물도 생성될 수 있다.Thereafter, the amorphous silicon film formed on the insulating substrate is crystallized by a crystallization method using a laser to form a polycrystalline silicon film. Examples of crystallization methods using lasers include laser annealing such as Excimer Laser Annealing (ELA method). According to the conventional ELA method, irradiating an amorphous silicon film with a pulse laser of 25 ns to 65 ns melts the amorphous silicon and forms silicon crystals in the process of cooling it. On the surface of the polycrystalline silicon film, protrusions are formed around grain boundaries, and silicon oxide may be formed.
이로부터 형성된 다결정 실리콘막 표면에 대하여 플라즈마 에칭을 수행한다. 플라즈마 에칭에 사용되는 가스는 산소 또는 아르곤 가스이거나, 산소에 아르곤 또는 SF6나 CF4와 같은 불소-함유 가스가 혼합된 가스이다. 이 중, 본 발명의 플라즈마 에칭에 바람직한 가스는 산소이다. 산소 플라즈마 에칭은 바이어스 파워(bias power)를 갖춘 유도결합플라즈마(ICP)방식이 적합하며 이온이 충분한 에너지를 얻을 수 있게 저압에서 이루어지는 것이 바람직하다, 스퍼터(Sputter)와 같은 장비에서는 이온의 에너지가 지나치게 커서 다결정 실리콘막 표면 처리에 사용할 경우 실리콘 결정이 손상되는 결과를 초래하였으나, 유도결합플라즈마 방식의 건식 에칭 장비에서는 이와 같은 문제가 발생하지 않는다. 본 발명의 산소 플라즈마 에칭은 플라즈마 에칭이 실시되는 챔버 내압을 0.3 내지 7 Pa, 바람직하게는 0.7 내지 1.3 Pa로 하여 수행될 수 있다. 특히, 약 1.3Pa의 챔버 내압으로 수행될 수 있다. 산소 플라즈마 에칭이 실시되는 챔버 내압이 7 Pa 이상인 경우에는 이온이 충분한 에너지를 얻지 못해 표면 거칠기 개선에 기여하지 못하는 문제점이 있을 수 있고, 산소 플라즈마 에칭이 실시되는 챔버 내압이 0.3 Pa 미만인 경우는 유도결합플라즈마 장비의 공정압력 범위 밖의 범위이기 때문이다. 따라서, 장비의 공정압력이 이보다 낮게 하는 것이 가능할 경우 더 낮은 압력을 사용하는 것도 가능하다. Plasma etching is performed on the surface of the polycrystalline silicon film formed therefrom. The gas used for the plasma etching is oxygen or argon gas, or a gas in which argon or fluorine-containing gas such as SF 6 or CF 4 is mixed with oxygen. Among these, the gas preferable for the plasma etching of this invention is oxygen. Oxygen plasma etching is suitable for inductively coupled plasma (ICP) method with bias power and is preferably performed at low pressure so that ions can get sufficient energy. In equipment such as sputter, the energy of ions is excessive. When used for surface treatment of polycrystalline silicon films, the silicon crystals are damaged, but such problems do not occur in inductively coupled plasma type dry etching equipment. Oxygen plasma etching of the present invention can be performed with a chamber internal pressure of 0.3 to 7 Pa, preferably 0.7 to 1.3 Pa. In particular, the pressure may be performed at a chamber internal pressure of about 1.3 Pa. When the chamber internal pressure at which oxygen plasma etching is performed is 7 Pa or more, there may be a problem that ions do not obtain sufficient energy and thus do not contribute to surface roughness improvement, and when the chamber internal pressure at which oxygen plasma etching is performed is less than 0.3 Pa, inductive coupling. This is because it is outside the process pressure range of the plasma equipment. Therefore, it is also possible to use lower pressures if it is possible to lower the process pressure of the equipment.
산소 플라즈마 에칭된 다결정 실리콘막의 표면에 대하여, 이 후 버퍼 옥사이드 에천트를 이용한 습식 에칭을 추가로 수행하여 표면 거칠기를 보다 더 향상시킬 수 있다. 통상적인 BOE는 에칭 역할을 하는 산(acid)과 그 산이 에칭 작용을 할 수 있는 pH를 유지하는 물질을 포함하는 완충용액이다. 상기 BOE의 예에는 NH4F와 HF의 혼합물, HNO3, HC2H3O2 및 HF의 혼합물 등이 있으며, 이 중 본 발명의 BOE 에칭에 사용하기 가장 적합한 BOE는 NH4F와 HF의 수용액으로서, NH4F와 HF의 혼합물과 물의 몰비가 1:6인 NH4F와 HF의 수용액이다. BOE 에칭은 바람직하게는 10 내지 120 초간, 보다 바람직하게는 30 내지 90 초간 수행할 수 있다. BOE 에칭이 120 초 이상 수행되는 경우, 실리콘이 에칭되어 표면이 손상되는 문제점이 발생할 수 있고, BOE 에칭이 10 초 미만 수행되는 경우, BOE 에칭액에 의한 에칭효과가 나타나지 않기 때문이다.For the surface of the oxygen plasma etched polycrystalline silicon film, wet etching using a buffer oxide etchant may then be further performed to further improve surface roughness. Conventional BOE is a buffer solution containing an acid that acts as an etch and a material that maintains a pH at which the acid can etch. Examples of the BOE include a mixture of NH 4 F and HF, a mixture of HNO 3 , HC 2 H 3 O 2 and HF, among which BOE is most suitable for use in the BOE etching of the present invention is NH 4 F and HF as an aqueous solution, a mixture of water with a molar ratio of NH 4 F and HF 1: 6 in an aqueous solution of NH 4 F and HF. BOE etching can be performed preferably for 10 to 120 seconds, more preferably for 30 to 90 seconds. This is because when the BOE etching is performed for 120 seconds or more, a problem may occur that the silicon is etched to damage the surface, and when the BOE etching is performed for less than 10 seconds, the etching effect by the BOE etching solution does not appear.
ELA 어닐링을 포함한 레이저 어닐링 후 산소 플라즈마 에칭 처리하기 전의 다결정 실리콘막 표면의 표면거칠기는 180Å 내지 230Å인 경우가 통상적이다. 그러나, 전술한 바와 같은 방법에 따라 제조된 다결정 실리콘막 표면의 표면거칠기는 100Å 내지 160Å을 갖는다.The surface roughness of the surface of the polycrystalline silicon film after the laser annealing including the ELA annealing and before the oxygen plasma etching treatment is usually 180 kPa to 230 kPa. However, the surface roughness of the surface of the polycrystalline silicon film produced according to the method described above has a range of 100 kPa to 160 kPa.
도 1은 본 발명의 일실시예에 따른 다결정 실리콘막 표면 처리를 통하여 제조된 박막 트랜지스터의 단면구조를 도시한 것이다.1 illustrates a cross-sectional structure of a thin film transistor manufactured by surface treatment of a polycrystalline silicon film according to an embodiment of the present invention.
도 1을 참조하면, 유리기판 등과 같은 절연기판(1)상에 버퍼층(2)이 형성되어 있다. 버퍼층(2)의 상부에는 게이트 절연막(3)이 구비되고, 게이트 절연막(3) 상부의 소정 영역에는 도전성 금속막으로 게이트 전극(13)이 형성되어 있다. 상기 게이트 전극은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 이루어져 있으나, 이에 한정되지 않는다. 상기 게이트 전극(13)이 형성되는 영역은 활성층(12)의 채널 영역(C1)에 대응된다. 게이트 전극(13)의 상부로는 층간 절연막(4)이 형성되어 있으며, 이 층간 절연막(4)과 게이트 절연막(3)에 콘택 홀이 천공된 상태에서 소스 전극(14) 및 드레인 전극(15)이 상기 층간 절연막(4)의 상부에 형성되어 있다.Referring to FIG. 1, a buffer layer 2 is formed on an insulating substrate 1 such as a glass substrate. The gate insulating film 3 is provided on the buffer layer 2, and the gate electrode 13 is formed of a conductive metal film on a predetermined region of the gate insulating film 3. The gate electrode is formed of a conductive metal film such as MoW, Al, Cr, Al / Cu, but is not limited thereto. The region where the gate electrode 13 is formed corresponds to the channel region C1 of the active layer 12. An interlayer insulating film 4 is formed on the gate electrode 13, and the source electrode 14 and the drain electrode 15 are formed in a state where contact holes are formed in the interlayer insulating film 4 and the gate insulating film 3. It is formed on the interlayer insulating film 4.
본 발명의 박막 트랜지스터 제조 방법에 따라 제조된 박막 트랜지스터는 평판 표시장치에 유용하게 사용될 수 있다. 평판 표시장치에는 예를 들면, 플라즈마 평판 표시장치(Plasma Display Panel:PDP), 액정 표시장치(Liquid Crystal Display:LCD), 이 중, 유기 전계발광 표시장치(Organic Light Emitting Diode:OLED) 등이 포함된다. 이 중, 유기 전계발광 표시장치의 일구현예는 복수개의 화소로 구비된 발광 소자; 상기 각 화소에 적어도 하나 이상 구비되는 것으로서, 실리콘 박막으로 구비되어 채널 영역과 소스 및 드레인 영역을 구비한 활성층과, 상기 활성층 상부에 위치하고, 절연막으로 구비된 게이트 절연막과, 상기 게이트 절연막의 상부의 상기 채널 영역에 대응되는 영역에 도전막으로 구비된 게이트 전극을 포함하는 박막 트랜지스터; 및 상기 게이트 전극과 전기적으로 연결된 게이트 라인을 포함할 수 있다.The thin film transistor manufactured according to the thin film transistor manufacturing method of the present invention can be usefully used in flat panel display devices. The flat panel display includes, for example, a plasma display panel (PDP), a liquid crystal display (LCD), among these, an organic light emitting diode (OLED), and the like. do. Among these, one embodiment of the organic electroluminescent display device includes a light emitting device having a plurality of pixels; At least one pixel is provided in each pixel, and includes an active layer formed of a silicon thin film and having a channel region, a source and a drain region, a gate insulating layer disposed on the active layer and formed of an insulating layer, and the upper portion of the gate insulating layer. A thin film transistor including a gate electrode provided as a conductive layer in a region corresponding to the channel region; And a gate line electrically connected to the gate electrode.
이하, 첨부한 도면을 참조하여, 본 발명의 일실시예를 통해 본 발명의 보다 상세히 설명한다. 하기 실시예는 본 발명을 예시하기 위한 것으로서, 본 발명은 이에 한정되지 않는다.Hereinafter, with reference to the accompanying drawings, it will be described in more detail of the present invention through one embodiment of the present invention. The following examples are intended to illustrate the invention, the invention is not limited thereto.
[실시예]EXAMPLE
비정질 실리콘막 형성 단계Amorphous Silicon Film Formation Step
먼저, 유리 기판 상에 SiNx/SiO2 버퍼층을 형성된 절연 기판을 준비하였다. 상기 절연 기판 상에 화학 기상 증착법을 이용하여 500Å 두께의 비정질 실리콘막을 형성하였다.First, an insulating substrate on which a SiNx / SiO 2 buffer layer was formed on a glass substrate was prepared. A 500 nm thick amorphous silicon film was formed on the insulating substrate by chemical vapor deposition.
다결정 실리콘막 형성 단계Polycrystalline Silicon Film Formation Step
상기 비정질 실리콘막에 대하여 상압, 상온 분위기에서 308nm의 XeCl 레이저로 레이저 어닐링을 수행하여 다결정 실리콘막을 형성하였다. 레이저 어닐링으로 형성된 다결정 실리콘막 표면거칠기는 도 2의 AFM 사진을 참고한다. 도 2에 따르면, 레이저 어닐링으로 형성된 다결정 실리콘막 표면은 돌기부를 포함하며, 상기 다결정 실리콘막 표면의 표면거칠기는 210Å(Root Mean Square:RMS)이다.The amorphous silicon film was laser annealed with a XeCl laser of 308 nm in a normal pressure and room temperature atmosphere to form a polycrystalline silicon film. The surface roughness of the polycrystalline silicon film formed by laser annealing is referred to the AFM photograph of FIG. 2. According to FIG. 2, the surface of the polycrystalline silicon film formed by laser annealing includes a protrusion, and the surface roughness of the surface of the polycrystalline silicon film is 210 Å (Root Mean Square: RMS).
산소 플라즈마 에칭 단계Oxygen plasma etching step
레이저 어닐링을 이용하여 다결정 실리콘막을 형성한 다음, 1.3Pa의 압력 및 2750W의 파워 공급원(source power), 400W의 바이어스 파워 하에서, 200sccm의 O2로 200초 간 산소 플라즈마 에칭을 수행하였다. 산소 플라즈마 에칭 직후의 다결정 실리콘막 표면의 표면거칠기는 도 3의 AFM 사진을 참조한다. 도 3에 따르면, 산소 플라즈마 에칭 후 다결정 실리콘막 표면의 표면거칠기는 160Å이다. 이로부터 레이저 어닐링 후 산소 플라즈마 에칭을 수행한 다결정 실리콘막 표면은 레이저 어닐링으로 형성된 다결정 실리콘막 표면보다 우수한 표면거칠기를 갖는다는 것을 확인할 수 있다.A polycrystalline silicon film was formed using laser annealing, and then 200 seconds at 200 sccm O 2 under a pressure of 1.3 Pa and a source power of 2750 W and a bias power of 400 W. Oxygen plasma etching was performed. Refer to the AFM photograph of FIG. 3 for the surface roughness of the surface of the polycrystalline silicon film immediately after the oxygen plasma etching. 3, the surface roughness of the surface of the polycrystalline silicon film after oxygen plasma etching is 160 kPa. From this, it can be confirmed that the surface of the polycrystalline silicon film subjected to oxygen plasma etching after laser annealing has an excellent surface roughness than the surface of the polycrystalline silicon film formed by laser annealing.
BOE 에칭 단계BOE etching step
산소 플라즈마 에칭 후 상온에서 NH4F와 HF의 수용액(NH4F와 HF의 혼합물과 물의 몰비는 1:6임)인 버퍼 옥사이드 에천트를 이용하여 60초간 습식 에칭을 수행하였다. 버퍼 옥사이드 에천트 에칭 직후의 다결정 실리콘막 표면의 표면거칠기는 도 4의 AFM 사진을 참조한다. 도 4에 따르면, BOE 에칭 후 다결정 실리콘막 표면의 표면거칠기는 125Å이다. 이로부터 레이저 어닐링 후 산소 플라즈마 에칭 및 BOE 에칭을 수행한 다결정 실리콘막 표면은 레이저 어닐링으로 형성된 다결정 실리콘막 표면은 물론 레이저 어닐링 후 산소 플라즈마 에칭을 수행한 다결정 실리콘막 표면보다도 우수한 표면거칠기를 갖는다는 것을 확인할 수 있다.After oxygen plasma etching at room temperature an aqueous solution of NH 4 F and HF (a mixture of water with a molar ratio of NH 4 F and HF of 1: 6 being) by the use of an etchant to the buffer oxide wet etching was performed for 60 seconds. Refer to the AFM photograph of FIG. 4 for the surface roughness of the surface of the polycrystalline silicon film immediately after the buffer oxide etchant etching. According to FIG. 4, the surface roughness of the surface of the polycrystalline silicon film after BOE etching is 125 kPa. From this, the surface of the polycrystalline silicon film subjected to oxygen plasma etching and BOE etching after laser annealing has better surface roughness than the surface of the polycrystalline silicon film formed by laser annealing as well as the surface of the polycrystalline silicon film subjected to oxygen plasma etching after laser annealing. You can check it.
평가예 1 - 산소 플라즈마 에칭의 내압에 따른 표면거칠기 및 결정화도 평가Evaluation Example 1-Evaluation of surface roughness and crystallinity according to the internal pressure of oxygen plasma etching
레이저 어닐링으로 형성된 다결정 실리콘막 표면에 대한 다양한 조건의 산소 플라즈마 에칭을 수행하여 다결정 실리콘막의 표면거칠기 및 결정화도를 각각 평가하여 도 5a 및 5b에 그래프로 나타내었다.Oxygen plasma etching was performed on the surface of the polycrystalline silicon film formed by laser annealing to evaluate surface roughness and crystallinity of the polycrystalline silicon film, respectively, and are graphically shown in FIGS. 5A and 5B.
도 5a는 다양한 플라즈마 에칭 압력 및 시간에 따른 산소 플라즈마 에칭 효과를 나타낸 그래프이다. 도 5a로부터, 1.3Pa의 챔버 내압으로 산소 플라즈마 에칭한 경우, 다결정 실리콘막의 표면거칠기가 가장 향상되는 것을 알 수 있다.5A is a graph illustrating oxygen plasma etching effects over various plasma etching pressures and times. It can be seen from FIG. 5A that the surface roughness of the polycrystalline silicon film is most improved when oxygen plasma etching is performed at a chamber internal pressure of 1.3 Pa.
도 5b는 다결정 실리콘막의 결정화도를 측정함으로써, 본 발명의 산소 플라즈마 에칭 후에도 실리콘 결정이 실질적으로 손상되지 않았음을 나타낸 그래프이다. 결정화도는 실리콘막 표면을 라만(Raman) 분석하여 얻은 결정질 피크와 비결정질 피크로부터 결정질 피크 넓이의 분율로서 측정하였다. 도 5b 중, 특히, 레이저 어닐링으로 형성된 다결정 실리콘막의 결정화도와 레이저 어닐링 후 1.3Pa의 압력으로 200초간 산소 플라즈마 에칭한 다결정 실리콘막의 결정화도가 실질적으로 동일하다는 점으로부터, 본 발명에 따라 산소 플라즈마 에칭한 다결정 실리콘막의 경우 실리콘 결정의 손상은 거의 이루어지지 않았음을 알 수 있다.5B is a graph showing that the silicon crystals were not substantially damaged even after the oxygen plasma etching of the present invention by measuring the crystallinity of the polycrystalline silicon film. The crystallinity was measured as the fraction of the crystalline peak area from the crystalline peak and the amorphous peak obtained by Raman analysis of the silicon film surface. In Fig. 5B, in particular, the crystallinity of the polycrystalline silicon film formed by laser annealing is substantially the same as the crystallinity of the oxygen-etched polycrystalline silicon film subjected to oxygen plasma etching for 200 seconds at a pressure of 1.3 Pa after laser annealing. In the case of the silicon film, it can be seen that almost no damage to the silicon crystals occurred.
평가예 2 - BOE 에칭 시간에 따른 표면거칠기 평가Evaluation Example 2-Evaluation of Surface Roughness According to BOE Etching Time
레이저 어닐링으로 생성된 다결정 실리콘막 표면을 1.3Pa의 압력으로 200초 간 산소 플라즈마 에칭한 후, 다양한 시간 조건으로 BOE 에칭을 수행하여, 다결정 실리콘막 표면의 표면거칠기를 평가하여 도 6에 나타내었다. Oxygen plasma etching was performed on the surface of the polycrystalline silicon film generated by laser annealing at a pressure of 1.3 Pa for 200 seconds, and then BOE etching was performed under various time conditions to evaluate the surface roughness of the surface of the polycrystalline silicon film.
도 6은 BOE 에칭 시간에 따른 다결정 실리콘막 표면의 표면거칠기를 나타낸 그래프이다. BOE 에칭 시간이 60초를 경과하면 표면거칠기의 변화가 없는 바, 시약 및 에너지 절감 차원에서 BOE 에칭 시간은 60초 이하인 것이 바람직하다.6 is a graph showing surface roughness of the surface of a polycrystalline silicon film according to BOE etching time. When the BOE etching time passes 60 seconds, there is no change in surface roughness. Therefore, the BOE etching time is preferably 60 seconds or less from the viewpoint of reagent and energy saving.
본 발명의 박막 트랜지스터 제조 방법에 따르면, 비정질 실리콘막을 결정화시켜 생성된 다결정 실리콘막의 표면거칠기가 개선되면서도 실리콘 결정이 실질적으로 손상되지 않은 다결정 실리콘막을 채용할 수 있어 표면거칠기 개선에 따른 신뢰성 향상 및 절연막 두께 감소가 용이함을 갖는 박막 트랜지스터를 얻을 수 있다. 이러한 박막 트랜지스터는 유기 전계 발광 표시장치를 포함한 평판 표시장치에 유용하게 사용될 수 있다.According to the manufacturing method of the thin film transistor of the present invention, it is possible to adopt a polycrystalline silicon film in which the surface roughness of the polycrystalline silicon film formed by crystallizing the amorphous silicon film is substantially undamaged silicon crystals, thereby improving reliability and thickness of the insulating film A thin film transistor having an easy reduction can be obtained. Such thin film transistors may be usefully used in flat panel displays including organic light emitting displays.
도 1은 본 발명의 박막 트랜지스터 제조 방법에 따라 제조된 박막 트랜지스터의 일실시예의 단면구조도이다.1 is a cross-sectional structural view of an embodiment of a thin film transistor manufactured according to the method of manufacturing a thin film transistor of the present invention.
도 2는 레이저 어닐링(Laser Annealing)으로 결정화한 다결정 실리콘막 표면의 AFM (Atomic Force Microscope) 사진이다.2 is an Atomic Force Microscope (AFM) photograph of the surface of a polycrystalline silicon film crystallized by laser annealing.
도 3은 레이저 어닐링으로 결정화한 다음 산소 플라즈마 에칭한 다결정 실리콘막 표면의 AFM 사진이다.3 is an AFM photograph of the surface of a polycrystalline silicon film crystallized by laser annealing followed by oxygen plasma etching.
도 4는 레이저 어닐링으로 결정화한 다음 산소 플라즈마 에칭한 후 버퍼 옥사이드 에천트(Buffered Oxide Etchant: 이하 "BOE"라고도 함)로 에칭한 다결정 실리콘막 표면의 AFM 사진이다.4 is an AFM image of the surface of a polycrystalline silicon film crystallized by laser annealing followed by oxygen plasma etching and then etched with a buffered oxide etchant (hereinafter also referred to as "BOE").
도 5a는 레이저 어닐링으로 결정화한 다음 다양한 조건으로 산소 플라즈마 에칭을 수행하여 형성된 다결정 실리콘막 표면의 표면거칠기를 레이저 어닐링으로 결정화한 다결정 실리콘막 표면의 표면거칠기와 비교하여 나타낸 그래프이다.FIG. 5A is a graph showing the surface roughness of the surface of the polycrystalline silicon film formed by laser annealing and then performing oxygen plasma etching under various conditions in comparison with the surface roughness of the surface of the polycrystalline silicon film crystallized by laser annealing.
도 5b는 레이저 어닐링으로 결정화한 다음 다양한 조건으로 산소 플라즈마 에칭을 수행하여 형성된 다결정 실리콘막의 결정화도를 레이저 어닐링으로 결정화한 다결정 실리콘막의 결정화도와 비교하여 나타낸 그래프이다.FIG. 5B is a graph showing the crystallinity of the polycrystalline silicon film formed by laser annealing and then performing oxygen plasma etching under various conditions in comparison with the crystallinity of the polycrystalline silicon film crystallized by laser annealing.
도 6은 레이저 어닐링으로 결정화한 다음 산소 플라즈마 에칭한 후, 다양한 조건의 BOE 에칭을 수행하여 형성된 다결정 실리콘막 표면의 표면거칠기를 레이저 어닐링으로 결정화한 다결정 실리콘막 표면의 표면거칠기와 비교하여 나타낸 그래프이다.6 is a graph showing the surface roughness of the surface of the polycrystalline silicon film formed by laser annealing, followed by oxygen plasma etching, and then performing BOE etching under various conditions, compared with the surface roughness of the surface of the polycrystalline silicon film crystallized by laser annealing. .
<도면 부호에 대한 간단한 설명><Short description of drawing symbols>
1...절연 기판 2...버퍼층1 ... insulating substrate 2 ... buffer layer
3...게이트 절연막 4...층간 절연막3 ... gate insulating film 4 ... interlayer insulating film
12...반도체 활성층 13...게이트 전극12 ... semiconductor active layer 13 ... gate electrode
14...소스 전극 15...드레인 전극14 Source electrode 15 Drain electrode
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2004
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