KR20050109222A

KR20050109222A - Display device having repairing mechanism

Info

Publication number: KR20050109222A
Application number: KR1020040034290A
Authority: KR
Inventors: 김성만; 송영구; 공향식; 강승재
Original assignee: 삼성전자주식회사
Priority date: 2004-05-14
Filing date: 2004-05-14
Publication date: 2005-11-17

Abstract

본 발명은 수리 수단을 구비하는 표시 장치에 관한 것이다.The present invention relates to a display device having a repair means.

본 발명의 실시예에 따른 표시 장치는 서로 연결되어 있으며 차례대로 제1 및 제2 출력 신호를 각각 생성하는 복수의 스테이지(stage)를 포함하는 게이트 구동부를 포함하고, 상기 각 스테이지는 입력 신호에 응답하여 전압을 충전하고, 상기 전압의 충전에 따라 입력 클록 신호에 기초하여 상기 제1 및 제2 출력 신호를 생성하여 내보내는 구동부, 그리고 후단 스테이지 중 어느 하나의 출력 신호에 응답하여 상기 구동부에 충전된 전압을 방전하는 방전부를 포함하며, 상기 입력 신호는 주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호이고, 상기 구동부는 상기 제1 및 제2 출력 신호를 각각 내보내는 제1 및 제2 출력단을 가지며, 상기 제1 출력단과 제2 출력단 사이에 배치되어 있는 수리 부재를 포함한다.A display device according to an exemplary embodiment of the present invention includes a gate driver connected to each other and including a plurality of stages that sequentially generate first and second output signals, respectively, wherein each stage responds to an input signal. A voltage charged in the driving unit in response to an output signal of any one of a driver and a rear stage, and a driver for generating and outputting the first and second output signals based on an input clock signal according to the charging of the voltage. And a discharge unit for discharging the input signal, wherein the input signal is an output signal of any one of a scan start signal and a front end stage, and the driving unit has first and second output terminals which emit the first and second output signals, respectively. And a repair member disposed between the first output end and the second output end.

이런 방식으로, 두 개의 출력단 중 어느 하나가 불량이 있거나 두 개 모두 불량이 있는 경우, 이를 수리할 수 있는 구조를 둠으로써 수율을 향상시킬 수 있다.In this way, if either of the two output stages are defective or both are defective, the yield can be improved by providing a structure that can be repaired.

Description

Display device with repair means {DISPLAY DEVICE HAVING REPAIRING MECHANISM}

최근, 무겁고 큰 음극선관(cathode ray tube, CRT)을 대신하여 유기 발광 표시 장치(organic light emitting display, OLED), 플라스마 표시 장치(plasma display panel, PDP), 액정 표시 장치(liquid crystal display, LCD)와 같은 평판 표시 장치가 활발히 개발 중이다.Recently, organic light emitting display (OLED), plasma display panel (PDP), and liquid crystal display (LCD) are substituted for heavy and large cathode ray tube (CRT). Flat panel display devices such as are being actively developed.

PDP는 기체 방전에 의하여 발생하는 플라스마를 이용하여 문자나 영상을 표시하는 장치이며, 유기 EL 표시 장치는 특정 유기물 또는 고분자들의 전계 발광을 이용하여 문자 또는 영상을 표시한다. 액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.PDP is a device for displaying characters or images using plasma generated by gas discharge, and the organic EL display device displays characters or images by using electroluminescence of specific organic materials or polymers. The liquid crystal display device applies an electric field to a liquid crystal layer interposed between two display panels, and adjusts the intensity of the electric field to adjust a transmittance of light passing through the liquid crystal layer to obtain a desired image.

이러한 평판 표시 장치 중에서 예를 들어 액정 표시 장치와 유기 EL 표시 장치는 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 그리고 표시 신호선 중 게이트선에 게이트 신호를 내보내어 화소의 스위칭 소자를 턴온/오프시키는 게이트 구동부, 즉 시프트 레지스터를 포함한다.Among such flat panel display devices, for example, a liquid crystal display and an organic EL display device may turn on / off a switching element of a pixel by emitting a gate signal to a pixel including a switching element, a display panel provided with a display signal line, and a gate line among the display signal lines. A gate driver to turn off, i.e., a shift register.

시프트 레지스터는 서로 연결되어 있는 복수의 스테이지를 포함하며, 각 스테이지는 복수의 트랜지스터를 포함한다. The shift register includes a plurality of stages connected to each other, and each stage includes a plurality of transistors.

각 스테이지는 입력부, 출력부, 방전부 등을 포함하고, 전단 및 후단 스테이지의 출력에 기초하고 복수의 클록 신호 중 어느 하나에 동기하여 출력을 내보낸다.Each stage includes an input section, an output section, a discharge section, and the like, and outputs the output based on the output of the front and rear stages and in synchronization with any one of the plurality of clock signals.

이러한 스테이지의 출력부는 게이트선과 전단 및 후단 스테이지에 각각 연결되어 있는 복수의 트랜지스터를 포함한다. 이 때, 게이트선에 연결되어 있는 트랜지스터가 손상 등으로 인하여 제대로 게이트 신호를 내보내지 못하거나, 전단 및 후단 스테이지에 연결되어 있는 트랜지스터가 출력을 내보내지 못하는 경우에는 표시 불량으로 나타나는 경우가 있다.The output of the stage includes a gate line and a plurality of transistors connected to the front and rear stages, respectively. At this time, when the transistor connected to the gate line does not emit the gate signal properly due to damage or the like, or the transistor connected to the front and rear stages fails to output the output, there may be a display defect.

따라서, 본 발명이 이루고자 하는 기술적 과제는 종래 기술의 문제점을 해결할 수 있는 수리 수단을 구비하는 표시 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a display device having a repair means capable of solving the problems of the prior art.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 표시 장치는, 서로 연결되어 있으며 차례대로 제1 및 제2 출력 신호를 각각 생성하는 복수의 스테이지(stage)를 포함하는 게이트 구동부를 포함하고, 상기 각 스테이지는 입력 신호에 응답하여 전압을 충전하고, 상기 전압의 충전에 따라 입력 클록 신호에 기초하여 상기 제1 및 제2 출력 신호를 생성하여 내보내는 구동부, 그리고 후단 스테이지 중 어느 하나의 출력 신호에 응답하여 상기 구동부에 충전된 전압을 방전하는 방전부를 포함하며, 상기 입력 신호는 주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호이고, 상기 구동부는 상기 제1 및 제2 출력 신호를 각각 내보내는 제1 및 제2 출력단을 가지며, 상기 제1 출력단과 제2 출력단 사이에 배치되어 있는 수리 부재를 포함한다.According to an aspect of the present invention, there is provided a display device including a gate driver including a plurality of stages connected to each other and sequentially generating first and second output signals, respectively. Each of the stages may be configured to charge a voltage in response to an input signal, and to generate an output signal of the first and second output signals based on an input clock signal according to the charging of the voltage, and to output an output signal of any one of the following stages. And a discharge unit for discharging the voltage charged in the driving unit in response, wherein the input signal is an output signal of any one of a scan start signal and a front end stage, and the first driving unit outputs the first and second output signals, respectively. And a repair member having a second output end and disposed between the first output end and the second output end.

여기서, 상기 수리 부재는 상기 제1 또는 제2 출력단의 출력에 불량이 생긴 경우 상기 제1 출력단과 상기 제2 출력단을 연결하고, 상기 제1 및 제2 출력단에 각각 연결된 제1 단과 제2 단을 가지는 축전기를 포함하는 것이 바람직하다.Here, the repair member connects the first output terminal and the second output terminal when a failure occurs in the output of the first or second output terminal, and connects the first terminal and the second terminal connected to the first and second output terminals, respectively. It is preferable that the branch includes a capacitor.

또한, 상기 제1 출력단과 상기 제2 출력단의 연결은, 상기 축전기에 레이저를 조사하여 상기 축전기의 제1 단과 제2 단을 연결함으로써 이루어질 수 있다.In addition, the first output terminal and the second output terminal may be connected to each other by irradiating a laser to the capacitor and connecting the first and second terminals of the capacitor.

한편, 상기 구동부는 상기 전압을 충전하는 축전기를 더 포함하는 것이 바람직하다. 이 때, 상기 구동부는 제1 및 제2 트랜지스터를 더 포함하고, 상기 제1 및 제2 트랜지스터는 상기 축전기의 일단에 연결되어 있는 제어 단자, 상기 입력 클록 신호에 연결되어 있는 입력 단자, 그리고 상기 제1 및 제2 출력단에 각각 연결되어 있는 출력 단자를 가질 수 있다.On the other hand, the driving unit preferably further includes a capacitor for charging the voltage. The driving unit may further include first and second transistors, and the first and second transistors may include a control terminal connected to one end of the capacitor, an input terminal connected to the input clock signal, and the first transistor. It may have an output terminal connected to the first and second output terminals, respectively.

또한, 상기 축전기는 상기 제1 및 제2 트랜지스터의 상기 제어 단자와 상기 제1 트랜지스터의 출력 단자 사이에 연결되어 있는 것이 바람직하다.In addition, the capacitor is preferably connected between the control terminal of the first and second transistors and the output terminal of the first transistor.

본 발명의 한 특징에 따른 상기 수리 부재는, 상기 제1 및 제2 출력단에 각각 연결되어 있는 제1 및 제2 연결 부재, 상기 제1 및 제2 연결 부재 위에 형성되어 있는 절연막, 그리고 상기 절연막 위에 형성되어 있으며 상기 제1 연결 부재와 연결되어 있고 상기 제2 연결 부재와 중첩하는 연결 보조 부재를 포함할 수 있다.The repair member according to an aspect of the present invention may include a first and second connection members connected to the first and second output terminals, an insulating film formed on the first and second connection members, and an insulating film. The connection auxiliary member may be formed and connected to the first connection member and overlap the second connection member.

이와는 달리, 상기 수리 부재는 상기 제1 및 제2 출력단에 각각 연결되어 있는 제1 및 제2 연결 부재, 상기 제1 및 제2 연결 부재 위에 형성되어 있는 제1 절연막, 상기 절연막 위에 형성되어 있으며 상기 제2 연결 부재와 중첩하는 도전체, 상기 제1 절연막과 상기 도전체 위에 형성되어 있는 제2 절연막, 그리고 상기 제2 절연막 위에 형성되어 있으며 상기 제1 연결 부재와 상기 도전체에 연결되어 있는 연결 보조 부재를 포함할 수 있다.Alternatively, the repair member is formed on the first and second connection members connected to the first and second output terminals, the first insulating film formed on the first and second connecting members, and the insulating film. A conductor overlapping the second connection member, a second insulating film formed on the first insulating film and the conductor, and a connection auxiliary formed on the second insulating film and connected to the first connecting member and the conductor. It may include a member.

한편, 상기 표시 장치는 스위칭 소자를 각각 포함하는 복수의 화소, 상기 게이트 구동부와 상기 스위칭 소자에 연결되어 있는 제1 내지 제3 게이트선, 상기 게이트 구동부의 반대쪽에서 상기 게이트선과 교차하는 제1 내지 제3 수리선, 그리고 상기 수리선과 연결될 수 있는 구조를 가지는 수리단을 포함하는 수리부를 더 포함할 수 있다.On the other hand, the display device includes a plurality of pixels each including a switching element, first to third gate lines connected to the gate driver and the switching element, and first to third intersecting the gate lines at opposite sides of the gate driver. 3 may further include a repair unit including a repair ship having a structure capable of being connected to the repair ship and the repair ship.

이 때, 상기 수리단은 상기 제1 내지 제3 수리선과 각각 교차하는 제1 내지 제3 단자선과 연결되어 있는 것이 바람직하며, 상기 수리단은 소정 전압을 전달하는 전압선 및 복수의 클록 신호를 각각 전달하는 복수의 클록 신호선과 각각 교차하는 제4 및 제5 단자선과 연결되어 있는 것이 바람직하다.In this case, the repair terminal is preferably connected to the first to third terminal lines intersecting the first to third repair wires, and the repair terminal transmits a voltage line for transmitting a predetermined voltage and a plurality of clock signals, respectively. It is preferably connected to the fourth and fifth terminal lines that intersect the plurality of clock signal lines.

여기서, 상기 제2 게이트선에 연결된 스테이지의 상기 제1 및 제2 출력단에 이상이 있는 경우, 상기 수리 부재를 통하여 상기 제1 출력단과 상기 제2 출력단을 연결하고 상기 수리단을 상기 수리선, 상기 전압선 및 상기 클록 신호선과 연결하며, 상기 제1 내지 제3 수리선을 상기 제1 내지 제3 게이트선과 각각 연결하고, 상기 수리단은 상기 제1 및 제3 게이트선으로부터의 게이트 신호, 상기 전압선으로부터의 전압 및 상기 클록 신호선으로부터의 클록 신호에 기초하여 게이트 신호를 생성하여 상기 제2 게이트선에 인가하는 것이 바람직하다.Here, when there is an error in the first and second output terminals of the stage connected to the second gate line, the first output terminal and the second output terminal is connected through the repair member, and the repair terminal is connected to the repair line, the A voltage line and a clock signal line, and the first to third repair lines are connected to the first to third gate lines, respectively, and the repair terminal includes gate signals from the first and third gate lines and the voltage line. Preferably, a gate signal is generated on the basis of the voltage and the clock signal from the clock signal line and applied to the second gate line.

또한, 상기 수리단은, 상기 제1 게이트선의 게이트 신호에 응답하여 소정의 전압을 충전하고, 상기 복수의 클록 신호 중 어느 하나에 따라 출력 신호를 생성하는 구동부, 그리고 상기 제3 게이트선의 게이트 신호에 응답하여 상기 충전된 전압을 방전하는 방전부를 포함하는 것이 바람직하다.The repair stage may be configured to charge a predetermined voltage in response to a gate signal of the first gate line, and to generate a output signal according to any one of the plurality of clock signals, and a gate signal of the third gate line. It preferably includes a discharge unit for discharging the charged voltage in response.

여기서, 상기 수리단은 비정질 규소로 이루어지는 복수의 스위칭 소자를 포함하는 것이 바람직하고, 상기 게이트 구동부는 상기 화소의 스위칭 소자와 동일한 공정으로 형성되는 것이 바람직하다.Here, the repair stage preferably includes a plurality of switching elements made of amorphous silicon, and the gate driver is preferably formed by the same process as the switching elements of the pixel.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 표시 장치에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.A display device according to an embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.1 is a block diagram of a display device according to an exemplary embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 표시 장치는 표시판부(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.As shown in FIG. 1, the display device according to an exemplary embodiment of the present invention includes a display panel 300, a gate driver 400 connected thereto, a data driver 500, and a gray voltage generator connected to the data driver 500. 800, and a signal controller 600 for controlling them.

표시판부(300)는 등가 회로로 볼 때 복수의 표시 신호선(G₁-G_n, D₁-D _m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(Px)를 포함한다.The display panel unit 300 includes a plurality of display signal lines G ₁ -G _n , D ₁ -D _m and a plurality of pixels Px connected to the plurality of display signal lines G ₁ -G _n and D ₁ -D _m in an equivalent circuit.

표시 신호선(G₁-G_n, D₁-D_m)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G₁-G_n)과 데이터 신호를 전달하는 데이터선(D₁-D _m)을 포함한다. 게이트선(G₁-G_n)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D ₁-D_m)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.The display signal lines G ₁ -G _n and D ₁ -D _m are a plurality of gate lines G ₁ -G _n for transmitting a gate signal (also called a “scan signal”) and a data line D for transmitting a data signal. ₁ -D _m ). The gate lines G ₁ -G _n extend substantially in the row direction and are substantially parallel to each other, and the data lines D ₁ -D _m extend substantially in the column direction and are substantially parallel to each other.

각 화소(Px)는 표시 신호선(G₁-G_n, D₁-D_m)에 연결된 스위칭 소자(Q)와 이에 연결된 화소 회로(pixel circuit)를 포함한다.Each pixel Px includes a switching element Q connected to the display signal lines G ₁ -G _n and D ₁ -D _m and a pixel circuit connected thereto.

스위칭 소자(Q)는 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G₁-G_n) 및 데이터선(D₁-D_m)에 연결되어 있으며, 출력 단자는 화소 회로에 연결되어 있다. 또한, 스위칭 소자(Q)는 박막 트랜지스터인 것이 바람직하며, 특히 비정질 규소를 포함하는 것이 좋다.The switching element Q is a three-terminal element whose control terminal and input terminal are connected to the gate line G ₁ -G _n and the data line D ₁ -D _m, respectively, and the output terminal is connected to the pixel circuit. have. In addition, the switching element Q is preferably a thin film transistor, and particularly preferably comprises amorphous silicon.

평판 표시 장치의 대표 격인 액정 표시 장치의 경우, 도 2에 도시한 바와 같이, 표시판부(300)가 하부 표시판(100)과 상부 표시판(200) 및 그 사이의 액정층(3)을 포함하며, 표시 신호선(G₁-G_n, D₁-D_m)과 스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있다. 액정 표시 장치의 화소 회로는 스위칭 소자(Q)에 병렬로 연결된 액정 축전기(liquid crystal capacitor)(C_LC) 및 유지 축전기(storage capacitor)(C_ST)를 포함한다. 유지 축전기(C_ST)는 필요에 따라 생략할 수 있다.In the case of a liquid crystal display device which is a representative example of a flat panel display device, as shown in FIG. 2, the display panel unit 300 includes a lower panel 100, an upper panel 200, and a liquid crystal layer 3 therebetween. The display signal lines G ₁ -G _n , D ₁ -D _m and the switching elements Q are provided on the lower display panel 100. The pixel circuit of the liquid crystal display includes a liquid crystal capacitor C _LC and a storage capacitor C _ST connected in parallel to the switching element Q. The holding capacitor C _ST can be omitted as necessary.

액정 축전기(C_LC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(V_com)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.The liquid crystal capacitor C _LC has two terminals, the pixel electrode 190 of the lower panel 100 and the common electrode 270 of the upper panel 200, and the liquid crystal layer 3 between the two electrodes 190 and 270. It functions as a dielectric. The pixel electrode 190 is connected to the switching element Q, and the common electrode 270 is formed on the front surface of the upper panel 200 and receives a common voltage V _com . Unlike in FIG. 2, the common electrode 270 may be provided in the lower panel 100. In this case, both electrodes 190 and 270 may be linear or rod-shaped.

유지 축전기(C_ST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(V_com) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(C_ST)는 화소 전극 (190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.The storage capacitor C _ST is formed by overlapping a separate signal line (not shown) and the pixel electrode 190 provided on the lower panel 100, and a predetermined voltage such as a common voltage V _com is applied to the separate signal line. Is approved. However, the storage capacitor C _ST may be formed such that the pixel electrode 190 overlaps the front end gate line directly above the insulator.

한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 삼원색, 예를 들면 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.On the other hand, in order to implement color display, each pixel should be able to display color, which is provided with a color filter 230 of three primary colors, for example, red, green, or blue, in a region corresponding to the pixel electrode 190. It is possible by doing. In FIG. 2, the color filter 230 is formed on the upper panel 200. Alternatively, the color filter 230 may be formed above or below the pixel electrode 190 of the lower panel 100.

액정 표시 장치의 표시판부(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.Polarizers (not shown) for polarizing light are attached to outer surfaces of at least one of the two display panels 100 and 200 of the display panel unit 300 of the liquid crystal display device.

다시 도 1을 참조하면, 계조 전압 생성부(800)는 화소의 휘도와 관련된 한 벌 또는 두 벌의 복수 계조 전압을 생성한다. 두 벌이 있는 경우 두 벌 중 한 벌은 공통 전압(V_com)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.Referring back to FIG. 1, the gray voltage generator 800 generates one or two gray voltages related to the luminance of the pixel. If there are two sets, one of the sets has a positive value for the common voltage (V _com ) and the other set has a negative value.

게이트 구동부(400)는 표시판부(300)의 게이트선(G₁-G_n)에 연결되어 스위칭 소자(Q)를 턴온시킬 수 있는 게이트 온 전압(V_on)과 스위칭 소자(Q)를 턴오프시킬 수 있는 게이트 오프 전압(V_off)의 조합으로 이루어진 게이트 신호를 게이트선(G₁-G_n)에 인가한다.The gate driver 400 is connected to the gate lines G ₁ -G _n of the display panel 300 to turn off the gate-on voltage V _on and the switching element Q, which can turn _{on the} switching element Q. A gate signal composed of a combination of gate off voltages V _off may be applied to the gate lines G ₁ -G _n .

데이터 구동부(500)는 표시판부(300)의 데이터선(D₁-D_m)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가한다.The data driver 500 is connected to the data lines D ₁ -D _m of the display panel 300 to select the gray voltage from the gray voltage generator 800 and apply the gray voltage to the pixel as a data signal.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.The signal controller 600 controls operations of the gate driver 400 and the data driver 500.

그러면 이러한 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.The display operation of such a display device will now be described in more detail.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(V_sync)와 수평 동기 신호(H_sync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 제어 신호 및 입력 영상 신호(R, G, B)를 기초로 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성하고 영상 신호(R, G, B)를 표시판부(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)는 데이터 구동부(500)로 내보낸다.The signal controller 600 may control the input image signals R, G, and B and their display from an external graphic controller (not shown), for example, a vertical sync signal V _sync and a horizontal sync signal. (H _sync ), a main clock (MCLK), a data enable signal (DE) is provided. The signal controller 600 generates a gate control signal CONT1 and a data control signal CONT2 based on the input control signal and the input image signals R, G, and B, and generates the image signals R, G, and B. After appropriately processing the display panel 300 according to the operating conditions, the gate control signal CONT1 is sent to the gate driver 400, and the data control signal CONT2 and the processed image signal DAT are transferred to the data driver 500. Export.

게이트 제어 신호(CONT1)는 게이트 온 전압(V_on)의 출력 시작을 지시하는 주사 시작 신호(STV), 게이트 온 전압(V_on)의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 전압(V_on)의 지속 시간을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.The gate control signal (CONT1) is the gate-on scanning start instructing the start of output of a voltage (V _on) signal (STV), a gate-on voltage (V _on) on-voltage gate clock signal (CPV), and a gate for controlling the output timing of the An output enable signal OE or the like that defines the duration of V _on .

데이터 제어 신호(CONT2)는 영상 데이터(DAT)의 입력 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 도 2에 도시한 액정 표시 장치 등의 경우, 공통 전압(V_com)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS)도 포함될 수 있다.The data control signal CONT2 is a load signal LOAD and a data clock signal for applying a corresponding data voltage to the horizontal synchronization start signal STH indicating the start of input of the image data DAT and the data lines D ₁ -D _m . (HCLK). In the case of the liquid crystal display or the like shown in FIG. 2, the polarity of the data voltage with respect to the common voltage V _com (hereinafter referred to as "polarization of the data voltage" by reducing the "polarity of the data voltage with respect to the common voltage") is inverted. The inversion signal RVS may also be included.

데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(DAT)를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(DAT)에 대응하는 계조 전압을 선택함으로써, 영상 데이터(DAT)를 해당 데이터 전압으로 변환하고 이를 데이터선(D₁-D_m)에 인가한다.The data driver 500 sequentially receives the image data DAT corresponding to one row of pixels according to the data control signal CONT2 from the signal controller 600, and among the gray voltages from the gray voltage generator 800. By selecting the gray scale voltage corresponding to each image data DAT, the image data DAT is converted into a corresponding data voltage and applied to the data lines D ₁ -D _m .

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(V_on)을 게이트선(G₁-G_n)에 인가하여 이 게이트선(G ₁-G_n)에 연결된 스위칭 소자(Q)를 턴온시킨다. 데이터선(D₁-D_m)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.The gate driver 400 applies the gate-on voltage V _on to the gate lines G ₁ -G _n in response to the gate control signal CONT1 from the signal controller 600, thereby applying the gate lines G ₁ -G _n. Turn on the switching element (Q) connected to. The data voltage supplied to the data lines D ₁ -D _m is applied to the corresponding pixel through the turned-on switching element Q.

도 2에 도시한 액정 표시 장치의 경우, 화소에 인가된 데이터 전압과 공통 전압(V_com)의 차이는 액정 축전기(C_LC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리한다. 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판(100, 200)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타난다.In the case of the liquid crystal display shown in FIG. 2, the difference between the data voltage applied to the pixel and the common voltage V _com is represented as the charging voltage of the liquid crystal capacitor C _LC , that is, the pixel voltage. The liquid crystal molecules vary in arrangement depending on the magnitude of the pixel voltage. As a result, the polarization of light passing through the liquid crystal layer 3 changes. This change in polarization is represented by a change in transmittance of light by polarizers attached to the display panels 100 and 200.

1 수평 주기(또는 "1H")[수평 동기 신호(H_sync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기]가 지나면 데이터 구동부(500)와 게이트 구동부(400)는 다음 행의 화소에 대하여 동일한 동작을 반복한다. 이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G₁-G_n)에 대하여 차례로 게이트 온 전압(V_on)을 인가하여 모든 화소에 데이터 전압을 인가한다. 도 2에 도시한 액정 표시 장치 등의 경우, 특히 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("컬럼 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전")After one horizontal period (or “1H”) (one period of the horizontal sync signal H _sync , the data enable signal DE, and the gate clock CPV), the data driver 500 and the gate driver 400 are next. The same operation is repeated for the pixels in the row. In this manner, the gate-on voltages V _{on are} sequentially applied to all the gate lines G ₁ -G _n during one frame to apply data voltages to all the pixels. In the case of the liquid crystal display shown in FIG. 2, inverting is applied to the data driver 500 such that the next frame starts after one frame ends, and the polarity of the data voltage applied to each pixel is opposite to that of the previous frame. The state of the signal RVS is controlled ("frame inversion"). In this case, the polarity of the data voltage flowing through one data line may be changed (“column inversion”) or the polarity of the data voltage applied to one pixel row may be different according to the characteristics of the inversion signal RVS within one frame ( "Dot reversal")

그러면 본 발명의 실시예에 따른 표시 장치의 게이트 구동부 및 수리부에 대하여 도 3 내지 도 11을 참조하여 좀더 상세히 설명한다.Next, the gate driver and the repair unit of the display device according to the exemplary embodiment of the present invention will be described in more detail with reference to FIGS. 3 to 11.

도 3은 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다. 도 4a 및 도 4b는 도 3에 도시한 게이트 구동부용 시프트 레지스터의 j 번째 스테이지의 회로도의 한 예이며, 수리 전과 후를 각각 나타내는 도면이다. 도 5는 도 3에 도시한 게이트 구동부의 신호 파형도이다.3 is a block diagram of a gate driver according to an exemplary embodiment of the present invention. 4A and 4B show an example of a circuit diagram of the j-th stage of the shift register for gate driver shown in FIG. 3, and show before and after repair, respectively. 5 is a signal waveform diagram of the gate driver illustrated in FIG. 3.

도 3에 도시한 게이트 구동부(400)는 일렬로 배열되어 있으며 게이트선(G₁-G_n)에 각각 연결되어 있는 복수의 스테이지(410)를 포함하는 시프트 레지스터로서, 주사 시작 신호(STV), 복수의 클록 신호(CLK1, CLK2) 및 게이트 오프 전압(V_off)이 입력된다.The gate driver 400 shown in FIG. 3 is a shift register including a plurality of stages 410 arranged in a line and connected to the gate lines G ₁ -G _n , respectively, and include a scan start signal STV, The plurality of clock signals CLK1 and CLK2 and the gate off voltage V _off are input.

각 스테이지(410)는 세트 단자(S), 게이트 전압 단자(GV), 한 쌍의 클록 단자(CK1, CK2), 리세트 단자(R), 그리고 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있다.Each stage 410 includes a set terminal S, a gate voltage terminal GV, a pair of clock terminals CK1 and CK2, a reset terminal R, and a gate output terminal OUT1 and a carry output terminal OUT2. Has)

각 스테이지, 예를 들면 j 번째 스테이지(ST_j)의 세트 단자(S)에는 전단 스테이지(ST_j-1)의 캐리 출력, 즉 전단 캐리 출력[Cout(j-1)]이, 리세트 단자(R)에는 후단 스테이지(ST_j+1)의 게이트 출력, 즉 후단 게이트 출력[Gout(j+1)]이 입력되고, 클록 단자(CK1, CK2)에는 클록 신호(CLK1, CLK2)가 각각 입력되며, 게이트 전압 단자(GV)에는 게이트 오프 전압(V_off)이 입력된다. 게이트 출력 단자(OUT1)는 게이트 출력[Gout(j)]을 내보내고 캐리 출력 단자(OUT2)는 캐리 출력[Cout(j)]을 내보내며 수리용 축전기(CP_j)로 연결되어 있다.Each stage, for example, the j-th stage (ST _j) the set terminal (S), the carry output of the front end stage (ST _j-1), i.e. shear carry output [Cout (j-1)] is a reset terminal ( The gate output of the rear stage ST _{j + 1} , that is, the rear gate output Gout (j + 1) is input to R, and the clock signals CLK1 and CLK2 are respectively input to the clock terminals CK1 and CK2. The gate-off voltage V _off is input to the gate voltage terminal GV. The gate output terminal OUT1 outputs the gate output Gout (j) and the carry output terminal OUT2 outputs the carry output Cout (j) and is connected to the repair capacitor CP _j .

단, 시프트 레지스터(400)의 첫 번째 스테이지에는 전단 캐리 출력 대신 주사 시작 신호(STV)가 입력된다. 또한, j 번째 스테이지(ST_j)의 클록 단자(CK1)에 클록 신호(CLK1)가, 클록 단자(CK2)에 클록 신호(CLK2)가 입력되는 경우, 이에 인접한 (j-1)번째 및 (j+1)번째 스테이지(ST_j-1, ST_j+1)의 클록 단자(CK1)에는 클록 신호(CLK2)가, 클록 단자(CK2)에는 클록 신호(CLK1)가 입력된다.However, the scan start signal STV is input to the first stage of the shift register 400 instead of the front carry output. Further, when the clock signal CLK1 is input to the clock terminal CK1 of the j-th stage ST _j and the clock signal CLK2 is input to the clock terminal CK2, the (j-1) th and (j) adjacent thereto are The clock signal CLK2 is input to the clock terminal CK1 of the ₊ 1th stage ST _j-1 and ST _{j + 1} , and the clock signal CLK1 is input to the clock terminal CK2.

각 클록 신호(CLK1, CLK2)는 화소의 스위칭 소자(Q)를 구동할 수 있도록 전압 레벨이 하이인 경우는 게이트 온 전압(V_on)과 같고 로우인 경우는 게이트 오프 전압(V_off)과 같은 것이 바람직하다. 도 5에 도시한 바와 같이 각 클록 신호(CLK1, CLK2)는 듀티비가 50%이고 두 클록 신호(CLK1, CLK2)의 위상차는 180°일 수 있다.Each clock signal CLK1 and CLK2 is equal to the gate-on voltage V _on when the voltage level is high and the gate-off voltage V _off when the voltage level is high so as to drive the switching element Q of the pixel. It is preferable. As shown in FIG. 5, each clock signal CLK1 and CLK2 may have a duty ratio of 50%, and a phase difference between the two clock signals CLK1 and CLK2 may be 180 °.

도 4를 참고하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)의 각 스테이지, 예를 들면 j 번째 스테이지는, 도 4a 및 도 4b에 도시한 바와 같이, 입력부(420), 풀업 구동부(430), 풀다운 구동부(440) 및 출력부(450)를 포함한다. 이들은 적어도 하나의 NMOS 트랜지스터(M1-M13)를 포함하며, 풀업 구동부(430)와 출력부(450)는 축전기(C1-C3, CP_j)를 더 포함한다. 그러나 NMOS 트랜지스터 대신 PMOS 트랜지스터를 사용할 수도 있다. 또한, 축전기(C1-C3)는 실제로, 공정시에 형성되는 게이트와 드레인/소스간 기생 용량(parasitic capacitance)일 수 있다.Referring to FIG. 4, each stage of the gate driver 400 according to an embodiment of the present invention, for example, the j-th stage, includes the input unit 420 and the pull-up driver (as shown in FIGS. 4A and 4B). 430, a pull-down driver 440, and an output unit 450. These include at least one NMOS transistor M1-M13, and the pull-up driver 430 and the output unit 450 further include capacitors C1-C3 and CP _j . However, PMOS transistors may be used instead of NMOS transistors. In addition, the capacitors C1-C3 may actually be parasitic capacitances between the gate and the drain / source formed during the process.

입력부(420)는 세트 단자(S)와 게이트 전압 단자(GV)에 차례로 직렬로 연결되어 있는 세 개의 트랜지스터(M1, M3, M2)를 포함한다. 트랜지스터(M1, M2)의 게이트는 클록 단자(CK2)에 연결되어 있으며 트랜지스터(M2)의 게이트는 클록 단자(CK1)에 연결되어 있다. 트랜지스터(M1)와 트랜지스터(M3) 사이의 접점은 접점(J1)에 연결되어 있고, 트랜지스터(M3)와 트랜지스터(M1) 사이의 접점은 접점(J2)에 연결되어 있다.The input unit 420 includes three transistors M1, M3, and M2 connected in series to the set terminal S and the gate voltage terminal GV. Gates of the transistors M1 and M2 are connected to the clock terminal CK2, and gates of the transistor M2 are connected to the clock terminal CK1. The contact between the transistor M1 and the transistor M3 is connected to the contact J1, and the contact between the transistor M3 and the transistor M1 is connected to the contact J2.

풀업 구동부(430)는 세트 단자(S)와 접점(J1) 사이에 연결되어 있는 트랜지스터(M4)와 클록 단자(CK1)와 접점(J3) 사이에 연결되어 있는 트랜지스터(M6), 그리고 클록 단자(CK1)와 접점(J4) 사이에 연결되어 있는 트랜지스터(M7)를 포함한다. 트랜지스터(M4)의 게이트와 드레인은 세트 단자(S)에 공통으로 연결되어 있으며 소스는 접점(J1)에 연결되어 있고, 트랜지스터(M6)의 게이트와 드레인은 클록 단자(CK1)에 공통으로 연결되어 있고 소스는 접점(J3)에 연결되어 있다. 트랜지스터(M7)의 게이트는 접점(J3)에 연결됨과 동시에 축전기(C1)를 통하여 클록 단자(CK1)에 연결되어 있고, 드레인은 클록 단자(CK1)에, 소스는 접점(J4)에 연결되어 있으며, 접점(J3)과 접점(J4) 사이에 축전기(C2)가 연결되어 있다.The pull-up driving unit 430 includes a transistor M4 connected between the set terminal S and the contact J1, a transistor M6 connected between the clock terminal CK1 and the contact J3, and a clock terminal ( And transistor M7 connected between CK1 and contact J4. The gate and the drain of the transistor M4 are commonly connected to the set terminal S, the source is connected to the contact J1, and the gate and the drain of the transistor M6 are commonly connected to the clock terminal CK1. And the source is connected to contact J3. The gate of the transistor M7 is connected to the contact J3 and at the same time connected to the clock terminal CK1 through the capacitor C1, the drain is connected to the clock terminal CK1, the source is connected to the contact J4. , Capacitor C2 is connected between contact J3 and contact J4.

풀다운 구동부(440)는 소스를 통하여 게이트 오프 전압(V_off)을 입력받아 드레인을 통하여 접점(J1, J2, J3, J4)으로 출력하는 복수의 트랜지스터(M5, M8, M9, M12, M13)를 포함한다. 트랜지스터(M5)의 게이트는 리세트 단자(R)에, 드레인은 접점(J1)에 연결되어 있고, 트랜지스터(M8, M9)의 게이트는 접점(J4)에 공통으로 연결되어 있고, 드레인은 각각 접점(J3, J4)에 연결되어 있다. 트랜지스터(M12)의 게이트는 접점(J4)에, 트랜지스터(M13)의 게이트는 리세트 단자(R)에 연결되어 있으며, 두 트랜지스터(M12, M13)의 드레인은 접점(J2)에 연결되어 있다.The pull-down driver 440 receives the gate-off voltage V _off through a source and outputs a plurality of transistors M5, M8, M9, M12, and M13 through a drain to the contacts J1, J2, J3, and J4. Include. The gate of the transistor M5 is connected to the reset terminal R, the drain is connected to the contact J1, the gates of the transistors M8 and M9 are connected to the contact J4 in common, and the drain is respectively a contact. It is connected to (J3, J4). The gate of the transistor M12 is connected to the contact J4, the gate of the transistor M13 is connected to the reset terminal R, and the drains of the two transistors M12 and M13 are connected to the contact J2.

출력부(450)는 드레인과 소스가 각각 클록 단자(CK1)와 출력 단자(OUT1, OUT2) 사이에 연결되어 있고 게이트가 접점(J1)에 연결되어 있는 한 쌍의 트랜지스터(M10, M11)와 트랜지스터(M10)의 게이트와 드레인 사이, 즉 접점(J1)과 접점(J2) 사이에 연결되어 있는 축전기(C3)를 포함한다. 트랜지스터(M10)의 소스는 또한 접점(J2)에 연결되어 있다. 또한, 출력부(450)는 두 개의 출력단(OUT1, OUT2) 사이에 연결되어 있는 수리용 축전기(CP_j)를 더 포함한다.The output unit 450 includes a pair of transistors M10 and M11 having a drain and a source connected between the clock terminal CK1 and the output terminals OUT1 and OUT2 and a gate connected to the contact J1, respectively. And a capacitor C3 connected between the gate and the drain of M10, that is, between the contact J1 and the contact J2. The source of transistor M10 is also connected to contact J2. In addition, the output unit 450 further includes a repair capacitor CP _j connected between the two output terminals OUT1 and OUT2.

그러면 이러한 스테이지의 동작에 대하여 설명한다.The operation of such a stage will now be described.

설명의 편의를 위하여 클록 신호(CLK1, CLK2)의 하이 레벨에 해당하는 전압을 고전압이라 하고, 클록 신호(CLK1, CLK2)의 로우 레벨에 해당하는 전압 및 게이트 오프 전압(V_off)을 저전압이라 한다.For convenience of explanation, the voltage corresponding to the high level of the clock signals CLK1 and CLK2 is referred to as a high voltage, and the voltage and gate off voltage V _off corresponding to the low levels of the clock signals CLK1 and CLK2 are referred to as a low voltage. .

먼저, 클록 신호(CLK2) 및 전단 캐리 출력[Cout(j-1)]이 하이가 되면, 트랜지스터(M1, M2)와 트랜지스터(M4)가 턴온된다. 그러면 두 트랜지스터(M1, M4)는 고전압을 접점(J1)으로 전달하고, 트랜지스터(M2)는 저전압을 접점(J2)으로 전달한다. 이로 인해, 트랜지스터(M10, M11)가 턴온되어 클록 신호(CLK1)가 출력단(OUT1, OUT2)으로 출력되는데, 이 때 접점(J2)의 전압과 클록 신호(CLK1)가 모두 저전압이므로, 출력 전압[Gout(j), Cout(j)]은 저전압이 된다. 이와 동시에, 축전기(C3)는 고전압과 저전압의 차에 해당하는 크기의 전압을 충전한다. First, when the clock signal CLK2 and the front carry output Cout (j-1) become high, the transistors M1 and M2 and the transistor M4 are turned on. Then, the two transistors M1 and M4 deliver a high voltage to the contact J1, and the transistor M2 delivers a low voltage to the contact J2. As a result, the transistors M10 and M11 are turned on so that the clock signal CLK1 is output to the output terminals OUT1 and OUT2. At this time, since the voltage of the contact J2 and the clock signal CLK1 are both low voltages, the output voltage [ Gout (j) and Cout (j)] become low voltage. At the same time, the capacitor C3 charges a voltage having a magnitude corresponding to the difference between the high voltage and the low voltage.

이 때, 클록 신호(CLK1) 및 후단 게이트 출력[Gout(j+1)]은 로우이고 접점(J2) 또한 로우이므로, 이에 게이트가 연결되어 있는 트랜지스터(M3, M5, M6, M8, M9, M13)는 모두 오프 상태이다. At this time, since the clock signal CLK1 and the rear gate output Gout (j + 1) are low and the contact J2 is also low, the transistors M3, M5, M6, M8, M9, and M13 connected to the gate are connected. ) Are all off.

이어, 클록 신호(CLK2)가 로우가 되면 트랜지스터(M1, M2)가 턴오프되면서 접점(J1)이 순간적으로 부유(floating) 상태가 되고, 이와 동시에 클록 신호(CLK1)가 하이가 되면 트랜지스터(M10)의 출력 전압 및 접점(J2)의 전압이 고전압이 되고, 이에 따라 접점(J1)의 전압이 상승한다. 그런데 클록 신호(CLK1)가 하이가 되면 트랜지스터(M3)가 턴온되면서 두 접점(J1, J2)이 연결되고 이에 따라 축전기 (C3)에 충전된 전압이 서서히 방전되고 나아가 트랜지스터(M10, M11)가 턴오프될 수 있다. 그러나, 출력 전압[Gout(j), Cout(j)] 및 접점(J2)은 이미 고전압에 도달해 있으므로 트랜지스터(M10, M11)가 턴오프되더라도 출력 전압[Gout(j), Cout(j)]은 여전히 고전압이 된다. 한편, 클록 신호(CLK1) 및 접점(J2)의 전위가 고전압이므로 트랜지스터(M6, M8, M9)가 턴온되고, 트랜지스터(M6)와 트랜지스터 (M8)가 직렬로 연결되며, 접점(J3)의 전위는 두 트랜지스터(M6, M8)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압, 즉 대략 고전압과 저전압 사이의 중간 전압값을 갖는다. 따라서, 트랜지스터(M7)는 턴오프 상태를 유지하고 접점(J4)은 저전압이 되므로, 이에 따라 트랜지스터(M12)는 턴오프 상태를 유지한다. 또한 축전기 (C1)는 고전압과 중간 전압의 차에 해당하는 전압을 충전하고, 축전기(C2)는 중간 전압과 저전압의 차에 해당하는 전압을 충전한다. Subsequently, when the clock signal CLK2 becomes low, the transistors M1 and M2 are turned off, and the contact J1 instantly floats. At the same time, when the clock signal CLK1 becomes high, the transistor M10 is turned off. ) And the voltage of the contact J2 become a high voltage, whereby the voltage of the contact J1 increases. However, when the clock signal CLK1 becomes high, the transistor M3 is turned on so that the two contacts J1 and J2 are connected, thereby gradually discharging the voltage charged in the capacitor C3, and further, the transistors M10 and M11 are turned on. Can be turned off. However, since the output voltages Gout (j), Cout (j) and the contact J2 have already reached the high voltages, the output voltages Gout (j), Cout (j) do not change even when the transistors M10, M11 are turned off. Is still a high voltage. On the other hand, since the potentials of the clock signal CLK1 and the contact J2 are high voltage, the transistors M6, M8 and M9 are turned on, the transistor M6 and the transistor M8 are connected in series, and the potential of the contact J3. Has a voltage divided by the resistance value of the resistance state at the turn-on of the two transistors M6 and M8, that is, an intermediate voltage value between approximately high voltage and low voltage. Therefore, the transistor M7 maintains the turn-off state and the contact J4 becomes the low voltage, thus the transistor M12 maintains the turn-off state. In addition, the capacitor C1 charges a voltage corresponding to the difference between the high voltage and the intermediate voltage, and the capacitor C2 charges the voltage corresponding to the difference between the intermediate voltage and the low voltage.

이 때, 후단 게이트 출력[Gout(j+1)]이 여전히 로우이므로 트랜지스터(M5, M13)는 턴오프 상태를 유지한다. 따라서, 출력단(OUT1, OUT2)은 클록 신호(CLK1)에만 연결되고 저전압과는 차단되어 고전압을 내보낸다.At this time, since the rear gate output Gout (j + 1) is still low, the transistors M5 and M13 remain turned off. Therefore, the output terminals OUT1 and OUT2 are connected only to the clock signal CLK1 and cut off from the low voltage to emit a high voltage.

이어, 후단 게이트 출력[Gout(j+1)] 및 클록 신호(CLK2)가 하이가 되고 클록 신호(CLK1)가 로우가 되면, 트랜지스터(M5, M13)가 턴온되어 접점(J1, J2)으로 저전압을 전달한다. 이에 따라 두 트랜지스터(M10, M11)가 턴오프되어 클록 신호(CLK1)가 출력단(OUT1, OUT2)과 차단되며 축전기(C3)는 방전된다. 이와 동시에, 출력단(OUT1)은 저전압에 연결되어 저전압을 내보내고 출력단(OUT2)은 연결되는 전압이 없으므로 부유 상태가 된다. 이와 관련하여 트랜지스터(M1, M4)가 턴온되어 전단 캐리 출력[Cout(j-1)]을 접점(J1)에 연결시키므로 다음 수평 주기에서 캐리 출력[Cout(j)]이 저전압으로 바뀐다고 볼 수 있다. 한편, 트랜지스터(M6, M8)가 턴오프되므로, 접점(J3)이 부유 상태가 되고 축전기(C1)는 일단이 클록 신호(CLK1)의 저전압에 연결되므로 접점(J3)의 전압이 그만큼 감소한다. 이에 따라, 트랜지스터(M7)는 턴오프 상태를 유지하고 동시에 접점(J4)의 전압도 그만큼 감소하여 트랜지스터(M12) 또한 턴오프 상태를 유지한다.Subsequently, when the rear gate output Gout (j + 1) and the clock signal CLK2 go high and the clock signal CLK1 goes low, the transistors M5 and M13 are turned on to low voltage to the contacts J1 and J2. To pass. Accordingly, the two transistors M10 and M11 are turned off, the clock signal CLK1 is cut off from the output terminals OUT1 and OUT2, and the capacitor C3 is discharged. At the same time, the output terminal OUT1 is connected to the low voltage to emit a low voltage, and the output terminal OUT2 is floating because there is no voltage connected thereto. In this regard, the transistors M1 and M4 are turned on to connect the front carry output Cout (j-1) to the contact J1 so that the carry output Cout (j) changes to a low voltage in the next horizontal period. have. On the other hand, since the transistors M6 and M8 are turned off, the contact J3 becomes floating and the capacitor C1 is connected to the low voltage of the clock signal CLK1, so that the voltage of the contact J3 decreases by that amount. Accordingly, the transistor M7 maintains the turn-off state and at the same time the voltage of the contact J4 decreases by that amount, so that the transistor M12 also maintains the turn-off state.

다음, 클록 신호(CLK1)가 하이가 되면, 트랜지스터(M6, M7)가 턴온되고, 접점(J4)의 전압이 상승하여 트랜지스터(M12)를 턴온시켜 저전압을 접점(J2)으로 전달하므로 출력단(OUT1)은 계속해서 저전압을 내보낸다. 즉, 비록 후단 게이트 출력[Gout(j+1)]이 출력이 로우라 하더라도 접점(J2)의 전압을 저전압이 될 수 있도록 한다.Next, when the clock signal CLK1 becomes high, the transistors M6 and M7 are turned on, the voltage of the contact J4 is increased, the transistor M12 is turned on, and the low voltage is transferred to the contact J2. ) Continues to emit low voltage. That is, even if the rear gate output Gout (j + 1) has a low output, the voltage of the contact J2 can be made low.

이후에는 전단 캐리 출력[Cout(j-1)]이 하이가 될 때까지 접점(J1)의 전압은 저전압을 유지하며, 접점(J2)의 전압은 클록 신호(CLK1)가 하이이고 클록 신호(CLK2)가 로우일 때는 트랜지스터(M12)를 통하여 저전압이 되고, 그 반대의 경우에는 트랜지스터(M2)를 통하여 저전압을 유지한다.Thereafter, the voltage at the contact J1 maintains a low voltage until the front carry output Cout (j-1) becomes high, and the voltage at the contact J2 has the clock signal CLK1 high and the clock signal CLK2. Is low, the low voltage is maintained through the transistor M12, and vice versa, the low voltage is maintained through the transistor M2.

이러한 방식으로, 스테이지(410)는 전단 캐리 신호[Cout(j-1)] 및 후단 게이트 신호[Gout(j+1)]에 기초하고 클록 신호(CLK1, CLK2)에 동기하여 캐리 신호[Cout(j)] 및 게이트 신호[Gout(j)]를 생성한다.In this manner, the stage 410 is based on the front carry signal Cout (j-1) and the back gate signal Gout (j + 1) and is synchronized with the clock signals CLK1 and CLK2 to carry the carry signal Cout ( j)] and the gate signal Gout (j).

한편, 도 4b는 수리용 축전기(CP_j)를 단락시킨 상태를 나타내는 도면으로서, 출력단(OUT1, OUT2)에 연결되어 있는 두 트랜지스터(M10, M11) 중 하나의 이상으로 캐리 신호[Cout(j)] 또는 게이트 신호[Gout(j)]를 생성하지 못하는 경우에 이를 수리한 상태를 나타낸다.FIG. 4B is a diagram showing a state in which the repair capacitor CP _j is short-circuited and carries a carry signal Cout (j) by one or more of two transistors M10 and M11 connected to the output terminals OUT1 and OUT2. ] Or when the gate signal Gout (j) cannot be generated, this indicates a repaired state.

예를 들면, 트랜지스터(M11)의 이상으로 캐리 신호[Cout(j)]를 생성하지 못하는 경우, 수리용 축전기(CPj)에 레이저를 조사하여 두 단자를 단락시키면 두 출력단(OUT1, OUT2)은 단락 상태가 되어 게이트 신호[Gout(j)]를 캐리 신호로서 사용할 수 있다. For example, when the carry signal Cout (j) cannot be generated due to the abnormality of the transistor M11, the two output terminals OUT1 and OUT2 are short-circuited by irradiating a laser to the repair capacitor CPj to short the two terminals. In this state, the gate signal Gout (j) can be used as a carry signal.

그러면 본 발명의 실시예에 따른 표시 장치의 구조에 대하여 상세하게 설명한다.Next, the structure of the display device according to the exemplary embodiment of the present invention will be described in detail.

도 6은 본 발명의 한 실시예에 따른 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 7은 도 6에 도시한 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 도 6의 VII-VII' 선을 따라 잘라 도시한 단면도이다. 도 8은 도 4a에 도시한 게이트 구동부의 스테이지의 두 트랜지스터(M10, M11)와 수리용 축전기(CP_j)의 배치도이고, 도 9는 도 8에 도시한 수리용 축전기를 IX-IX' 선을 따라 잘라 도시한 단면도이다.FIG. 6 is a layout view of a thin film transistor array panel for a display device according to an exemplary embodiment of the present invention, and FIG. 7 is a view illustrating a liquid crystal display including the thin film transistor array panel illustrated in FIG. 6 along a line VII-VII ′ of FIG. 6. It is sectional drawing. FIG. 8 is a layout view of two transistors M10 and M11 and a repair capacitor CP _j of the stage of the gate driver shown in FIG. 4A, and FIG. 9 shows the repair capacitor shown in FIG. 8 taken along line IX-IX '. It is a cross-sectional view cut along.

도 7에 도시한 바와 같이, 본 실시예에 따른 액정 표시 장치는 하부 표시판(100)과 상부 표시판(200) 및 두 표시판(100, 200) 사이의 간극에 채워져 있는 액정층(3)을 포함한다.As shown in FIG. 7, the liquid crystal display according to the present exemplary embodiment includes a liquid crystal layer 3 filled in a gap between the lower panel 100, the upper panel 200, and the two display panels 100 and 200. .

먼저, 상부 표시판(200)에 대하여 상세하게 설명한다.First, the upper panel 200 will be described in detail.

상부 표시판(200)은 투명한 절연 기판(210), 절연 기판(210)의 위에 형성되는 있는 블랙 매트릭스(220)를 포함한다. 블랙 매트릭스(220)는 화소 영역을 정의하는 복수의 개구부를 가지고 있다. 또한, 상부 표시판(200)은 화소 영역에 형성되어 있는 적색, 녹색, 청색 등의 색필터(230), 이들 색필터(230) 위에 형성되어 있는 오버코트막(250), 오버코트막(250) 위에 형성되어 있는 공통 전극(270) 및 이 공통 전극(270) 위에 형성되어 있는 배향막(21) 등을 포함한다. 오버코트막(250)은 생략할 수 있다.The upper panel 200 includes a transparent insulating substrate 210 and a black matrix 220 formed on the insulating substrate 210. The black matrix 220 has a plurality of openings defining pixel regions. In addition, the upper panel 200 is formed on the color filters 230 such as red, green, and blue formed in the pixel region, the overcoat 250 and the overcoat 250 formed on the color filters 230. A common electrode 270, an alignment film 21, and the like formed on the common electrode 270. The overcoat layer 250 may be omitted.

다음에, 하부 표시판(100)에 대하여 상세하게 설명한다.Next, the lower panel 100 will be described in detail.

본 실시예의 하부 표시판(100)에는 게이트 구동부(400)가 함께 형성되어 있다.The gate driver 400 is formed together on the lower panel 100 of the present exemplary embodiment.

절연 기판(110) 위에 복수의 게이트선(121), 게이트 구동부(400)의 제어 신호선(126) 및 복수 쌍의 연결 부재(connection)(122a, 122b)가 형성되어 있다. A plurality of gate lines 121, control signal lines 126 of the gate driver 400, and a plurality of pairs of connection members 122a and 122b are formed on the insulating substrate 110.

게이트선(121)은 게이트 신호를 전달하고 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선의 다른 일부는 아래 방향으로 돌출하여 복수의 돌출부 (projection)(127)를 이룬다. The gate line 121 transmits a gate signal and mainly extends in a horizontal direction, and a portion of each gate line 121 forms a plurality of gate electrodes 124. In addition, another portion of each gate line protrudes downward to form a plurality of projections 127.

제어 신호선(126)의 일부는 확장되어 서로 연결된 복수의 제어 전극(124a, 124b)을 이룬다. 연결 부재(122a, 122b)는 한쪽 끝이 서로 인접해 있으며, 연결 부재(122a)는 제어 전극(124a)에 인접해 있고 연장되어 게이트선(121)에 연결된다.A portion of the control signal line 126 is extended to form a plurality of control electrodes 124a and 124b connected to each other. One end of the connecting members 122a and 122b is adjacent to each other, and the connecting member 122a is adjacent to the control electrode 124a and extends to be connected to the gate line 121.

게이트선(121), 제어 신호선(126) 및 연결 부재(122a, 122b)는 비저항 (resistivity)이 낮은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.The gate line 121, the control signal line 126, and the connection members 122a and 122b may be formed of a silver-based metal such as silver (Ag) or a silver alloy having low resistivity, an aluminum-based metal such as aluminum (Al) or an aluminum alloy, And conductive films made of copper-based metals such as copper (Cu) and copper alloys. In addition to these conductive films, physical, chemical and electrical contact properties with other materials, in particular indium tin oxide (ITO) or indium zinc oxide (IZO), It may have a multilayer structure including other conductive films made of good chromium (Cr), titanium (Ti), tantalum (Ta), molybdenum (Mo) and alloys thereof (eg, molybdenum-tungsten (MoW) alloys). An example of the combination of the lower layer and the upper layer is chromium / aluminum-neodymium (Nd) alloy.

게이트선(121), 제어 신호선(126) 및 연결 부재(122a, 122b)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 경사각은 약 30-80°범위이다.Side surfaces of the gate line 121, the control signal line 126, and the connecting members 122a and 122b are inclined with respect to the surface of the substrate 110, and the inclination angle is in the range of about 30-80 °.

게이트선(121), 제어 신호선(126) 및 연결 부재(122a, 122b) 위에는 질화규소(SiN_x) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.A gate insulating layer 140 made of silicon nitride (SiN _x ) is formed on the gate line 121, the control signal line 126, and the connection members 122a and 122b.

게이트 전극(124) 위의 게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 이루어진 복수의 섬형 반도체(154)가 형성되어 있다. 제어 전극(124a, 124b) 위의 게이트 절연막(140) 상부에도 각각 섬형 반도체(도시하지 않음)가 형성되어 있다.On the gate insulating layer 140 on the gate electrode 124, a plurality of island semiconductors 154 made of hydrogenated amorphous silicon (amorphous silicon is abbreviated as a-Si), polycrystalline silicon, or the like are formed. Formed. An island semiconductor (not shown) is formed on the gate insulating layer 140 on the control electrodes 124a and 124b, respectively.

반도체(154)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 섬형 저항성 접촉 부재(ohmic contact)(163, 165)가 쌍을 이루면서 형성되어 있다. 제어 전극(124a, 124b) 위의 반도체(154)의 상부에도 복수의 섬형 접촉 부재(도시하지 않음)가 쌍을 이루면서 형성되어 있다.The upper portion of the semiconductor 154 is formed by pairing a plurality of island-like ohmic contacts 163 and 165 made of a material such as n + hydrogenated amorphous silicon doped with a high concentration of silicide or n-type impurities. It is. A plurality of island contact members (not shown) are also formed in pairs on the semiconductor 154 on the control electrodes 124a and 124b.

반도체(154)와 저항성 접촉 부재(163, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.Sides of the semiconductor 154 and the ohmic contacts 163 and 165 are also inclined, and the inclination angle is 30-80 °.

저항 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171), 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177), 그리고 게이트 구동부의 입력 신호선(171a) 및 복수의 출력 신호선(176a, 176b)이 형성되어 있다.The plurality of data lines 171, the plurality of drain electrodes 175, and the plurality of storage capacitors are disposed on the ohmic contacts 163 and 165 and the gate insulating layer 140, respectively. conductor) 177, an input signal line 171a and a plurality of output signal lines 176a and 176b are formed.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다.The data line 171 mainly extends in the vertical direction to cross the gate line 121 and transmit a data voltage. A plurality of branches extending from the data line 171 toward the drain electrode 175 forms a source electrode 173. The pair of source electrode 173 and the drain electrode 175 are separated from each other and positioned opposite to the gate electrode 124.

입력 신호선(171a)은 클록 신호(CLK1, CLK2)를 전달하며, 복수의 주 가지, 예를 들면 세 개의 주 가지가 오른쪽으로 뻗어 나와 입력 신호선 연결부(172)를 이룬다. 이 입력 신호선 연결부(172)에는 복수의 가지가 빗살 형상으로 일정 간격을 두고 뻗어 나와 입력 전극(173a)을 이룬다. 또한, 입력 신호선(171a)으로부터 두 개의 가지가 왼쪽으로 뻗어 나와 입력 전극(173b)을 이룬다.The input signal line 171a transmits the clock signals CLK1 and CLK2, and a plurality of main branches, for example, three main branches extend to the right to form the input signal line connector 172. The branches of the input signal line connecting portion 172 extend in a comb-tooth shape at regular intervals to form the input electrode 173a. In addition, two branches extend to the left from the input signal line 171a to form the input electrode 173b.

출력 신호선(176a)에서 두 개의 주 가지가 입력 신호선 연결부(172) 사이로 뻗어 나와 출력 신호 연결부(178a)를 형성한다. 이 출력 신호선 연결부(178a)의 복수의 가지가 입력 전극(173b) 사이로 뻗어 나와 출력 전극(175a)을 이룬다. 또한, 출력 신호선(176b)에서는 세 개의 가지가 입력 전극(173b) 양쪽으로 뻗어 나와 출력 전극(175b)을 이룬다.In the output signal line 176a, two main branches extend between the input signal line connector 172 to form an output signal connector 178a. A plurality of branches of the output signal line connection part 178a extends between the input electrodes 173b to form the output electrode 175a. In the output signal line 176b, three branches extend to both sides of the input electrode 173b to form the output electrode 175b.

게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 화소의 스위칭 소자(Q)인 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 각각 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다. 또한, 제어 전극(124a), 입력 전극 (173a) 및 출력 전극(175a)은 도 4에 도시한 트랜지스터(M10)를 이루며, 제어 전극 (124b), 입력 전극(173b) 및 출력 전극(175b)은 도 4에 도시한 트랜지스터(M11)를 이룬다. 출력 전극(175a)은 입력 전극(173a)과 교대로 배열되어 있으므로, 입력 전극(173a)과 출력 전극(175a) 사이에 형성되는 채널부의 형상은 말굽 형상을 갖는다. The gate electrode 124, the source electrode 173, and the drain electrode 175 together with the semiconductor 154 form a thin film transistor (TFT), which is a switching element Q of a pixel, and forms a channel of the thin film transistor. Are formed in the semiconductor 154 between the source electrode 173 and the drain electrode 175, respectively. In addition, the control electrode 124a, the input electrode 173a and the output electrode 175a constitute the transistor M10 shown in FIG. 4, and the control electrode 124b, the input electrode 173b and the output electrode 175b are The transistor M11 shown in FIG. 4 is formed. Since the output electrode 175a is alternately arranged with the input electrode 173a, the channel portion formed between the input electrode 173a and the output electrode 175a has a horseshoe shape.

유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.The storage capacitor conductor 177 overlaps the extension portion 127 of the gate line 121.

데이터선(171), 드레인 전극(175), 유지 축전기용 도전체(177), 입력 신호선(171a) 및 출력 신호선(176a, 176b)은 크롬, 몰리브덴 및 그 합금, 티타늄, 탄탈륨 따위의 내화성 금속으로 이루어지는 것이 바람직하지만, 비저항(resistivity)이 낮은 은 계열 금속, 알루미늄 계열 금속 따위로 이루어진 도전막과 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 도전막을 포함하는 다층막 구조를 가질 수도 있다. The data line 171, the drain electrode 175, the conductor 177 for the storage capacitor, the input signal line 171a and the output signal lines 176a and 176b are made of refractory metals such as chromium, molybdenum and alloys thereof, titanium and tantalum. However, the physical, chemical, and electrical contact characteristics of the conductive film made of low-resistance silver-based metal or aluminum-based metal and other materials, particularly indium tin oxide (ITO) or indium zinc oxide (IZO) It may have a multilayer structure including a conductive film made of a good chromium (Cr), titanium (Ti), tantalum (Ta), molybdenum (Mo) and alloys thereof (eg, molybdenum-tungsten (MoW) alloys).

데이터선(171), 드레인 전극(175), 유지 축전기용 도전체(177), 입력 신호선(171a) 및 출력 신호선(176)의 측면 또한 기판(110)의 표면에 대하여 경사져 있으며, 경사각은 약 30-80° 범위이다.Sides of the data line 171, the drain electrode 175, the conductor 177 for the storage capacitor, the input signal line 171a and the output signal line 176 are also inclined with respect to the surface of the substrate 110, and the inclination angle is about 30 degrees. -80 ° range.

저항성 접촉 부재(163, 165)는 그 하부의 반도체(154)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.The ohmic contacts 163 and 165 exist only between the semiconductor 154 below and the data line 171 and the drain electrode 175 thereon, and serve to lower the contact resistance.

데이터선(171), 드레인 전극(175), 유지 축전기용 도전체(177), 입력 신호선(171a) 및 출력 신호선(176), 그리고 노출된 반도체(154) 부분 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 이와는 달리 보호막(180)은 유기물과 질화규소의 이중층으로 이루어질 수 있다. The planarization characteristic is excellent on the data line 171, the drain electrode 175, the conductor 177 for the storage capacitor, the input signal line 171a and the output signal line 176, and the exposed semiconductor 154. Low dielectric constant insulating materials such as a-Si: C: O, a-Si: O: F, etc. formed by plasma enhanced chemical vapor deposition (PECVD), or silicon nitride as an inorganic material. A passivation layer 180 is formed. Alternatively, the passivation layer 180 may be formed of a double layer of organic material and silicon nitride.

보호막(180)에는 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 끝 부분(179)을 각각 드러내는 복수의 접촉 구멍(contact hole)(185, 187, 182)이 형성되어 있으며, 출력 신호선(176a, 176b)의 끝 부분을 각각 드러내는 접촉 구멍(183, 188)이 또한 형성되어 있다. 게이트 절연막(140)과 보호막(180)에는 연결 부재(122b)의 한쪽 끝 부분과 연결 부재(122a)의 양쪽 끝 부분을 각각 드러내는 복수의 접촉 구멍(189, 184, 186)이 형성되어 있다The passivation layer 180 includes a plurality of contact holes 185, 187, and 182 that respectively expose the drain electrode 175, the storage capacitor conductor 177, and the end portion 179 of the data line 171. Contact holes 183 and 188 are also formed, which expose the ends of the output signal lines 176a and 176b, respectively. The gate insulating layer 140 and the passivation layer 180 are formed with a plurality of contact holes 189, 184, and 186 exposing one end portion of the connection member 122b and both ends of the connection member 122a, respectively.

보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190)과 복수의 접촉 보조 부재(contact assistant)(82) 및 복수의 연결 보조 부재(connection assistant)(83, 86, 88)가 형성되어 있다.On the passivation layer 180, a plurality of pixel electrodes 190 made of ITO or IZO, a plurality of contact assistants 82, and a plurality of connection assistants 83, 86, and 88 are formed. ) Is formed.

화소 전극(190)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다. The pixel electrode 190 is physically and electrically connected to the drain electrode 175 and the storage capacitor conductor 177 through the contact holes 185 and 187, respectively, to receive a data voltage from the drain electrode 175, and to connect the conductor. Transfer data voltage to 177.

또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극(270)은 액정 축전기(C_LC)를 이루어 박막 트랜지스터가 턴오프된 후에도 인가된 전압을 유지하며, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 유지 축전기(C_ST)는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 전단 게이트선(previous gate line)”이라 함]의 중첩 등으로 만들어진다. 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 돌출부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 돌출부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.In addition, as described above, the pixel electrode 190 and the common electrode 270 form a liquid crystal capacitor C _LC to maintain the applied voltage even after the thin film transistor is turned off, and parallel with the liquid crystal capacitor to enhance the voltage retention capability. The storage capacitors C _ST connected to each other may be formed by overlapping the pixel electrode 190 and the neighboring gate line 121 (which is referred to as a “previous gate line”). In order to increase the capacitance of the storage capacitor, that is, the storage capacitor 127 is formed to extend the gate line 121 to increase the overlap area, while the storage capacitor is connected to the pixel electrode 190 and overlaps the protrusion 127. The conductive conductor 177 is placed under the passivation layer 180 to bring the distance between the two closer.

화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.The pixel electrode 190 also overlaps the neighboring gate line 121 and the data line 171 to increase the aperture ratio, but may not overlap.

접촉 보조 부재(82)는 접촉 구멍(182)을 통하여 데이터선의 끝 부분(179)과 연결된다. 접촉 보조 부재(82)는 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.The contact auxiliary member 82 is connected to the end portion 179 of the data line through the contact hole 182. The contact assisting member 82 is not essential to serve to protect adhesiveness between the end portion 179 of the data line 171 and an external device and to protect them, and application thereof is optional.

연결 보조 부재(83)는 접촉 구멍(183, 184)을 통하여 출력 신호선(176a) 및 연결 부재(122a)와 각각 물리적 ·전기적으로 연결되고, 연결 보조 부재(88)는 접촉 구멍(188, 189)를 통하여 출력 신호선(176b)과 연결 부재(122b)와 물리적·전기적으로 연결된다. 연결 보조 부재(86)는 접촉 구멍(186)을 통하여 연결 부재(122a)와 연결되어 있고 연결 부재(122b)와 중첩되어 있다. The connection auxiliary member 83 is physically and electrically connected to the output signal line 176a and the connection member 122a through the contact holes 183 and 184, respectively, and the connection auxiliary member 88 is the contact hole 188 and 189. It is physically and electrically connected to the output signal line 176b and the connection member 122b through the through. The connection auxiliary member 86 is connected with the connection member 122a through the contact hole 186 and overlaps with the connection member 122b.

트랜지스터(M10, M11) 중 어느 하나의 불량 등의 이유로 게이트선(121) 또는 다른 스테이지에 출력이 전달되지 않을 경우, 도 9에 도시한 바와 같이, 연결 부재(122b)와 연결 보조 부재(86)가 중첩하는 지점(LS)에 레이저를 조사하여 두 부재(122b, 86)를 연결함으로써 불량을 수리한다.When the output is not transmitted to the gate line 121 or another stage due to failure of any one of the transistors M10 and M11, as illustrated in FIG. 9, the connection member 122b and the connection auxiliary member 86 are provided. The defect is repaired by connecting the two members 122b and 86 by irradiating a laser to the point LS at which the overlaps.

본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다. According to another embodiment of the present invention, a transparent conductive polymer may be used as the material of the pixel electrode 190, and in the case of a reflective liquid crystal display, an opaque reflective metal may be used. In this case, the contact assistant 82 may be made of a material different from the pixel electrode 190, in particular, ITO or IZO.

화소 전극(190) 및 이들에 의해 가려지지 않은 보호막(180) 위에는 폴리이미드 등으로 이루어진 배향막(11)이 형성되어 있다.An alignment layer 11 made of polyimide or the like is formed on the pixel electrode 190 and the passivation layer 180 that is not covered by the pixel electrode 190.

그러면, 본 발명의 다른 실시예에 따른 수리용 축전기에 대하여 도 10 및 도 11을 참고하여 설명한다.Then, a repair capacitor according to another embodiment of the present invention will be described with reference to FIGS. 10 and 11.

도 10은 도 4a에 도시한 두 트랜지스터(M10, M11)와 수리용 축전기(CP_j)의 배치도이고, 도 11은 도 10에 도시한 수리용 축전기를 XI-XI' 선을 따라 잘라 도시한 단면도이다.FIG. 10 is a layout view of two transistors M10 and M11 and a repair capacitor CP _j shown in FIG. 4A, and FIG. 11 is a cross-sectional view of the repair capacitor shown in FIG. 10 taken along the line XI-XI ′. to be.

수리용 축전기(CP_j)를 제외한 나머지 부분은 도 8에 도시한 것과 실질적으로 동일하므로 이에 대한 설명은 생략하며, 수리용 축전기에 대하여만 설명한다.The rest of the parts except for the repair capacitor CP _j are substantially the same as those shown in FIG. 8, and thus description thereof will be omitted and only the repair capacitor will be described.

절연 기판(110) 위에 두 개의 연결 부재(122a, 122b)가 소정 간격을 두고 형성되어 있다. Two connection members 122a and 122b are formed on the insulating substrate 110 at predetermined intervals.

두 개의 연결 부재(122a, 122b)와 절연 기판(110) 위에는 질화규소(SiN_x) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.A gate insulating layer 140 made of silicon nitride (SiN _x ) is formed on the two connection members 122a and 122b and the insulating substrate 110.

게이트 절연막(140) 위에는 앞에서 설명한 입력 신호선(171a) 및 출력 신호선(176a, 176b)과 동일한 층으로 이루어진 수리용 도전체(174)가 형성되어 있다. 수리용 도전체(174)는 연결 부재(122b)와 중첩한다.The repair conductor 174 formed of the same layer as the input signal line 171a and the output signal lines 176a and 176b described above is formed on the gate insulating layer 140. The repair conductor 174 overlaps the connecting member 122b.

게이트 절연막(140)과 수리용 도전체(174) 위에는 보호막(180)이 형성되어 있으며, 보호막(180)에는 수리용 도전체(174)를 드러내는 접촉 구멍(186b)이 형성되어 있고, 보호막(180)과 게이트 절연막(140)에는 연결 부재(122a)를 드러내는 접촉 구멍(186a)이 형성되어 있다.A passivation layer 180 is formed on the gate insulating layer 140 and the repair conductor 174, and a contact hole 186b exposing the repair conductor 174 is formed in the passivation layer 180, and the passivation layer 180 is formed. ) And the gate insulating layer 140 are formed with contact holes 186a exposing the connection member 122a.

보호막(180) 위에는 ITO 또는 IZO로 이루어진 연결 보조 부재(87)가 형성되어 있으며, 연결 보조 부재(87)는 접촉 구멍(186a, 186b)을 통하여 연결 부재(122a) 및 수리용 도전체(174)와 각각 물리적·전기적으로 연결된다. A connection auxiliary member 87 made of ITO or IZO is formed on the passivation layer 180, and the connection auxiliary member 87 is connected to the connection member 122a and the repair conductor 174 through the contact holes 186a and 186b. Are physically and electrically connected to each other.

불량이 발생하면 레이저 수리용 도전체(174)와 연결 부재(122b)의 중첩점(LS)에 레이저를 조사함으로써 도전체(174)와 연결 부재(122b)를 연결한다. 이렇게 하면, 트랜지스터(M10, M11)의 출력이 연결 보조 부재(87)와 도전체(174)를 통하여 연결되어 연결 부재(122a)로부터의 게이트 출력을 연결 부재(122b)로 전달하거나 연결 부재(122b)로부터의 캐리 출력을 연결 부재(122a)로 전달할 수 있다.If a defect occurs, the conductor 174 and the connection member 122b are connected by irradiating a laser to the overlapping point LS of the laser repair conductor 174 and the connection member 122b. In this way, the outputs of the transistors M10 and M11 are connected through the connection auxiliary member 87 and the conductor 174 to transfer the gate output from the connection member 122a to the connection member 122b or to the connection member 122b. Carry output from the reference) may be transferred to the connection member 122a.

이제, 본 발명의 다른 실시예에 따른 표시 장치에 대하여 도 12 내지 도 15를 참고하여 상세하게 설명한다.Next, a display device according to another exemplary embodiment of the present invention will be described in detail with reference to FIGS. 12 to 15.

도 12는 본 발명의 다른 실시예에 따른 표시 장치의 개략도이고, 도 13은 본 발명의 한 실시예에 따른 게이트 구동부와 수리부의 블록도이며, 도 14는 도 13에 도시한 수리단의 회로도의 한 예이며, 게이트 구동부의 스테이지와 동일한 회로일 수 있다.12 is a schematic diagram of a display device according to another exemplary embodiment of the present invention, FIG. 13 is a block diagram illustrating a gate driver and a repair unit, and FIG. 14 is a circuit diagram of the repair stage illustrated in FIG. 13. As an example, the circuit may be the same as the stage of the gate driver.

본 발명의 다른 실시예에 따른 표시 장치는 도 12에 도시한 바와 같이, 게이트 구동부(400)와 복수의 게이트선(G_j-1, G_j, G_j+1), 수리부(700)와 수리선(720) 등을 포함하는 표시판부(300), 복수의 데이터 FPC(510) 및 이에 장착되어 있는 복수의 데이터 구동 IC(540), 그리고 데이터 FPC(510)에 연결되어 있는 인쇄 회로 기판(printed circuit board, PCB)(550)을 포함한다.As shown in FIG. 12, the display device according to another exemplary embodiment of the present invention includes a gate driver 400, a plurality of gate lines G _j-1 , G _j , G _{j + 1} , and a repair unit 700. A printed circuit board connected to the display panel unit 300 including the repair line 720, a plurality of data FPCs 510, a plurality of data driving ICs 540 attached thereto, and a data FPC 510 ( printed circuit board (PCB) 550.

표시판부(300)는 복수의 게이트선(G_j-1, G_j, G_j+1), 복수의 데이터선(도시하지 않음) 및 이에 연결되어 있는 복수의 화소(도시하지 않음), 게이트 구동부(400)와 수리부(700) 및 복수의 단자선(730)과 복수의 수리선(720), 그리고 기타 신호를 전달하는 복수의 신호선을 포함한다.The display panel 300 includes a plurality of gate lines G _j-1 , G _j , and G _{j + 1} , a plurality of data lines (not shown), a plurality of pixels (not shown) connected thereto, and a gate driver. 400, a repair unit 700, a plurality of terminal lines 730, a plurality of repair lines 720, and a plurality of signal lines for transmitting other signals.

게이트 구동부(400)와 수리부(700)는 SOG(system on glass) 형태로 하부 표시판(100)에 집적되어 있다. 수리부(700)는 게이트 구동부(400)의 반대편에 위치하고, 단자선(730)과 연결되어 있으며 단자선(730) 중 일부는 수리선(720)과 교차하고, 수리선(720)은 게이트선(G_j-1, G_j, G_j+1)과 교차한다.The gate driver 400 and the repair unit 700 are integrated in the lower panel 100 in the form of a system on glass (SOG). The repair unit 700 is located on the opposite side of the gate driver 400, is connected to the terminal line 730, and some of the terminal lines 730 intersect the repair line 720, and the repair line 720 is a gate line. Intersect with (G _j-1 , G _j , G _{j + 1} ).

PCB(550)에는 게이트 오프 전압 생성부(551)와 클록 신호 생성부(552)가 구비되어 있다.The PCB 550 includes a gate off voltage generator 551 and a clock signal generator 552.

게이트 오프 전압 생성부(551)는 게이트 오프 전압(V_off)을 생성하며, 데이터 FPC(510) 및 표시판부(300)를 통하여 게이트 구동부(400)에 연결되어 있다.The gate off voltage generator 551 generates the gate off voltage V _off and is connected to the gate driver 400 through the data FPC 510 and the display panel 300.

클록 신호 생성부(552)는 복수의 클록 신호(CLK1, CLK2)를 생성하며, 역시 데이터 FPC(510) 및 표시판부(300)를 통하여 게이트 구동부(400)에 연결되어 있다. The clock signal generator 552 generates a plurality of clock signals CLK1 and CLK2, and is also connected to the gate driver 400 through the data FPC 510 and the display panel 300.

게이트 오프 전압 생성부(551)와 클록 신호 생성부(552)는 또한 수리부(700) 부근까지 게이트 오프 전압(V_off)과 클록 신호(CLK1, CLK2)를 전달하는데, 수리부 (700)의 일부 단자선(730)이 이들 신호를 전달하는 신호선과 교차한다.The gate off voltage generator 551 and the clock signal generator 552 also transmit the gate off voltage V _off and the clock signals CLK1 and CLK2 to the vicinity of the repair unit 700. Some terminal lines 730 intersect with signal lines carrying these signals.

도 13을 참조하면, 게이트 구동부(400)는 일렬로 배열되어 있으며 게이트선(G₁-G_n)에 각각 연결되어 있는 복수의 스테이지(410)를 포함한다.Referring to FIG. 13, the gate drivers 400 are arranged in a line and include a plurality of stages 410 connected to the gate lines G ₁ -G _n , respectively.

게이트 구동부(400)의 각 스테이지(410)는 도 3에 도시한 스테이지와 거의 동일한 구조를 가진다. 따라서, 각 스테이지(410), 예를 들면 j 번째 스테이지에는 앞에서 설명한 바와 같이 전단 스테이지(ST_j-1)의 캐리 출력, 즉 전단 캐리 출력 [Cout(j-1)]과 후단 스테이지(ST_j+1)의 게이트 출력, 즉 후단 게이트 출력 [Gout(j+1)] 및 클록 신호(CLK1, CLK2)가 입력된다. 이 스테이지(410)는 게이트 출력[Gout(j)]과 캐리 출력[Cout(j)]을 각각 내보내고, 이에 연결되어 있는 게이트선(G₁-G_n)과 후단 스테이지(ST_j+1)에 출력한다. 바꿔 말하면, 각 스테이지(410)는 전단 캐리 출력과 후단 게이트 출력 및 클록 신호(CLK1, CLK2)에 기초하여 게이트 출력을 생성한다.Each stage 410 of the gate driver 400 has a structure substantially the same as the stage shown in FIG. Therefore, in each stage 410, for example, the j th stage, as described above, the carry output of the front stage ST _j-1 , that is, the front carry output [Cout (j-1)] and the rear stage ST _{j +} The gate output of ₁ ), that is, the rear gate output [Gout (j + 1)] and the clock signals CLK1 and CLK2 are input. The stage 410 outputs the gate output Gout (j) and the carry output Cout (j), respectively, and is connected to the gate line G ₁ -G _n and the rear stage ST _{j + 1} connected thereto. Output In other words, each stage 410 generates a gate output based on the front carry output, the rear gate output, and the clock signals CLK1 and CLK2.

수리부(700)는 적어도 하나의 수리단(710)을 포함한다. The repair unit 700 includes at least one repair stage 710.

각 수리단(710)은 세트 단자(S), 출력 단자(OUT), 리세트 단자(R), 클록 단자(CK) 및 게이트 오프 전압 단자(GV)를 가진다. 각 단자(S, OUT, R, CK, GV)에는 단자선(730)이 연결되어 있으며, 도면 부호 S, OUT, R, CK 및 GV는 각각의 단자를 나타내는 동시에 또한 해당 단자에 연결되어 있는 단자선을 가리키는 데도 사용하며, 또한 도면 부호 V_off, CLK1 및 CLK2도 신호 외에 해당 신호를 전달하는 신호선을 가리키는 데에 사용한다.Each repair stage 710 has a set terminal S, an output terminal OUT, a reset terminal R, a clock terminal CK, and a gate-off voltage terminal GV. A terminal line 730 is connected to each terminal S, OUT, R, CK, and GV, and reference numerals S, OUT, R, CK, and GV denote respective terminals and are also connected to the corresponding terminals. It is also used to refer to a line, and the references V _off , CLK1 and CLK2 are also used to refer to a signal line carrying that signal in addition to the signal.

수리단(710)의 왼쪽 3개의 단자선(S, OUT, R)(730)은 수리선(720)과 교차하고 있으며 오른쪽 2개의 단자선(GV, CK)은 게이트 오프 전압선(V_off)과 클록 신호선(CLK1, CLK2)과 교차하고 있다. 이러한 단자선(S, OUT, R, GV, CK)은 게이트선(G₁-G_n), 데이터선(D₁-D_m) 및 화소 전극(190)(도 5 및 도 6 참조) 중 하나와 동일한 층으로 형성될 수 있다.The three left terminal lines S, OUT, and R 730 of the repair terminal 710 intersect the repair line 720, and the two right terminal lines GV and CK are connected to the gate-off voltage line V _off . It crosses the clock signal lines CLK1 and CLK2. The terminal lines S, OUT, R, GV, and CK are one of the gate lines G ₁ -G _n , the data lines D ₁ -D _m , and the pixel electrode 190 (see FIGS. 5 and 6). It may be formed of the same layer as.

예를 들면 수리단(710)은 도 14에 도시한 바와 같이, 복수의 NMOS 트랜지스터(M1-M4)와 축전기(C)를 포함한다. 그러나 NMOS 트랜지스터 대신 PMOS 트랜지스터를 사용할 수도 있다. 또한, 축전기(C)는 실제로 공정시에 형성되는 게이트와 드레인/소스간 기생 용량(parasitic capacitance)일 수 있다. For example, the repair stage 710 includes a plurality of NMOS transistors M1-M4 and a capacitor C, as shown in FIG. However, PMOS transistors may be used instead of NMOS transistors. In addition, the capacitor C may be a parasitic capacitance between the gate and the drain / source actually formed during the process.

트랜지스터(M1)의 게이트와 드레인은 세트 단자(S)에 공통으로 연결되어 있으며, 소스는 트랜지스터(M2)의 게이트에 연결되어 있다. 트랜지스터(M2)의 드레인은 클록 단자(CK)에, 소스는 출력 단자(OUT)에 연결되어 있으며, 게이트와 소스 사이에는 축전기(C)가 연결되어 있다.The gate and the drain of the transistor M1 are commonly connected to the set terminal S, and the source is connected to the gate of the transistor M2. A drain of the transistor M2 is connected to the clock terminal CK, a source is connected to the output terminal OUT, and a capacitor C is connected between the gate and the source.

트랜지스터(M3)의 게이트는 리세트 단자(R), 소스는 게이트 오프 전압 단자(GV)에 연결되어 있고, 드레인은 트랜지스터(M2)의 게이트에 연결되어 있다. 트랜지스터(M4)의 게이트는 리세트 단자(R)에, 소스는 게이트 전압 단자(GV)에 연결되어 있고 드레인은 출력 단자(OUT)에 연결되어 있다.The gate of the transistor M3 is connected to the reset terminal R, the source is connected to the gate off voltage terminal GV, and the drain thereof is connected to the gate of the transistor M2. The gate of the transistor M4 is connected to the reset terminal R, the source is connected to the gate voltage terminal GV, and the drain is connected to the output terminal OUT.

이와 같은 표시 장치의 수리 방법에 대하여 도 15 및 도 14를 참고로 상세하게 설명한다. A repairing method of such a display device will be described in detail with reference to FIGS. 15 and 14.

도 15는 본 발명의 한 실시예에 따른 표시 장치의 수리 방법을 나타낸 도면이다.15 illustrates a method of repairing a display device according to an exemplary embodiment of the present invention.

도 15에서처럼, 예를 들어, 게이트 구동부(400)의 j번째 스테이지(ST_j)의 두 출력이 모두 생성되지 않거나 출력이 생성되더라도 출력 단자선이 끊어져 게이트선(G_j)과 후단 스테이지에 인가되지 못한다고 하자.As shown in FIG. 15, for example, even when both outputs of the j-th stage ST _j of the gate driver 400 are not generated or the outputs are generated, the output terminal line is disconnected and is not applied to the gate line G _j and the rear stage. Say no.

그러면 먼저, 수리용 축전기(CP_j)의 두 전극에 레이저를 조사하여 단락시킨다. 또한, 수리단(710)의 왼쪽 세 개의 단자선(S, OUT, R)과 수리선(721, 722, 723)의 교차 지점을 각각 단락시키고[단락점(P1-P3)], 수리선(721, 722, 723)과 게이트선(G_j-1, G_j, G_j+1)의 교차 지점을 각각 단락시켜[단락점(P4-P6)], 세트 단자(S)와 게이트선(G_j-1), 출력 단자(OUT)와 게이트선(G_j), 그리고 리세트 단자(R)와 게이트선(G_j+1)을 각각 연결한다. 그리고, 수리단(710)의 단자선(GV, CK)과 게이트 오프 전압선(V_off) 및 클록 신호선(CLK1)의 교차 지점을 단락시켜[단락점(P7, P8)], 게이트 오프 전압 단자(GV)와 게이트 오프 전압선(V_off), 클록 단자(CK)와 클록 신호선(CLK1)을 각각 연결한다. 단, 여기에서 j 번째 스테이지(ST_j)의 고전압 출력 구간이 클록 신호(CLK1)의 하이 구간 중 하나와 일치한다고 가정한다. 그 반대이면 단자선(CK)과 클록 신호선(CLK2)의 교차점을 단락시킨다.First, the two electrodes of the repair capacitor CP _j are irradiated with a laser and short-circuited. Further, the intersections of the three left terminal lines S, OUT, R and the repair lines 721, 722, 723 of the repair stage 710 are short-circuited (short-circuits P1-P3), and the repair line ( 721, 722, 723 and the intersection of the gate lines G _j-1 , G _j , G _{j + 1} are short-circuited respectively (short point P4-P6), so that the set terminal S and the gate line G _j-1 ), the output terminal OUT and the gate line G _j , and the reset terminal R and the gate line G _{j + 1} are respectively connected. Then, the intersections of the terminal lines GV and CK, the gate-off voltage line V _off , and the clock signal line CLK1 of the repair stage 710 are short-circuited (short points P7 and P8), so that the gate-off voltage terminals ( GV), the gate-off voltage line V _off , the clock terminal CK, and the clock signal line CLK1 are respectively connected. However, it is assumed here that the high voltage output period of the j th stage ST _j coincides with one of the high periods of the clock signal CLK1. On the contrary, the intersection point of the terminal line CK and the clock signal line CLK2 is short-circuited.

한편, 게이트 오프 전압 단자(GV)에는 미리 게이트 오프 전압(V_off)이 미리 인가될 수 있다.Meanwhile, the gate off voltage V _off may be previously applied to the gate off voltage terminal GV.

그러면, 수리단(710)의 동작에 대하여 설명한다.Next, the operation of the repair stage 710 will be described.

단락점(P4, P1)을 통하여 세트 단자(S)에 입력되는 전단 게이트 출력[Gout(j-1)]이 하이가 되면, 트랜지스터(M1)가 턴온되어 접점(N)이 하이가 되고 이에 따라 트랜지스터(M2)가 턴온된다. 이 때 단락점(P6, P3)을 통하여 리세트 단자(R)에 입력되는 후단 게이트 출력[Gout(j+1)]이 로우이므로 트랜지스터(M3, M4)는 턴오프 상태이다. 그러면, 단락점(P8)을 통하여 클록 단자(CK)에 입력되는 클록 신호(CLK1)가 턴온된 트랜지스터(M2)를 통하여 출력단(OUT)으로 출력되는데, 이 때의 클록 신호(CLK1)는 로우이므로 출력 전압[Gout(j)]은 로우가 된다. 이와 동시에, 축전기(C)는 접점(N)의 전압과 클록 신호(CLK1)의 로우값에 해당하는 전압의 차를 충전한다.When the front gate output Gout (j-1) inputted to the set terminal S through the short points P4 and P1 becomes high, the transistor M1 is turned on to make the contact N high. Transistor M2 is turned on. At this time, since the rear gate output Gout (j + 1) input to the reset terminal R through the short points P6 and P3 is low, the transistors M3 and M4 are turned off. Then, the clock signal CLK1 input to the clock terminal CK through the short point P8 is outputted to the output terminal OUT through the turned-on transistor M2. At this time, the clock signal CLK1 is low. The output voltage Gout (j) goes low. At the same time, the capacitor C charges the difference between the voltage of the contact point N and the voltage corresponding to the low value of the clock signal CLK1.

이러한 상태에서 전단 게이트 출력[Gout(j-1)]이 다시 로우가 되면 트랜지스터(M1)는 턴오프되고, 후단 게이트 출력[Gout(j+1)]은 여전히 로우이므로 트랜지스터(M3)가 턴오프 상태가 되어 접점(N)이 부유 상태가 된다. 축전기(C)에 전압이 충전되어 있으므로 접점(N)의 전위는 이전 상태를 유지하고 이에 따라 트랜지스터 (M2)는 턴온 상태를 유지한다. 이와 동시에, 클록 신호(CLK1)가 하이가 되면 출력[Gout(j)]이 하이가 되면서 축전기(C)에 연결된 부유 접점(N)의 전압, 즉 트랜지스터(M2)의 게이트에 인가되는 전압이 출력 전압[Gout(j)]만큼 상승하고 트랜지스터(M2)는 계속해서 턴온 상태를 유지한다.In this state, when the front gate output Gout (j-1) becomes low again, the transistor M1 is turned off and the rear gate output Gout (j + 1) is still low, so the transistor M3 is turned off. In this state, the contact point N is in a floating state. Since the voltage is charged in the capacitor C, the potential of the contact point N maintains the previous state, and accordingly, the transistor M2 maintains the turn-on state. At the same time, when the clock signal CLK1 becomes high, the output Gout (j) becomes high and the voltage of the floating contact N connected to the capacitor C, that is, the voltage applied to the gate of the transistor M2 is output. It rises by the voltage Gout (j) and the transistor M2 continues to be turned on.

이어, 후단 게이트 출력[Gout(j+1)]이 하이가 되면, 트랜지스터(M3)가 턴온되어 단락점(P7)을 통하여 게이트 오프 전압 단자(GV)로 입력되는 게이트 오프 전압(V_off)을 접점(N)으로 출력한다. 그러면, 축전기(C)가 방전되면서 트랜지스터 (M2)의 게이트 전위가 낮아져 트랜지스터(M2)가 턴오프되면서 클록 신호(CLK1)를 차단하고, 트랜지스터(M4)가 턴온되어 게이트 오프 전압(V_off)을 출력단에 제공하므로 출력 전압[Gout(j)]은 로우가 된다.Subsequently, when the rear gate output Gout (j + 1) becomes high, the transistor M3 is turned on to apply the gate-off voltage V _off input to the gate-off voltage terminal GV through the short point P7. Output to contact point N. Then, as the capacitor C is discharged, the gate potential of the transistor M2 is lowered so that the transistor M2 is turned off to block the clock signal CLK1, and the transistor M4 is turned on to turn off the gate off voltage V _off . The output voltage Gout (j) goes low because it is provided to the output terminal.

정리하면, 수리단(410)은 출력 불량인 스테이지(410)와 동기하여 동작을 하며, 전단 및 후단 스테이지(ST_j-1, ST_j+1)의 게이트 출력[Gout(j-1), Gout(j+1)]에 기초하여 게이트 출력을 생성하여 접점(P2, P5)을 통하여 게이트선(G_j)에 인가한다. 게이트선(G_j)에 인가된 전압은 단락된 축전기(CP_j)를 통하여 후단 스테이지(ST _j+1)에 입력된다.In summary, the repair stage 410 operates in synchronism with the stage 410 having a poor output, and the gate outputs Gout (j-1) and Gout of the front and rear stages ST _j-1 and ST _{j + 1} . (j + 1)] is generated and applied to the gate line G _j through the contacts P2 and P5. The voltage applied to the gate line G _j is input to the rear stage ST _{j + 1} through the shorted capacitor CP _j .

이런 방식으로, 출력 불량인 스테이지에 연결되어 있는 게이트선을 포함하여 그 위와 아래에 인접한 게이트선에 단락점을 형성하고, 또한 게이트선과 캐리 출력선 사이의 수리용 축전기를 단락시킴으로써, 출력 불량이 발생한 스테이지 다음에 위치한 나머지 스테이지에 캐리 신호 및 게이트 신호를 인가할 수 있다.In this way, short circuits are formed in the gate lines adjacent to and above and below the gate lines connected to the stages in which the outputs are bad, and also short circuits for the repair capacitors between the gate lines and the carry output lines result in output failures. The carry signal and the gate signal may be applied to the remaining stage located after the stage.

한편, 수리부(700)는 도 12에서와 같이, 예를 들면 게이트선(G_j)이 단선된 경우에도 단선점 이후의 게이트선(G_j) 부분에 게이트 신호를 인가하는 데 사용할 수 있다. 즉, 도 15에 도시한 바와 같이 단락점(P1-P8)을 형성하면 게이트선(G_j)의 단선점 이후 부분에도 스테이지(ST_j)가 생성하는 것과 같이 동일한 게이트 신호를 줄 수 있다. 이 때에는 수리용 축전기(CP_j)를 단락시킬 필요가 없음은 자명하다.On the other hand, as shown in FIG. 12, the repair unit 700 may be used to apply a gate signal to a portion of the gate line G _j after the disconnection point even when the gate line G _j is disconnected. That is, as shown in FIG. 15, when the short points P1 to P8 are formed, the same gate signal may be applied to the part after the disconnection point of the gate line G _j as the stage ST _j generates. Obviously, it is not necessary to short-circuit the repair capacitor CP _{j at} this time.

이러한 방식으로, 스테이지(410)의 출력부의 두 트랜지스터(M10, M11) 중 하나가 이상이 있거나 두 개 모두 이상이 있는 경우, 이를 수리할 수 있는 구조를 둠으로써 수율을 향상시킬 수 있다.In this manner, when one of the two transistors M10 and M11 at the output of the stage 410 is abnormal or both are abnormal, the yield can be improved by providing a structure that can be repaired.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.1 is a block diagram of a display device according to an exemplary embodiment of the present invention.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 3은 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다. 3 is a block diagram of a gate driver according to an exemplary embodiment of the present invention.

도 4a 및 도 4b는 도 3에 도시한 게이트 구동부용 시프트 레지스터의 j 번째 스테이지의 회로도의 한 예이며, 수리 전과 후를 각각 나타내는 도면이다. 4A and 4B show an example of a circuit diagram of the j-th stage of the shift register for gate driver shown in FIG. 3, and show before and after repair, respectively.

도 5는 도 3에 도시한 게이트 구동부의 신호 파형도이다.5 is a signal waveform diagram of the gate driver illustrated in FIG. 3.

도 6은 본 발명의 한 실시예에 따른 표시 장치용 박막 트랜지스터 표시판의 배치도이다.6 is a layout view of a thin film transistor array panel for a display device according to an exemplary embodiment of the present invention.

도 7은 도 6에 도시한 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 도 6의 VII-VII' 선을 따라 잘라 도시한 단면도이다. FIG. 7 is a cross-sectional view of the liquid crystal display including the thin film transistor array panel illustrated in FIG. 6 taken along the line VII-VII ′ of FIG. 6.

도 8은 도 4a에 도시한 게이트 구동부의 스테이지의 두 트랜지스터(M10, M11)와 수리용 축전기(CP_j)의 배치도이다.FIG. 8 is a layout view of two transistors M10 and M11 and a repair capacitor CP _j of the stage of the gate driver shown in FIG. 4A.

도 9는 도 8에 도시한 수리용 축전기를 IX-IX' 선을 따라 잘라 도시한 단면도이다.FIG. 9 is a cross-sectional view of the repair capacitor illustrated in FIG. 8 taken along the line IX-IX '. FIG.

도 10은 도 4a에 도시한 두 트랜지스터(M10, M11)와 수리용 축전기(CP_j)의 배치도이다.FIG. 10 is a layout view of the two transistors M10 and M11 and the repair capacitor CP _j shown in FIG. 4A.

도 11은 도 10에 도시한 수리용 축전기를 XI-XI' 선을 따라 잘라 도시한 단면도이다.FIG. 11 is a cross-sectional view of the repair capacitor illustrated in FIG. 10 taken along the line XI-XI ′.

도 12는 본 발명의 다른 실시예에 따른 표시 장치의 개략도이다.12 is a schematic diagram of a display device according to another exemplary embodiment of the present invention.

도 13은 본 발명의 한 실시예에 따른 게이트 구동부와 수리부의 블록도이다.13 is a block diagram of a gate driver and a repair unit according to an embodiment of the present invention.

도 14는 도 13에 도시한 수리단의 회로도의 한 예이다.14 is an example of a circuit diagram of the repair stage shown in FIG.

Claims

A display device including a gate driver connected to each other and including a plurality of stages that sequentially generate first and second output signals, respectively.

Each stage

A driver configured to charge a voltage in response to an input signal, and generate and output the first and second output signals based on an input clock signal according to the charging of the voltage;

A discharge unit for discharging the voltage charged in the driving unit in response to an output signal of any one of subsequent stages

Including;

The input signal is an output signal of either the scan start signal or the front end stage,

The driving unit

Has a first and a second output terminal for emitting the first and second output signals, respectively,

A repair member disposed between the first output end and the second output end;

Display device.

In claim 1,

And the repair member connects the first output terminal and the second output terminal when a failure occurs in the output of the first or second output terminal.

In claim 2,

The repair member includes a capacitor having a first end and a second end connected to the first and second output ends, respectively.

In claim 3,

The first output terminal and the second output terminal are connected to each other by irradiating a laser to the capacitor and connecting the first and second terminals of the capacitor.

In claim 1,

The driving unit further includes a capacitor charging the voltage.

In claim 5,

The driver further includes first and second transistors,

The first and second transistors have a control terminal connected to one end of the capacitor, an input terminal connected to the input clock signal, and an output terminal connected to the first and second output terminals, respectively.

Display device.

In claim 6,

And the capacitor is connected between the control terminal of the first and second transistors and the output terminal of the first transistor.

The method according to any one of claims 1 to 7,

The repair member

First and second connection members connected to the first and second output terminals, respectively,

An insulating film formed on the first and second connecting members, and

A connection auxiliary member formed on the insulating layer and connected to the first connection member and overlapping the second connection member.

Display device comprising a.

The method according to any one of claims 1 to 7,

The repair member

A first insulating film formed on the first and second connecting members,

A conductor formed on the insulating layer and overlapping the second connection member;

A second insulating film formed on said first insulating film and said conductor, and

A connection auxiliary member formed on the second insulating layer and connected to the first connection member and the conductor;

Display device comprising a.

The method according to any one of claims 1 to 7,

A plurality of pixels each including a switching element,

First to third gate lines connected to the gate driver and the switching element,

First to third repair lines that cross the gate line at opposite sides of the gate driver, and

Repair unit including a repair stage having a structure that can be connected to the repair ship

Display device further comprising.

In claim 10,

And the repair terminal is connected to first to third terminal lines respectively crossing the first to third repair lines.

In claim 11,

And the repair terminal is connected to fourth and fifth terminal lines respectively crossing a voltage line for transmitting a predetermined voltage and a plurality of clock signal lines for transmitting a plurality of clock signals, respectively.

In claim 12,

When there is an error in the first and second output terminals of the stage connected to the second gate line, the first output terminal and the second output terminal are connected through the repair member, and the repair terminal is connected to the repair line, the voltage line, and the like. The first to third repair lines and the first to third gate lines, respectively, and the repair terminal includes gate signals from the first and third gate lines and voltages from the voltage lines. And generating a gate signal based on the clock signal from the clock signal line and applying the gate signal to the second gate line.

Display device.

In claim 13,

The repair stage,

A driver configured to charge a predetermined voltage in response to a gate signal of the first gate line, and generate an output signal according to any one of the plurality of clock signals; and

A discharge unit configured to discharge the charged voltage in response to a gate signal of the third gate line

Containing

Display device.

The method of claim 14,

The repair stage includes a plurality of switching elements made of amorphous silicon.

The method of claim 15,

And the gate driver is formed in the same process as the switching element of the pixel.