KR20050108500A - Redundancy circuit for nand flash memory device - Google Patents

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KR20050108500A KR1020040033279A KR20040033279A KR20050108500A KR 20050108500 A KR20050108500 A KR 20050108500A KR 1020040033279 A KR1020040033279 A KR 1020040033279A KR 20040033279 A KR20040033279 A KR 20040033279A KR 20050108500 A KR20050108500 A KR 20050108500A
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Abstract

본 발명은 낸드 플래시 메모리 소자의 리던던시 회로에 관한 것으로, 본 발명은 상부와 하부중 어느 한쪽의 리페어 셀이 모두 사용되고 한쪽의 리페어 셀이 남아 있을 경우, 상부 및 하부 선택신호를 반전시켜 남아 있는 쪽의 셀에 리페어 될 수 있도록 할 수 있고, 상부와 하부의 리페어 셀을 모두 사용할 수 있어, 리페어 수율을 향상시킬 수 있는 낸드 플래시 메모리 소자의 리던던시 회로를 제공한다. The present invention relates to a redundancy circuit of a NAND flash memory device. The present invention relates to a method in which an upper and lower repair signal is inverted when one of the repair cells in both the upper and lower parts is used, and the remaining repair cell is inverted. A redundancy circuit of a NAND flash memory device can be provided that can be repaired in a cell, and both a top and bottom repair cell can be used to improve a repair yield.

Description

낸드 플래시 메모리 소자의 리던던시 회로{Redundancy circuit for NAND flash memory device} Redundancy circuit for NAND flash memory device

본 발명은 낸드 플래시 메모리 소자의 리던던시 회로에 관한 것으로, 특히 리페어 수율을 향상시킬 수 있는 리던던시 회로에 관한 것이다. The present invention relates to a redundancy circuit of a NAND flash memory device, and more particularly, to a redundancy circuit capable of improving a repair yield.

낸드 플래시 메모리 소자의 페이지 버퍼를 구성하는 회로의 특성상 페이지 버퍼를 메모리 셀 블록의 상부와 하부영역에 각기 상부 페이지 버퍼와 하부 페이지 버퍼로 구분하여 설계하고 있다. 이는 리페어 셀에서 상부와 하부중 어느 한쪽의 리페어 셀이 모두 사용될 경우는 더 이상 리페어가 불가능하게 되는 문제점이 발생한다. Due to the characteristics of the circuits forming the page buffer of the NAND flash memory device, the page buffer is designed to be divided into an upper page buffer and a lower page buffer in the upper and lower regions of the memory cell block, respectively. This causes a problem that the repair is no longer possible when both of the repair cells of the upper and lower parts are used in the repair cell.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 리페어 동작 여부를 알려주는 리페어 신호를 이용하여 상부와 하부의 리페어 셀을 구분하지 않고 사용할 수 있는 낸드 플래시 소자의 리던던시 회로를 제공한다. Accordingly, the present invention provides a redundancy circuit of a NAND flash device that can be used without distinguishing between the upper and lower repair cells by using a repair signal indicating whether a repair operation is performed to solve the above problem.

본 발명에 따른 외부의 어드레스를 포함하는 다수의 제어신호를 입력받아 리페어된 어드레스인지 판단하여 각기 다수의 상부 리페어 신호와 다수의 하부 리페어 신호를 생성하는 리던던시 제어부와, 리페어 셀 블록내의 소정 셀에 소정의 리던던시 데이터를 저장하거나, 셀의 리던던시 데이터를 출력하는 상부 및 하부 리페어 제어부 및 상기 다수의 상부 및 하부 리페어 신호와 리페어 셀의 리페어 상태에 따라 상기 상부 및 하부 리페어 제어부의 동작을 결정하기 위한 상부 및 하부 선택신호를 전송하되, 리페어될 셀이 잔류하는 상기 상부 및 하부 리페어 제어부를 동작시키는 리페어 선택부를 포함하는 낸드 플래시 메모리 소자의 리던던시 회로를 제공한다. A redundancy controller configured to receive a plurality of control signals including external addresses according to the present invention and determine whether the address is a repaired address, and generate a plurality of upper repair signals and a plurality of lower repair signals, respectively, and a predetermined cell in the repair cell block; Upper and lower repair controllers for storing redundancy data or outputting redundancy data of the cell, and determining the operation of the upper and lower repair controllers according to the plurality of upper and lower repair signals and a repair state of the repair cell. A redundancy circuit of a NAND flash memory device including a repair selector for transmitting a lower select signal and operating the upper and lower repair controllers in which a cell to be repaired remains.

바람직하게, 상기 리페어 선택부는, 상기 다수의 상부 및 하부의 리페어 신호에 따라 글로벌 상부 리페어 신호 및 글로벌 하부 리페어 신호를 생성하는 리페어 신호 생성부 및 상기 글로벌 상부 및 하부 리페어 신호와 상기 리페어될 셀의 잔류 상태에 따라 상기 상부 및 하부 선택신호를 전송하거나, 반전하는 선택 제어부를 포함하는 것이 효과적이다. The repair selector may include a repair signal generator configured to generate a global upper repair signal and a global lower repair signal according to the plurality of upper and lower repair signals, and the global upper and lower repair signals and the remaining of the cell to be repaired. It is effective to include a selection controller for transmitting or inverting the upper and lower selection signals according to the state.

바람직하게, 상기 선택 제어부는, 상기 글로벌 상부 리페어 신호와 상기 글로벌 하부 리페어 신호를 각기 노아링 하는 제 1 및 제 2 노아 게이트와, 상기 제 1 및 제 2 노아 게이트의 출력을 앤딩하는 앤드 게이트와, 상기 앤드 게이트의 출력을 반전하는 제 1 인버터와, 상기 하부 선택신호를 반전하는 제 2 인버터와, 상기 제 1 인버터의 출력을 PMOS 게이트에 입력받고, 앤드 게이트의 출력을 NMOS 게이트에 입력받아 구동하여 상기 제 2 인버터의 출력을 전송하는 제 1 전송게이트 및 상기 제 1 전송게이트의 출력단과 상기 하부 선택신호 출력단에 접속되어 상기 제 1 인버터의 출력을 NMOS 게이트에 입력받고, 앤드 게이트의 출력을 PMOS 게이트에 입력받아 구동하는 제 2 전송게이트를 포함하는 것이 효과적이다. Preferably, the selection control unit comprises: a first and a second noah gate for noring the global upper repair signal and the global lower repair signal, and an AND gate for ending the output of the first and second noah gates; A first inverter for inverting the output of the AND gate, a second inverter for inverting the lower selection signal, an output of the first inverter to the PMOS gate, and an output of the AND gate to the NMOS gate for driving It is connected to a first transfer gate for transmitting the output of the second inverter, an output terminal of the first transfer gate and the lower selection signal output terminal to receive an output of the first inverter to an NMOS gate, and output an AND gate to a PMOS gate. It is effective to include a second transmission gate which is inputted to and driven in.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

도 1은 본 발명에 따른 리던던시 회로의 블록도이다. 1 is a block diagram of a redundancy circuit according to the present invention.

도 1을 참조하면, 본 발명의 낸드 플래시 메모리 소자의 리던던시 회로는 외부의 어드레스를 포함하는 다수의 제어신호(CS)를 입력받아 리페어된 어드레스인지 판단하여 각기 다수의 상부 리페어 신호와 다수의 하부 리페어 신호를 생성하는 리던던시 제어부(100)와, 리페어 셀 블록(350)내의 소정 셀에 소정의 리던던시 데이터를 저장하거나, 셀의 리던던시 데이터를 출력하는 상부 및 하부 리페어 제어부(300 및 400)와, 다수의 상부 및 하부 리페어 신호와 리페어 셀의 리페어 상태에 따라 상기 상부 및 하부 리페어 제어부(300 및 400)의 동작을 결정하기 위한 상부 및 하부 선택신호(Tsel 및 Bsel)를 전송하되, 리페어될 셀이 잔류하는 상부 및 하부 리페어 제어부(300 및 400)를 동작시키는 리페어 선택부(200)를 포함한다. 또한, 리페어된 어드레스에 해당하는 셀의 리던던시 데이터를 외부에 전송하는 출력부(500)를 더 포함한다. 리던던시 제어부(100)는 외부의 어드레스를 포함하는 제어신호(CS)에 따라 입력된 어드레스가 리페어된 어드레스 인지를 판단하는 다양한 회로로 구성될 수 있다. 출력부(500)는 리페어 어드레스 신호와 리페어된 데이터 신호를 먹싱하고, 데이터 신호를 이용하여 외부 DQ핀(DQ)에 리페어된 데이터를 전송하는 회로로 구성하는 것이 바람직하다. 상기 리페어 셀블록(350)은 다수의 워드라인(미도시)에 각기 접속된 다수의 셀이 스트링 형태로 구성된 다수의 셀 스트링(미도시)과, 다수의 셀 스트링 각각에 접속된 다수의 비트라인(미도시)을 포함하는 것이 바람직하다. 상부 및 하부 리페어 셀 선택부(300 및 400)는 다수의 비트라인을 분리하여 각기 서로다른 비트라인에 소정의 정보를 인가하거나, 비트라인의 정보를 버퍼링하는 상부 페이지 퍼버(미도시)와 하부 페이지 버퍼(미도시)를 포함하는 것이 바람직하다. 상술한 하부 선택 신호는 상부 및 하부의 페이지 버퍼를 선택적으로 구동시키는 A<0>를 사용하는 것이 바람직하다.Referring to FIG. 1, the redundancy circuit of the NAND flash memory device of the present invention receives a plurality of control signals CS including an external address and determines whether the repaired address is a plurality of upper repair signals and a plurality of lower repairs. A redundancy control unit 100 for generating a signal, upper and lower repair control units 300 and 400 for storing predetermined redundancy data in a predetermined cell in the repair cell block 350 or outputting redundancy data of a cell; The upper and lower selection signals Tsel and Bsel for determining the operation of the upper and lower repair controllers 300 and 400 according to the upper and lower repair signals and the repair state of the repair cell are transmitted, but the cells to be repaired remain. And a repair selector 200 for operating the upper and lower repair controllers 300 and 400. The apparatus further includes an output unit 500 which transmits redundancy data of a cell corresponding to the repaired address to the outside. The redundancy control unit 100 may be configured with various circuits for determining whether an input address is a repaired address according to a control signal CS including an external address. The output unit 500 may be configured as a circuit which muxes the repair address signal and the repaired data signal and transmits the repaired data to the external DQ pin DQ using the data signal. The repair cell block 350 includes a plurality of cell strings (not shown) in which a plurality of cells each connected to a plurality of word lines (not shown) is formed in a string form, and a plurality of bit lines connected to each of the plurality of cell strings. It is preferable to include (not shown). The upper and lower repair cell selectors 300 and 400 separate a plurality of bit lines to apply predetermined information to different bit lines, or to buffer the information of the bit lines, and an upper page buffer (not shown) and a lower page. It is preferred to include a buffer (not shown). The lower selection signal described above preferably uses A <0> for selectively driving the upper and lower page buffers.

도 2는 본 발명에 따른 리페어 선택부의 회로도이다. 2 is a circuit diagram of a repair selection unit according to the present invention.

도 2를 참조하면, 본 발명의 리페어 선택부(200)는 리페어 정보를 갖고 있는 다수의 상부 및 하부의 리페어 신호(BUREP, TUREP, BLREP 및 TLREP)에 따라 글로벌 상부 리페어 신호(TREP) 및 글로벌 하부 리페어 신호(BREP)를 생성하는 리페어 신호 생성부(210)와, 글로벌 상부 및 하부 리페어 신호(TREP 및 BREP)와 리페어될 셀의 잔류 상태에 따라 상부 및 하부 선택신호(Tsel 및 Bsel)를 전송하거나, 반전하는 선택 제어부(220)를 포함한다. 리페어 신호 생성부(210)는 다수의 퓨즈부(미도시)를 이용하여 형성하고, 다수의 상부 및 하부의 리페어 신호(BUREP, TUREP, BLREP 및 TLREP)중 어느 하나가 로직 하이가 될 경우 리페어됨을 알리는 글로벌 리페어 신호(TREP 및 BREP)를 생성한다. 선택 제어부(220)는 글로벌 상부 리페어 신호(TREP)와 글로벌 하부 리페어 신호(BREP)를 각기 노아링 하는 제 1 및 제 2 노아 게이트(NR1 및 NR2)와, 제 1 및 제 2 노아 게이트(NR1 및 NR2)의 출력을 앤딩하는 앤드 게이트(ND)와, 앤드 게이트(ND)의 출력을 반전하는 제 1 인버터(I1)와, 하부 선택신호(Bsel)를 반전하는 제 2 인버터(I2)와, 제 1 인버터(I1)의 출력을 PMOS 게이트에 입력받고, 앤드 게이트의 출력을 NMOS 게이트에 입력받아 구동하여 제 2 인버터(I2)의 출력을 전송하는 제 1 전송게이트(T1)와, 제 1 전송게이트(T1)의 출력단과 하부 선택신호(Bsel) 출력단에 접속되어 제 1 인버터(I1)의 출력을 NMOS 게이트에 입력받고, 앤드 게이트(ND)의 출력을 PMOS 게이트에 입력받아 구동하는 제 2 전송게이트(T2)를 포함한다. 또한, 제 1 전송게이트(T1)의 출력단을 반전하여 상부 선택 신호(Tsel)로 출력하는 제 3 인버터(I3)를 더 포함할 수 있다. Referring to FIG. 2, the repair selector 200 according to the present invention may perform a global upper repair signal TREP and a global lower according to a plurality of upper and lower repair signals BUREP, TUREP, BLREP, and TLREP having repair information. The repair signal generator 210 that generates the repair signal BREP, and the upper and lower select signals Tsel and Bsel according to the global upper and lower repair signals TREP and BREP and the remaining state of the cell to be repaired. And a selection controller 220 to invert. The repair signal generator 210 is formed using a plurality of fuses (not shown), and is repaired when any one of the plurality of upper and lower repair signals BUREP, TUREP, BLREP, and TLREP becomes logic high. Ali generates the global repair signals (TREP and BREP). The selection controller 220 may include first and second noah gates NR1 and NR2 for noring the global upper repair signal TREP and the global lower repair signal BREP, and the first and second noah gates NR1 and NR1, respectively. An AND gate ND for ending the output of NR2, a first inverter I1 for inverting the output of the AND gate ND, a second inverter I2 for inverting the lower selection signal Bsel, and A first transfer gate T1 for receiving the output of the first inverter I1 to the PMOS gate, and driving the output of the AND gate to the NMOS gate to transmit the output of the second inverter I2, and a first transfer gate; A second transfer gate connected to an output terminal of the T1 and an output terminal of the lower selection signal Bsel to receive an output of the first inverter I1 to the NMOS gate, and to receive and drive an output of the AND gate ND to the PMOS gate. (T2). The electronic device may further include a third inverter I3 that inverts the output terminal of the first transfer gate T1 and outputs the upper selection signal Tsel.

이하 본 발명의 리던던시 회로의 동작을 설명한다. The operation of the redundancy circuit of the present invention will be described below.

리페어 테스트를 실시하여 메인 메모리 셀 블록내에 소정의 결함이 발생하였을 경우, 이에 해당하는 어드레스 신호에 맞게 퓨즈를 커팅한 다음, 이를 리던던시 셀 블록내의 셀로 대치시킨다. 이러한 동작중 종래와 같이 상부 또는 하부의 리페어 셀 제어부에 접속된 셀중 어느 한쪽이 완전히 리페어 되었을 경우는 더 이상 리페어가 되지 않는다. 하지만, 본 발명은 상부와 하부중 어느 한쪽의 리페어 셀이 모두 사용되고 한쪽의 리페어 셀이 남아 있을 경우, 상부 및 하부 선택신호(Tsel 및 Bsel)를 반전시켜 남아 있는 쪽의 셀에 리페어 될 수 있도록 할 수 있다. If a predetermined defect occurs in the main memory cell block by performing a repair test, the fuse is cut in accordance with the corresponding address signal, and then replaced by a cell in the redundant cell block. If any one of the cells connected to the upper or lower repair cell control unit is completely repaired during such operation, repair is no longer performed. However, the present invention, if both of the repair cell of the top and bottom is used and one of the repair cell is left, the upper and lower selection signals (Tsel and Bsel) to be inverted to be repaired to the remaining cells Can be.

즉, 리페어 정보를 갖고 있는 상부 및 하부 리페어 신호(REP)를 이용하여 상부와 하부의 컨트롤러를 동작 시키고, 이 신호를 이용하여 상부와 하부의 페이지 버퍼를 구시키는 A<0>의 신호를 제어함으로써, 페이지 버퍼와 컨트롤러의 동작을 일치 시킬 수 있다. 즉, 상부의 리페어 셀을 모두 사용하고, 하부의 리페어 셀이 남아 있는 경우, 하부의 리페어 셀을 이용하기 위하여 하부의 리페어 퓨즈를 커팅할 때 상부와 같은 방식으로 커팅을 한다. 이 경우 상부의 어드레스에 맞추어 하부의 리페어 셀이 리페어 되었음을 알리는 하부 리페어 신호를 발생하게 된다. 이 하부 리페어 신호를 이용하여 상부와 하부를 결정해주는 A<0> 신호를 바꾸어 주어 하부의 페이지 버퍼가 열리게 한다. 이로써, 퓨즈 블록을 갖고 퓨즈 커팅 정보에 따라 페이지 버퍼를 구동시킴으로써, 리페어 셀을 상부와 하부 구분하지 않고 사용할 수 있다.That is, by operating the upper and lower controllers using the upper and lower repair signals REP having repair information, and controlling the signals of A <0> to obtain upper and lower page buffers using the signals. This allows you to match the behavior of the page buffer with the controller. That is, when all of the upper repair cells are used and the lower repair cell remains, the upper repair cell is cut in the same manner as in the upper part when cutting the lower repair fuse to use the lower repair cell. In this case, the lower repair signal indicating that the lower repair cell is repaired according to the upper address is generated. The lower repair signal is used to switch the A <0> signal, which determines the upper and lower parts, so that the lower page buffer is opened. In this way, the page buffer is driven in accordance with the fuse cutting information with the fuse block, so that the repair cell can be used without distinguishing the upper and lower parts.

도 3은 본 발명에 따른 회로의 타이밍도이다. 3 is a timing diagram of a circuit according to the present invention.

도 3을 참조하여 Y 어드레스가 리페어 된 경우를 살펴보면 다음과 같다. 리페어된 어드레스가 0100으로 상부 리페어 셀이 리페어 되고, 1100으로 상부 리페어 셀이 리페어 되고, 0101로 하부 리페어 셀이 리페어 되고, 1111로 하부 리페어 셀이 리페어된다. 도면의 점선(도 3의 'O' 참조)은 종래의 리페어 신호를 나타낸 것이고, 실선(도 3의 'N' 참조)은 본 발명의 리페어 신호를 타나낸 것이다. 이와 같이 본 발명은 상부와 하부를 구분하지 않고 사용할 수 있다. A case in which the Y address is repaired with reference to FIG. 3 is as follows. The repaired address is repaired at 0100, the upper repair cell is repaired, the repair service is repaired at 1100, the upper repair cell is repaired, and at 0101 the repaired lower repair cell is repaired, and at 1111, the repairer is repaired. The dotted line in the figure (see 'O' in FIG. 3) represents a conventional repair signal, and the solid line (see 'N' in FIG. 3) represents a repair signal of the present invention. As such, the present invention can be used without distinguishing the upper part and the lower part.

상술한 바와 같이, 본 발명은 상부와 하부중 어느 한쪽의 리페어 셀이 모두 사용되고 한쪽의 리페어 셀이 남아 있을 경우, 상부 및 하부 선택신호를 반전시켜 남아 있는 쪽의 셀에 리페어 될 수 있도록 할 수 있다.As described above, the present invention can be repaired in the remaining cells by inverting the upper and lower selection signals when either the repair cell of either the top or the bottom is used and one repair cell remains. .

또한, 상부와 하부의 리페어 셀을 모두 사용할 수 있어, 리페어 수율을 향상시킬 수 있다. In addition, since both the upper and lower repair cells can be used, the repair yield can be improved.

도 1은 본 발명에 따른 리던던시 회로의 블록도이다. 1 is a block diagram of a redundancy circuit according to the present invention.

도 2는 본 발명에 따른 리페어 선택부의 회로도이다. 2 is a circuit diagram of a repair selection unit according to the present invention.

도 3은 본 발명에 따른 회로의 타이밍도이다. 3 is a timing diagram of a circuit according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 리던던시 제어부 200 : 리페어 선택부100: redundancy control unit 200: repair selection unit

210 : 리페어 신호 생성부 220 : 선택 제어부210: repair signal generator 220: selection controller

300 : 상부 리페어 셀 제어부 350 : 리페어 셀 블록300: upper repair cell control unit 350: repair cell block

400 : 하부 리페어 셀 제어부 500 : 출력부 400: lower repair cell control unit 500: output unit

Claims (3)

외부의 어드레스를 포함하는 다수의 제어신호를 입력받아 리페어된 어드레스인지 판단하여 각기 다수의 상부 리페어 신호와 다수의 하부 리페어 신호를 생성하는 리던던시 제어부;A redundancy control unit configured to receive a plurality of control signals including external addresses to determine whether the address is a repaired address and to generate a plurality of upper repair signals and a plurality of lower repair signals, respectively; 리페어 셀 블록내의 소정 셀에 소정의 리던던시 데이터를 저장하거나, 셀의 리던던시 데이터를 출력하는 상부 및 하부 리페어 제어부; 및An upper and lower repair control unit for storing predetermined redundancy data in a predetermined cell in the repair cell block or outputting redundancy data of the cell; And 상기 다수의 상부 및 하부 리페어 신호와 리페어 셀의 리페어 상태에 따라 상기 상부 및 하부 리페어 제어부의 동작을 결정하기 위한 상부 및 하부 선택신호를 전송하되, 리페어될 셀이 잔류하는 상기 상부 및 하부 리페어 제어부를 동작시키는 리페어 선택부를 포함하는 낸드 플래시 메모리 소자의 리던던시 회로.The upper and lower repair signals for determining the operation of the upper and lower repair controllers according to the repair status of the plurality of upper and lower repair signals and repair cells are transmitted, and the upper and lower repair controllers in which the cells to be repaired remain. A redundancy circuit of a NAND flash memory device including a repair selector to operate. 제 1 항에 있어서, 상기 리페어 선택부는,The method of claim 1, wherein the repair selector, 상기 다수의 상부 및 하부의 리페어 신호에 따라 글로벌 상부 리페어 신호 및 글로벌 하부 리페어 신호를 생성하는 리페어 신호 생성부; 및A repair signal generator configured to generate a global upper repair signal and a global lower repair signal according to the plurality of upper and lower repair signals; And 상기 글로벌 상부 및 하부 리페어 신호와 상기 리페어될 셀의 잔류 상태에 따라 상기 상부 및 하부 선택신호를 전송하거나, 반전하는 선택 제어부를 포함하는 낸드 플래시 메모리 소자의 리던던시 회로.And a selection controller configured to transmit or invert the upper and lower selection signals according to the global upper and lower repair signals and the remaining state of the cell to be repaired. 제 2 항에 있어서, 상기 선택 제어부는,The method of claim 2, wherein the selection control unit, 상기 글로벌 상부 리페어 신호와 상기 글로벌 하부 리페어 신호를 각기 노아링 하는 제 1 및 제 2 노아 게이트;First and second NOR gates for each of the global upper repair signal and the global lower repair signal; 상기 제 1 및 제 2 노아 게이트의 출력을 앤딩하는 앤드 게이트;An AND gate for ending the outputs of the first and second NOR gates; 상기 앤드 게이트의 출력을 반전하는 제 1 인버터;A first inverter for inverting the output of the AND gate; 상기 하부 선택신호를 반전하는 제 2 인버터;A second inverter for inverting the lower selection signal; 상기 제 1 인버터의 출력을 PMOS 게이트에 입력받고, 앤드 게이트의 출력을 NMOS 게이트에 입력받아 구동하여 상기 제 2 인버터의 출력을 전송하는 제 1 전송게이트; 및A first transfer gate configured to receive an output of the first inverter through a PMOS gate and to drive an output of an AND gate through an NMOS gate to transmit an output of the second inverter; And 상기 제 1 전송게이트의 출력단과 상기 하부 선택신호 출력단에 접속되어 상기 제 1 인버터의 출력을 NMOS 게이트에 입력받고, 앤드 게이트의 출력을 PMOS 게이트에 입력받아 구동하는 제 2 전송게이트를 포함하는 낸드 플래시 메모리 소자의 리던던시 회로.And a second transfer gate connected to an output terminal of the first transfer gate and the lower selection signal output terminal to receive an output of the first inverter through an NMOS gate, and to receive and drive an output of an AND gate through a PMOS gate. Redundancy circuit of memory device.
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