KR20050104832A - Multi chip package - Google Patents
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Abstract
본 발명은 전기적으로 안정성이 우수하고 패키지 면적의 증가를 방지할 수 있는 멀티 칩 패키지를 개시한다. 개시된 본 발명의 방법은 본딩패드가 구비되고, 상기 본딩패드 상에 범프가 형성된 다수개의 반도체 칩이 구리패턴을 구비한 접착 테이프의 상부와 하부면에 부착되어 있으며, 상기 칩들이 지그재그 형태로 접혀 스택형의 칩 번들(Chip Bundle)을 구성하며, 상기 칩 번들이 접착제에 의해 금속배선을 구비한 회로기판 상에 부착되고, 상기 접착 테이프의 가장자리 부분에 형성된 구리패턴과 상기 기판의 금속배선이 솔더에 의해 연결되며, 상기 칩 번들을 포함한 회로기판의 상부면이 봉지제에 의해 밀봉되고, 상기 기판의 하부면에 솔더 볼이 부착된 구조로 이루어진 것을 특징으로 한다.The present invention discloses a multi-chip package that is electrically stable and can prevent an increase in package area. In the disclosed method, a bonding pad is provided, and a plurality of semiconductor chips having bumps formed on the bonding pads are attached to upper and lower surfaces of an adhesive tape having a copper pattern, and the chips are folded in a zigzag form and stacked. Chip bundle, wherein the chip bundle is attached to a circuit board having metal wiring by an adhesive, and the copper pattern formed at the edge of the adhesive tape and the metal wiring of the substrate are attached to the solder. The upper surface of the circuit board including the chip bundle is sealed by an encapsulant, and a solder ball is attached to the lower surface of the substrate.
Description
본 발명은 멀티 칩 패키지에 관한 것으로, 보다 상세하게는, 전기적으로 안정성이 우수하고 패키지 면적의 증가를 방지할 수 있는 멀티 칩 패키지에 관한 것이다. The present invention relates to a multi-chip package, and more particularly, to a multi-chip package that is excellent in electrical stability and can prevent an increase in package area.
주지된 바와 같이, 패키징 기술은 한정된 크기의 기판에 더 많은 수의 패키지를 실장할 수 있는 방향으로, 즉, 패키지의 크기를 줄이는 방향으로 진행되어 왔다. 칩 스케일 패키지(Chip Scale Package)는 이러한 예이다. As is well known, packaging techniques have been advanced in the direction of mounting a larger number of packages on a limited size substrate, i.e., reducing the size of the package. Chip Scale Package is an example of this.
그러나, 상기한 칩 스케일 패키지는 크기 감소를 통해 살장 가능한 패키지의 수를 증대시킬 수 있지만, 전형적인 반도체 패키지와 마찬가지로, 하나의 반도체 칩이 탑재되기 때문에 그 용량 증대에는 한계가 있고, 그래서, 대용량 시스템의 구현에 어려움이 있다. However, the above-described chip scale package can increase the number of packages that can be stored by reducing the size, but as in the case of a typical semiconductor package, there is a limit in increasing its capacity because one semiconductor chip is mounted, so that a large capacity system Difficult to implement
따라서, 패키지의 용량 증대 측면을 고려해서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 적층 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근들어 활발하게 진행되고 있다. Therefore, in consideration of the capacity increase of the package, the research on the stack package (Multi stack package) and multi-chip package (Multi Chip Package) for mounting two or three semiconductor chips in one package has been actively progressed in recent years. .
여기서, 상기 멀티 칩 패키지는 서로 다른 기능을 갖는 두 개 이상의 반도체 칩들을 하나의 패키지로 제작한 형태로서, 통상, 여러개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법, 또는, 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법으로 제작된다. 특히, 후자의 방법은 실장 면적을 감소시킬 수 있다는 부가적인 잇점을 갖는다. Here, the multi-chip package is a form in which two or more semiconductor chips having different functions are manufactured in one package, and typically, a method of packaging a plurality of semiconductor chips by simply arranging them on a substrate, or two or more semiconductors. The chips are stacked and stacked in a stacked structure. In particular, the latter method has the additional advantage of reducing the mounting area.
도 1은 종래 적층구조로 이루어진 리드프레임형 멀티 칩 패키지를 나타낸 단면도이다.1 is a cross-sectional view illustrating a lead frame type multi chip package having a conventional stacked structure.
도 1에 도시된 바와 같이, 상이한 기능을 행상하는 반도체 칩들(10, 20)은 리드프레임(13)의 패들(13a) 상에 접착제(15a, 15b)에 의해 부착되어 있으며, 상기 리드프레임(13)은 패들(13a)과 이 패들(13a)의 양측에 배열되는 다수 개의 인너리드(13b)와 상기 인너리드(13b)에 연장되어 형성된 아웃터리드(13c)로 구성되어 있다. 상기 반도체 칩들((10, 20)과 금속 와이어(17a, 17b) 및 리드프레임의 인너리드(13b)를 외부 환경으로부터 보호하기 위해 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 등과 같은 봉지제(19)로 밀봉한다.As shown in FIG. 1, semiconductor chips 10 and 20 performing different functions are attached to the paddle 13a of the leadframe 13 by adhesives 15a and 15b, and the leadframe 13 ) Is composed of a paddle 13a, a plurality of inner leads 13b arranged on both sides of the paddle 13a, and an outer lead 13c extending to the inner lead 13b. In order to protect the semiconductor chips 10 and 20 and the metal wires 17a and 17b and the inner lead 13b of the leadframe from an external environment, an encapsulant 19 such as an epoxy molding compound is sealed. do.
도 2는 종래 적층구조로 이루어진 PCB형 멀티 칩 패키지를 나타낸 단면도이다.2 is a cross-sectional view illustrating a PCB type multi-chip package having a conventional stacked structure.
도 2에 도시된 바와 같이, 상이한 기능을 행하는 반도체 칩들(30, 40)이 접착제(35)를 매개로해서 회로패턴(33b)이 구비된 기판(33) 상에 차례로 부착되어 있고, 상기 칩들(30, 40)의 본드패드들(32a, 32b)과 기판(33)의 전극패드들(33a)은 금속 와이어(34)에 의해 전기적으로 연결되어 있다. 그리고, 상기 칩들(30, 40) 및 금속 와이어(34)를 포함한 기판(33)의 상부면은 봉지제(37), 예를들어, 에폭시 몰딩 컴파운드로 봉지되어 있고, 기판(33)의 하부면에는 외부와의 전기적 접속 수단으로서 기능하는 솔더 볼(39)이 부착되어 있다. As shown in FIG. 2, semiconductor chips 30 and 40 performing different functions are sequentially attached to the substrate 33 provided with the circuit pattern 33b via the adhesive 35, and the chips ( Bond pads 32a and 32b of 30 and 40 and electrode pads 33a of substrate 33 are electrically connected by metal wires 34. In addition, the upper surface of the substrate 33 including the chips 30 and 40 and the metal wire 34 is encapsulated with an encapsulant 37, for example, an epoxy molding compound, and the lower surface of the substrate 33. The solder ball 39 which functions as an electrical connection means with the outside is attached.
그러나, 도 1 및 2에 도시된 바와 같이, 상기와 같은 구조를 갖는 종래 리드프레임형 멀티 칩 패키지 및 PCB형 멀티 칩 패키지는 2개이상의 반도체 칩을 적층할 수 없다. 또한, 리드프레임형 멀티 칩 패키지는 인너리드 피치(Pitch)의 한계로 파인 피치(Fine Pitch)에 대응할 수 없으며, 다이 본딩(Die Bonding)과 와이어 본딩(Wire Bonding)을 교대로 진행해야 하기 때문에 공정시간이 증가되는 단점을 가지고 있다. 그리고, 1차 와이어 본딩까지 진행되면, 미세한 진동 들 물리적 충격에 약하기 때문에 불량이 많이 발생하는 문제점을 가지고 있다.However, as shown in FIGS. 1 and 2, the conventional leadframe type multi chip package and the PCB type multi chip package having the above structure cannot stack two or more semiconductor chips. In addition, the leadframe multi-chip package cannot cope with the fine pitch due to the limitation of the inner pitch, and the die bonding and the wire bonding must be performed alternately. It has the disadvantage of increasing time. And, if the progress to the first wire bonding, there is a problem that a lot of defects occur because the weak vibrations are weak to physical impact.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 전기적으로 안정성이 우수하고 패키지 면적의 증가를 방지할 수 있는 멀티 칩 패키지를 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a multi-chip package which is devised to solve the above problems and which is excellent in electrical stability and can prevent an increase in package area.
상기와 같은 목적을 달성하기 위한 본 발명의 멀티 칩 패키지는, 본딩패드가 구비되고, 상기 본딩패드 상에 범프가 형성된 다수개의 반도체 칩이 구리패턴을 구비한 접착 테이프의 상부와 하부면에 부착되어 있으며, 상기 칩들이 지그재그 형태로 접혀 스택형의 칩 번들(Chip Bundle)을 구성하며, 상기 칩 번들이 접착제에 의해 금속배선을 구비한 회로기판 상에 부착되고, 상기 접착 테이프의 가장자리 부분에 형성된 구리패턴과 상기 기판의 금속배선이 솔더에 의해 연결되며, 상기 칩 번들을 포함한 회로기판의 상부면이 봉지제에 의해 밀봉되고, 상기 기판의 하부면에 솔더 볼이 부착된 구조로 이루어진 것을 특징으로 한다.The multi-chip package of the present invention for achieving the above object is provided with a bonding pad, a plurality of semiconductor chips with bumps formed on the bonding pad is attached to the upper and lower surfaces of the adhesive tape having a copper pattern The chips may be folded in a zigzag form to form a stacked chip bundle, wherein the chip bundle is attached to a circuit board having metal wiring by an adhesive and formed on an edge of the adhesive tape. The pattern and the metal wiring of the substrate are connected by solder, and the upper surface of the circuit board including the chip bundle is sealed by an encapsulant, and a solder ball is attached to the lower surface of the substrate. .
여기에서, 상기 접착 테이프는 홀이 형성된 제1절연필름과, 상기 제1절연필름 상에 형성된 구리 패턴과, 상기 홀이 형성되어 있으며, 상기 구리 패턴과 부착되는 제2절연필름으로 구성되는 것을 특징으로 한다.The adhesive tape may include a first insulating film having a hole, a copper pattern formed on the first insulating film, and a second insulating film having the hole formed thereon and attached to the copper pattern. It is done.
상기 제 1 및 제2 절연필름은 폴리미드(Polymide) 계열의 물질인 것을 특징으로 한다.The first and second insulating film is characterized in that the material of the polyimide (Polymide) series.
상기 제1절연필름은 제1절연필름의 후면에 형성된 홀이 액상의 유기물로 막아진 것을 특징으로 한다.The first insulating film is characterized in that the hole formed in the rear surface of the first insulating film is blocked with a liquid organic material.
상기 구리 패턴은 약 20㎛의 두께로 형성하는 것을 특징으로 한다.The copper pattern is formed to a thickness of about 20㎛.
상기 접착 테이프와 하나의 반도체 칩을 연결하는 경우에는 아이론(Iron)을 사용하여 상기 접착 테이프의 구리패턴과 상기 칩의 범프를 연결하는 것을 특징으로 한다.When connecting the adhesive tape and one semiconductor chip, an iron is used to connect the copper pattern of the adhesive tape to the bump of the chip.
상기 접착 테이프와 하나 이상의 반도체 칩을 연결하는 경우에는 상기 접착 테이프의 구리패턴을 중심으로 범프가 형성된 칩을 대칭으로 놓고 온도, 진동 및 힘을 사용하여 한번에 연결하는 것을 특징으로 한다.When connecting the adhesive tape and one or more semiconductor chips, the bump-shaped chips are symmetrically placed around the copper pattern of the adhesive tape and connected at once using temperature, vibration, and force.
상기 접착 테이프의 가장자리 부분에 형성된 구리 패턴과 상기 기판의 금속배선이 일치하지 않는 경우에는 금 와이어를 사용하여 상기 접착 테이프의 가장자리 부분에 형성된 구리 패턴과 상기 기판의 금속배선을 전기적으로 연결하는 것을 특징으로 한다.When the copper pattern formed on the edge portion of the adhesive tape and the metal wiring of the substrate do not match, the copper pattern formed on the edge portion of the adhesive tape and the metal wiring of the substrate are electrically connected using a gold wire. It is done.
상기 칩 번들은 상기 구리패턴이 구비한 접착 테이프의 상부면과 하부면에 이격해서 다수 개의 칩이 부착되어 있고, 상기 칩의 하부면에 교대로 접착제가 도포되어 있으며, 상기 접착제가 도포된 반도체 칩들을 지그재그 형태로 접은 스택형태로 구성한 것을 특징으로 한다.The chip bundle is attached to the plurality of chips spaced apart from the upper surface and the lower surface of the adhesive tape provided in the copper pattern, the adhesive is applied to the lower surface of the chip alternately, the semiconductor chip coated with the adhesive They are characterized by consisting of a stack folded in a zigzag form.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 스택형 멀티 칩 패키지를 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a stacked multi-chip package according to an embodiment of the present invention.
도 3에 도시된 바와 같이, 본 발명의 멀티 칩 패키지(40)는 상기 본딩패드가 구비되고, 상기 본딩패드 상에 범프가 형성된 다수개의 반도체 칩(42)이 구리패턴을 구비한 접착 테이프(44)의 상부와 하부면에 부착되어 있으며, 상기 칩(42)들이 지그재그 형태로 접혀 스택형의 칩 번들(Chip Bundle : 46)을 구성하며, 상기 칩 번들(46)이 접착제(48)에 의해 금속배선(51)을 구비한 회로기판(50) 상에 부착되어 있다. 또한, 상기 접착 테이프(44)의 가장자리 부분에 형성된 구리패턴과 상기 기판의 금속배선(51)이 솔더(52)에 의해 연결되며, 상기 칩 번들(46)을 포함한 회로기판(50)의 상부면이 봉지제(54)에 의해 밀봉되고, 상기 기판(50)의 하부면에 솔더 볼(56)이 부착된 구조로 이루어진다.As shown in FIG. 3, the multi-chip package 40 of the present invention includes the bonding pads, and a plurality of semiconductor chips 42 having bumps formed on the bonding pads are provided with an adhesive tape 44 having copper patterns. The chips 42 are folded in a zigzag form to form a stacked chip bundle 46, and the chip bundle 46 is made of metal by the adhesive 48. It is attached on the circuit board 50 provided with the wiring 51. In addition, the copper pattern formed on the edge portion of the adhesive tape 44 and the metal wiring 51 of the substrate are connected by the solder 52 and the upper surface of the circuit board 50 including the chip bundle 46. Sealed by the encapsulant 54, the solder ball 56 is attached to the lower surface of the substrate 50.
도 4a 내지 도 4c는 본 발명의 일실시예에 따른 반도체 칩을 나타낸 도면이다.4A to 4C are diagrams illustrating a semiconductor chip according to an embodiment of the present invention.
도 4a에 도시된 바와 같이, 상기 반도체 칩(42) 상에 본딩패드(110)가 형성되며, 상기 칩(42)의 본딩패드(110)는 그 기능에 따라 에지패드형(Edge Pad Type) 또는 센터패드형(Center Pad Type)으로 형성될 수 있다. As shown in FIG. 4A, a bonding pad 110 is formed on the semiconductor chip 42, and the bonding pad 110 of the chip 42 has an edge pad type or an edge pad type according to its function. It may be formed as a center pad type.
또한, 도 4b에 도시된 바와 같이, 상기 칩 상(42)에 범프를 형성하기 어려울 정도 파인 피치가 배열되어 있는 경우에는 웨이퍼 레벨 패키지에서와 같이 패드 재배열을 통해 범프가 형성되기 쉽도록 패드를 배열할 수 있다.In addition, as shown in FIG. 4B, when the pitch is arranged so that it is difficult to form bumps on the chip 42, the pads may be easily formed by rearranging pads as in the wafer level package. Can be arranged.
도 4c에 도시된 바와 같이, 상기 칩(42)의 본딩패드(110) 상에 스크린 프린트(Screen Print) 및 스퍼터링을 통해 범프(112)를 형성한다. 이때, 상기 범프(112)는 솔더(Solder) 또는 금(Au) 형성할 수 있으나, 금은 신뢰성 및 전기적 성질이 우수한 반면에, 솔더는 비용이 저렴하다. 또한, 금은 와이어 본딩 공정을 사용하여 금 볼(Ball)만 남기는 형태로도 범프(112) 생성이 가능하며, 공정이 단순하고 범프의 강도가 큰 장점을 가진다.As shown in FIG. 4C, bumps 112 are formed on the bonding pads 110 of the chip 42 by screen printing and sputtering. In this case, the bump 112 may be formed of solder (Solder) or gold (Au), while gold is excellent in reliability and electrical properties, while solder is inexpensive. In addition, gold is possible to generate the bump 112 in the form of leaving only a gold ball (Ball) using a wire bonding process, the process is simple and has the advantage of a large bump strength.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 접착 테이프를 설명하기 위한 단면도이다.5A to 5E are cross-sectional views illustrating an adhesive tape according to an embodiment of the present invention.
도 5a에 도시된 바와 같이, 먼저, 폴리미드(Polymide) 계열의 열적 내구성이 우수한 제1절연필름(120)에 본딩패드 영역이 노출되도록 범프(112) 크기의 1.5배의 홀(122)을 형성한다. As shown in FIG. 5A, first, a hole 122 having a size of bump 112 is formed to expose a bonding pad region to a first insulating film 120 having excellent thermal durability based on polyimide. do.
도 5b에 도시된 바와 같이, 상기 제1절연필름(120) 상에 약 20㎛의 두께의 구리막(124)을 형성한다. 이어서, 상기 구리막(124) 표면의 산화막과 이물질 제거 및 표면 조도의 향상을 위해 화학물질을 사용하여 구리막 표면에 연마공정을 진행한다. As shown in FIG. 5B, a copper film 124 having a thickness of about 20 μm is formed on the first insulating film 120. Subsequently, a polishing process is performed on the surface of the copper film using chemicals to remove oxides and foreign substances on the surface of the copper film 124 and to improve surface roughness.
도 5c에 도시된 바와 같이, 상기 구리막(124)에서 필요한 영역만을 식각하기 위해 구리막(124) 상에 감광막 패턴(126)을 형성한 후에 노광 공정읕 통해 패턴부와 비패턴부로 분리하고, 계속해서 현상 공정을 통해 감광막 패턴(126)을 제거한다.As shown in FIG. 5C, after forming the photoresist pattern 126 on the copper film 124 to etch only the necessary region of the copper film 124, the photoresist pattern is separated into a pattern portion and a non-pattern portion through an exposure process. Subsequently, the photoresist pattern 126 is removed through a developing process.
도 5d에 도시된 바와 같이, 상기 제1절연필름(120) 뒷면에 형성된 홀(122)에 액상의 유기물을 사용하여 후속의 식각 공정에서 염화철이 투입되지 못하도록 막아준다. 그 다음, 상기 구리막(124)을 패터닝 하기 위해 상기 구리막(124)에 염화철을 사용하여 필요없는 영역을 부식시켜 제거한 후에 잔류된 감광막 패턴(126)을 제거한다. 이어서, 상기 구리막의 산화 방지 및 외부 단자와의 접합성을 위해 구리막 상에 도금 공정을 진행한다. 이때, 구리막 상에 금, 니켈(Ni)/금 및 주석(Sn) 등을 형성할 수 있다. As shown in FIG. 5D, liquid organic materials are used in the holes 122 formed on the rear surface of the first insulating film 120 to prevent iron chloride from being introduced in a subsequent etching process. Then, the copper film 124 is used to corrode and remove an unnecessary region by using iron chloride in the copper film 124 to remove the remaining photoresist pattern 126. Subsequently, a plating process is performed on the copper film in order to prevent oxidation of the copper film and adhesion to external terminals. In this case, gold, nickel (Ni) / gold, tin (Sn), or the like may be formed on the copper film.
도 5e에 도시된 바와 같이, 상기 홀이 형성된 제2절연필름(130)을 제1절연필름(120)과 대칭되도록 부착한다. 이때, 상기 칩과 접착 테이프간의 접합 강도를 높이기 위해 접착성의 막이 형성되어 있는 접착 테이프를 사용할 수 있다. As shown in FIG. 5E, the second insulating film 130 having the hole is attached to be symmetrical with the first insulating film 120. In this case, in order to increase the bonding strength between the chip and the adhesive tape, an adhesive tape having an adhesive film may be used.
도 6은 본 발명의 일실시예에 따른 싱글 칩 본딩을 설명하기 위한 단면도이다.6 is a cross-sectional view illustrating a single chip bonding according to an embodiment of the present invention.
도 6에 도시된 바와 같이, 상기 싱글 칩 본딩(Single Chip Bonding)인 경우에는 본딩 아이론(Iron)을 사용하여 상기 제1절연필름(120) 및 제2절연필름(130) 사이에 노출된 구리패턴(124)과 상기 칩(42)의 하면에 형성된 상기 범프(112)를 연결한다. 여기에서, 약 200℃의 온도에서 진동과 힘을 사용하여 상기 구리리드와 상기 범프의 접합 강도를 높인다.As shown in FIG. 6, in the case of the single chip bonding, a copper pattern exposed between the first insulating film 120 and the second insulating film 130 using a bonding iron. 124 and the bump 112 formed on the lower surface of the chip 42 are connected. Here, vibration and force are used at a temperature of about 200 ° C. to increase the bond strength of the copper lead and the bump.
도 7은 본 발명의 일실시예에 따른 더블 칩 본딩을 설명하기 위한 단면도이다.7 is a cross-sectional view illustrating a double chip bonding according to an embodiment of the present invention.
도 7에 도시된 바와 같이, 두 개의 칩을 연결하는 더블 칩 본딩(Double Chip Bonding)인 경우에는 상부 반도체 칩(62)은 진공 히터 블록(Vaccum Heater Block)으로 칩을 잡고, 본딩 아이론(Iron)을 사용하여 상부 반도체 칩(62)의 하면에 형성된 범프(132)와 제2절연필름(130)간에 노출된 구리패턴(124) 및 하부 반도체 칩(42)의 하면에 형성된 범프(112)와 제1절연필름(120)간에 노출된 구리패턴(124)를 각각 연결한다. 여기에서, 상기 칩(42, 62)의 범프(112, 132)가 솔더(Solder)로 형성된 경우에는 약 200℃ 온도에서 녹은 상태로 본딩되기 때문에 진동과 힘을 가할 필요가 없으며, 솔더의 자동 정렬(Align) 특성을 이용하여 상기 제1 및 제2 절연필름(120, 130)의 구리패턴(124)과 칩의 범프(112, 132)를 용이하게 연결할 수 있다.As shown in FIG. 7, in the case of double chip bonding connecting two chips, the upper semiconductor chip 62 holds a chip with a vacuum heater block, and a bonding iron. Bumps 132 formed on the bottom surface of the upper semiconductor chip 62 and the bumps 112 formed on the bottom surface of the lower semiconductor chip 42 and the copper pattern 124 exposed between the second insulating film 130. The copper patterns 124 exposed between the insulating films 120 are connected to each other. Here, when the bumps 112 and 132 of the chips 42 and 62 are formed of solder, the bumps 112 and 132 are melted at a temperature of about 200 ° C., and thus do not require vibration and force, and the solders are automatically aligned. The copper patterns 124 of the first and second insulating films 120 and 130 and the bumps 112 and 132 of the chip may be easily connected using the (Align) property.
또한, 접착성의 막이 형성되어 있는 접착 테이프를 사용하여 더블 칩 본딩을 실시하는 경우에는 상기 제1절연필름(120) 및 제2절연필름(130)의 구리패턴(124)과 칩에 형성된 범프(112, 132)가 연결되면서 동시에 상기 상부 및 하부의 칩(62, 42)과 제1절연필름(120) 및 제2절연필름(130)이 부착되어 상기 상부 및 하부의 칩(62. 42)과 상기 제1절연필름(120) 및 제2절연필름(130)의 계면을 보다 안정적으로 만든다.In addition, when double chip bonding is performed using an adhesive tape having an adhesive film, the copper patterns 124 of the first insulating film 120 and the second insulating film 130 and the bumps 112 formed on the chip may be used. And 132 are connected to each other, and the upper and lower chips 62 and 42, the first insulating film 120, and the second insulating film 130 are attached to the upper and lower chips 62 and 42. The interface between the first insulating film 120 and the second insulating film 130 is more stable.
도 8a 내지 도 8b는 본 발명의 일실시예에 따른 스택형의 칩 번들을 형성하는 과정을 보여주는 도면이다.8A to 8B are views illustrating a process of forming a stacked chip bundle according to an embodiment of the present invention.
도 8a에 도시된 바와 같이, 상기 다수 개의 반도체 칩(42, 62)이 접착 테이프(44)의 상부면과 하부면에 부착되어 있으며, 스택형 칩 번들(Chip Bundle)을 형성하기 위해 상기 접착 테이프(44)의 상부면과 하부면에 부착되어 있는 칩(42, 62) 후면에 본드 툴(Bond Tool)을 사용하여 에폭시 접착제(48)를 지그재그 형태로 도포한다. As shown in FIG. 8A, the plurality of semiconductor chips 42 and 62 are attached to the top and bottom surfaces of the adhesive tape 44, and the adhesive tape is formed to form a stacked chip bundle. The epoxy adhesive 48 is applied in a zigzag form using a bond tool on the back of the chips 42 and 62 attached to the upper and lower surfaces of the 44.
도 8b에 도시된 바와 같이, 상기 접착 테이프(44)의 상부면과 하부면에 부착된 반도체 칩(42, 62)들이 지그재그 형태로 접혀 스택형의 칩 번들(Chip Bundle : 46)을 형성한다.As shown in FIG. 8B, the semiconductor chips 42 and 62 attached to the upper and lower surfaces of the adhesive tape 44 are folded in a zigzag form to form a stacked chip bundle 46.
도 9는 본 발명의 일실시예에 따른 칩 번들을 기판에 부착한 상태를 나타내는 도면이다.9 is a view showing a state in which a chip bundle is attached to a substrate according to an embodiment of the present invention.
도 9에 도시된 바와 같이, 상기 칩 번들(46)을 기판(50)에 부착하기 위해서 기판(50)의 상부면에 접착제(48)를 도포한 후에 상기 칩 번들(46)의 하부면인 절연필름과 기판(50)을 부착한다. 그 다음, 상기 칩 번들(46)의 가장자리(Edge) 부분의 구리패턴(124)과 상기 기판(50)의 금속배선(51)을 솔더(Sholder)를 사용하여 연결한다.As shown in FIG. 9, after applying an adhesive 48 to the top surface of the substrate 50 to attach the chip bundle 46 to the substrate 50, the bottom surface of the chip bundle 46 is insulated. The film and the substrate 50 are attached. Next, the copper pattern 124 of the edge portion of the chip bundle 46 and the metal wiring 51 of the substrate 50 are connected by using a solder.
도 10은 본 발명의 다른 실시예에 따른 칩 번들을 기판에 부착한 상태를 나타내는 도면이다.10 is a view showing a state in which a chip bundle is attached to a substrate according to another embodiment of the present invention.
도 10에 도시된 바와 같이, 상기 칩 번들(46)의 가장자리 부분의 구리 패턴(124)과 상기 기판(50)의 금속배선(51)이 일치하지 않는 경우에는 일반적인 와이어 본딩(Wire Bonding) 공정을 통해 상기 칩 번들(46)의 가장자리 부분의 구리패턴(124)과 기판(50)의 금속배선(51)을 금 와이어(53)로 연결할 수 있다.As shown in FIG. 10, when the copper pattern 124 of the edge portion of the chip bundle 46 and the metal wiring 51 of the substrate 50 do not coincide with each other, a general wire bonding process is performed. The copper pattern 124 of the edge portion of the chip bundle 46 and the metal wire 51 of the substrate 50 may be connected to the gold wire 53.
도 11은 본 발명의 일실시예에 따라 완성된 멀티 칩 패티지를 보여주는 단면도이다.11 is a cross-sectional view showing a multi-chip parcel completed in accordance with an embodiment of the present invention.
도 11에 도시된 바와 같이, 상기 칩 번들(46)을 포함한 기판(50)의 상부면을 외부 환경으로부터 보호하기 위해 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 등과 같은 봉지제(54)로 밀봉한다. 그 다음, 상기 기판(50)의 하부면에는 외부와의 전기적 접속 수단으로서 기능하는 솔더 볼(56)을 부착하여 본 발명의 멀티 칩 반도체 패키지(40)를 형성한다.As shown in FIG. 11, the top surface of the substrate 50 including the chip bundle 46 is sealed with an encapsulant 54 such as an epoxy molding compound to protect the environment from the external environment. Next, a solder ball 56 that functions as an electrical connection means to the outside is attached to the lower surface of the substrate 50 to form the multi-chip semiconductor package 40 of the present invention.
전술한 바와 같이, 본 발명의 멀티 칩 패키지는 복수 개의 반도체 칩이 스택형으로 형성된 칩 번들을 기판 상에 부착함으로써 동일실장 면적에 초대용량의 반도체 패키지를 구현할 수 있다. 예를 들면, 반도체 칩의 두께가 100㎛, 절연필름 및 구리리드를 포함한 접착 테이프의 두께가 100㎛, 봉지제의 두께가 10㎛ 정도이며, 10 ×10㎜인 패키지에 약 40개의 반도체 칩을 탑재할 수 있어 같은 실장 면적에 약 40∼50배의 초대용량화가 가능하다.As described above, in the multi-chip package of the present invention, a semiconductor package having a super capacity can be implemented in the same mounting area by attaching a chip bundle in which a plurality of semiconductor chips are stacked to a substrate. For example, about 40 semiconductor chips in a package having a thickness of 100 μm, an insulating film and an adhesive tape including copper lead, having a thickness of 100 μm, and an encapsulant having a thickness of about 10 μm, and having a size of 10 × 10 mm. Since it can be mounted, it is possible to increase the capacity of about 40 to 50 times in the same mounting area.
또한, 본 발명의 멀티 칩 패키지는 상기 칩 번들을 구성하는 접착 테이프를 변형하여 다양한 형태의 칩 번들을 형성할 수 있다.In addition, the multi-chip package of the present invention may form a chip bundle of various forms by modifying the adhesive tape constituting the chip bundle.
상기와 같이, 본 발명에서는 같은 크기를 갖는 반도체 칩을 사용하여 멀티 칩 패키지를 형성하였으나, 다른 크기의 반도체 칩들을 사용하여 멀티 칩 패키지를 형성할 수 있다.As described above, in the present invention, a multi-chip package is formed using semiconductor chips having the same size, but a multi-chip package may be formed using semiconductor chips of different sizes.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.
이상에서 설명한 바와 같이, 본 발명은 전술한 바와 같이, 본 발명의 멀티 칩 패키지는 복수 개의 반도체 칩이 스택형으로 형성된 칩 번들을 기판 상에 부착함으로써 동일실장 면적에 초대용량의 반도체 패키지를 구현할 수 있다. As described above, the present invention, as described above, the multi-chip package of the present invention can implement a super-capacity semiconductor package in the same mounting area by attaching a chip bundle formed of a plurality of semiconductor chips stacked on the substrate. have.
또한, 본 발명은 칩 번들을 구성하는 접착 테이프를 변형하여 다양한 형태의 칩 번들을 형성할 수 있다.In addition, the present invention can form a chip bundle of various forms by modifying the adhesive tape constituting the chip bundle.
도 1은 종래 적층구조로 이루어진 리드프레임형 멀티 칩 패키지를 나타낸 단면도.1 is a cross-sectional view showing a lead frame type multi-chip package made of a conventional laminated structure.
도 2는 종래 적층구조로 이루어진 PCB형 멀티 칩 패키지를 나타낸 단면도.Figure 2 is a cross-sectional view showing a PCB-type multi-chip package made of a conventional laminated structure.
도 3은 본 발명의 실시예에 따른 스택형 멀티 칩 패키지를 설명하기 위한 단면도.3 is a cross-sectional view illustrating a stacked multi-chip package according to an embodiment of the present invention.
도 4a 내지 도 4c는 본 발명의 일실시예에 따른 반도체 칩을 나타낸 도면.4A to 4C illustrate a semiconductor chip according to an embodiment of the present invention.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 접착 테이프를 설명하기 위한 단면도.5A to 5E are cross-sectional views for explaining an adhesive tape according to an embodiment of the present invention.
도 6은 본 발명의 일실시예에 따른 싱글 칩 본딩을 설명하기 위한 단면도.6 is a cross-sectional view illustrating a single chip bonding according to an embodiment of the present invention.
도 7은 본 발명의 일실시예에 따른 더블 칩 본딩을 설명하기 위한 단면도.7 is a cross-sectional view illustrating a double chip bonding according to an embodiment of the present invention.
도 8a 내지 도 8b는 본 발명의 일실시예에 따른 스택형의 칩 번들을 형성하는 과정을 보여주는 도면.8A to 8B are views illustrating a process of forming a stacked chip bundle according to an embodiment of the present invention.
도 9는 본 발명의 일실시예에 따른 칩 번들을 기판에 부착한 상태를 나타내는 도면.9 is a view showing a state in which a chip bundle is attached to a substrate according to an embodiment of the present invention.
도 10은 본 발명의 다른 실싱예에 따른 칩 번들을 기판에 부착한 상태를 나타내는 도면.10 is a view showing a state in which a chip bundle is attached to a substrate according to another embodiment of the present invention.
도 11은 본 발명의 일실시예에 따라 완성된 멀티 칩 패티지를 보여주는 단면도.11 is a cross-sectional view showing a multi-chip parcel completed in accordance with one embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
42 : 반도체 칩 44 : 접착 테이프42: semiconductor chip 44: adhesive tape
46 : 칩 번들 48 : 접착제46: Chip Bundle 48: Adhesive
50 : 회로기판 51 : 금속배선50: circuit board 51: metal wiring
52 : 솔더 54: 봉지제52: solder 54: sealing agent
56 : 솔더 볼56: solder ball
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| KR101538542B1 (en) * | 2013-07-16 | 2015-07-21 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor device and manufacturing method thereof |
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