KR20050104373A - 하나 이상의 펄스를 갖는 심볼들을 이용한 효율적인 데이터변조 시스템 및 방법 - Google Patents

하나 이상의 펄스를 갖는 심볼들을 이용한 효율적인 데이터변조 시스템 및 방법 Download PDF

Info

Publication number
KR20050104373A
KR20050104373A KR1020057015129A KR20057015129A KR20050104373A KR 20050104373 A KR20050104373 A KR 20050104373A KR 1020057015129 A KR1020057015129 A KR 1020057015129A KR 20057015129 A KR20057015129 A KR 20057015129A KR 20050104373 A KR20050104373 A KR 20050104373A
Authority
KR
South Korea
Prior art keywords
pulse
bit
symbol
slot
symbol period
Prior art date
Application number
KR1020057015129A
Other languages
English (en)
Other versions
KR100816937B1 (ko
Inventor
웨이민 선
타오 리앙
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20050104373A publication Critical patent/KR20050104373A/ko
Application granted granted Critical
Publication of KR100816937B1 publication Critical patent/KR100816937B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B14/00—Transmission systems not characterised by the medium used for transmission
    • H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4902—Pulse width modulation; Pulse position modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
    • H03M5/12—Biphase level code, e.g. split phase code, Manchester code; Biphase space or mark code, e.g. double frequency code
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B14/00—Transmission systems not characterised by the medium used for transmission
    • H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
    • H04B14/026—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse time characteristics modulation, e.g. width, position, interval
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M5/00—Manual exchanges
    • H04M5/04—Arrangements for indicating calls or supervising connections for calling or clearing

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Dc Digital Transmission (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

변조 효율을 개선하기 위한 방법 및 장치들이 제공된다. 심볼 주기 안의 제1 펄스(102)에 대한 제2 펄스(104)의 상대적인 위치가 적어도 1 비트를 인코딩하는 심볼(100)이 생성된다. 심볼은 통신 채널을 통해 전송된다. 제2 펄스의 위치에 의해 변조된 하나 또는 그 이상의 비트들은 채널 보상없이 높은 비트 레이트 통신이 일어날 수 있도록 복구된다.

Description

하나 이상의 펄스를 갖는 심볼들을 이용한 효율적인 데이터 변조 시스템 및 방법{SYSTEM AND METHOD OF EFFICIENTLY MODULATING DATA USING SYMBOLS HAVING MORE THAN ONE PULSE}
본 발명의 실시예들은 변조에 관한 것으로, 더 상세하게는 개선된 인코딩 밀도 변조 방식과 연관된다.
특정한 시간 주기 동안 전송 매체를 통해 더 많은 데이터가 전송될 수 있도록 더 큰 효율로 데이터를 인코딩하는데 다양한 변조 형식들이 오랫동안 사용되어왔다. 펄스 폭 변조(pulse width modulation), 진폭 변조(amplitude modulation) 및 상승 시간 변조(rise time modulation)와 같은 다양한 변조 기술들의 조합이 변조 방식들의 인코딩 밀도를 개선하기 위해 이용되어 왔다. 예를 들면, "전자기적으로 연결된 버스 시스템을 위한 심볼 기반 신호 방식(Symbol-Based Signaling For An Electromagnetically-Coupled Bus System)"이라는 일련번호 09/714,244의 동시 계속중인(copending) 출원을 보라. 그러나, 그러한 방식들은 시스템의 비용 및 복잡성을 증가시키는 프리엠퍼시스 및 채널 등화(equalization)를 종종 요구한다. 게다가, 훨씬 높은 비트 레이트(rate)들을 허용하기 위해 코딩 밀도를 개선하도록 하는 것이 어쨌든 여전히 바람직하다.
도 1은 본 발명의 한 실시예의 일반화된 형식의 심볼을 보이는 도면.
도 2는 8 데이터비트를 인코딩하는 본 발명의 한 실시예의 심볼의 변조 요소들을 보이는 도면.
도 3a-3e는 심볼당 8 비트를 인코딩하기 위한 가능한 심볼들의 도면들.
도 4는 본 발명의 한 실시예의 변조기의 블록도.
도 5는 본 발명의 한 실시예의 복조기의 블록도.
도 6은 본 발명의 한 실시예를 포함하는 시스템의 블록도.
도 1은 본 발명의 한 실시예의 심볼의 일반화된 형식을 보여주는 도면이다. 심볼(100)은 심볼 주기(Tp)(106) 내에서 일어난다. 심볼(100)은 기본 펄스(basic pulse)(102)라고도 불리는 제1 펄스(102) 및 N개의 부가 펄스들(additional pulses)(104)을 포함한다. 그러나 도 1에서 N은 1이고, N은 임의의 양의 정수가 될 수 있다. 부가 펄스들은 또한 본원에서 IDP 펄스들(104)이라고도 불린다.
기본 펄스(102)는 i가 양의 정수인 i개의 선행 슬롯들(leading slots)(112), 베이스 펄스(base pulse)(114) 및 j도 양의 정수인 j개의 후행 슬롯들(lagging slots)(116)을 포함한다. IDP 펄스(104)는 베이스 펄스(118) 및 m이 양의 정수인 m개의 후행 슬롯들을 포함한다. 특히, i, j 및 m은 반드시 같을 필요는 없다. 도 1에서, Tfx 는 기본 펄스(102)의 선행 슬롯(112)의 폭이며, Tbx는 기본 펄스(102)의 후행 슬롯(116)의 폭이고(또는 각각 전단 슬롯들(front end slots) 및 후단 슬롯들(back end slots)이라고도 불림), TIDP는 IDP 펄스(104)의 후행 슬롯(120)의 폭이다. 선행 슬롯들과 후행 슬롯들 사이 및 펄스들 사이의 슬롯 폭은 동등하지 않을 수 있다.
TSB는 기본 펄스(102)의 베이스 펄스(114)의 폭이다. TIDP는 IDP 펄스의 베이스 펄스(118)의 폭이다. 한 실시예에서 TSB 및 TSIDP는 등화와 같은 채널 보상을 할 필요없이 통신 채널을 따라 적절하게 전파될 수 있는 최소한의 펄스가 되도록 선택된다. 기본 펄스(102)는 Tg1의 갭에 의해 IDP 펄스(104)와 분리된다.
만약 부가적인 IDP 펄스들이 심볼 주기 안에 존재한다면, 갭에 의해 그들의 선행자(predecessor)와 각각 분리될 것이다. 모든 부가 펄스가 반드시 동일한 형식을 가질 필요는 없다. 본원에서 사용되었듯이, 형식은 베이스 펄스 및 후행 슬롯들에 관련된다. 그래서, 동일한 형식은 같은 슬롯 숫자와 같은 슬롯 크기 및 동일한 폭의 베이스 펄스를 갖는다. 그래서 mx ≠ my 인 다른 형식이 존재하면, x & y 는 개별적인 부가 펄스들을 나타낸다. 이러한 경우에, Tg2의 갭 폭을 갖는 최후의 갭이 마지막 IDP 펄스(104) 후에 일어난다. 진폭 변조(AM)는 각 펄스에 독립적으로 사용될 수 있다. 이것은 RZ(return to zero) AM이 사용되면 2 비트의 변조(펄스당 하나)를 제공하거나, NRZ(non return to zero) AM이 사용되면 4비트의 변조(펄스당 둘)를 제공한다 .
도 2는 8 데이터 비트를 인코딩하는 본 발명의 한 실시예의 심볼의 변조 요소들을 보여주는 도면이다. P1은 기본 펄스의 프론트 에지(front edge)의 가능한 시작 위치이다. A1은 기본 펄스의 가능한 편파(polarization)이다. P2는 기본 펄스의 가능한 백 에지(back edge) 위치이다. PP2는 IDP 펄스의 베이스 펄스의 가능한 시작 위치이다. A2는 IDP 펄스의 가능한 편파이다. P3는 IDP 펄스의 백 에지의 가능한 위치이다. 이러한 경우에, 도 1의 표기를 참조하면, i는 1, j는 3, 및 m은 4이다.
도 3a-3e는 도 2와 관련하여 논의된 변조 요소들에 따라 심볼당 8 비트를 인코딩하기 위한 가능한 심볼들의 도면들이다. 보는 바와 같이, IDP 펄스의 베이스 펄스의 상대적인 위치는 심볼 주기 안에서 변동한다. IDP 펄스의 베이스 펄스의 이런 위치 변화는 데이터의 적어도 1비트, 이 예에서는, 2비트를 인코딩한다. 조금 다르게 말하자면, 펄스들 사이의 관계는 변조 효율을 개선한다. IDP 펄스의 위치는 기본 펄스의 지속 기간에 좌우된다고 가정할 수 있다. 그래서 IDP 펄스는 심볼 주기 Tp 안에서 움직일 수 있다. 역으로, 한 실시예에서, 기본 펄스의 베이스 펄스의 로케이션(location)은 Tp 내에 고정된다.
이러한 8 -비트 변조 예에서, 2 비트는 진폭 변조(하나는 기본 펄스에 대해서 다른 하나는 IDP 펄스에 대해서)와 연관된다. 이것은 RZ AM을 가정한다. 1 비트는 기본 펄스의 프론트 에지에 의해 변조된다. 5 비트는 기본 펄스 및 IDP 펄스의 조합들에 의해 변조된다. 도 3a에서, 2 비트가 기본 펄스의 백 에지에 의해 변조되고 1 비트가 IDP 펄스의 백 에지에 의해 변조되며, 이는 8가지 가능한 상태를 산출한다. 도 3b에서, 기본 펄스의 백 에지들의 조합(에지 위치들 3곳) 및 IDP 펄스들의 백 에지들(에지 위치들 3곳)은 모두 9가지 상태를 만든다. 도 3a와 유사하게, 도 3c는 8개의 상태들을 만든다. 도 3d, e는 부가적인 8가지 가능한 상태들을 제공한다. 도 3a-e에 대한 모든 조합들은, 5비트의 변조에 대해 32가지 상태 이상을 제공한다. 이러한 상태들은 표 6-10과 연관되어 아래에서 더 언급된다.
표 1 내지 5는 각각 도 3a-3e에서 보여진 심볼들로의 하나의 가능한 데이터 매핑을 보여준다.
보통의 숙련자는 다양한 다른 매핑들이 가능하고 본 발명의 실시예들의 범위 및 의도 안에 있다는 것을 깨달을 것이다.
다시 도 3a-e를 참조하면, 한 실시예에서, 심볼 주기 TP는 2000 ps이다. TLEAD(선행 슬롯의 폭)은 240 ps, TS 는 320 ps, TLAG (두 펄스 모두에 대한 후행 슬롯의 폭)은 160ps, 및 갭의 폭 Tgap은 240ps이다. 이러한 한 실시예에서, 4Gbps의 데이터 레이트들은 두 개의 BGA(ball grid array) 패키지 및 두 개의 접속기를 갖는 30˝ 채널에서 달성될 수 있다. 제1 펄스의 선행 에지(leading edge)가 이전에 채널에서 일어난 것에 의해 가장 많이 영향을 받기 때문에 넓은 선행 슬롯이 사용된다. 그래서, 슬롯을 넓게 만듦으로써, 채널 잡음 때문에 프론트 에지의 로케이션을 잘못 해석할 가능성이 줄어든다.
또 다른 실시예에서, TLEAD는 130ps, TS는 200ps, TLAG는 110 이고 Tgap은 140이면서 TP는 1250ps이다. 이것은 5˝ 채널에서 6.4Gbps의 데이터 레이트들을 허용한다.
또 다른 실시예에서, TP는 1000ps이다. TLEAD는 110ps, TS는 135ps, TLAG는 100ps 및 Tgap 은 110ps 이다. 이 실시예는 5˝ 채널에서 8Gbps의 데이터 레이트들을 허용한다.
도 4는 본 발명의 한 실시예의 변조기의 블록도이다. 3개의 폭 비트들(wb0 내지 wb2) 및 두 개의 IDP 프론트 에지 비트 IDPFE0 및 IDPFE1은 상태 제어 유닛 (402)에 입력들을 공급한다. 이러한 입력들에 기초하여, 상태 제어 유닛은 변조기를 통한 다양한 신호 경로들을 인에이블 또는 디스에이블시키고 그래서 전기 펄스 생성 유닛들에 의해 만들어진 펄스들을 주파수 제어하여 심볼을 형성한다. 앞에서 설명된 형식들의 심볼들을 발생시키려는 다수의 지연(delay)들을 통해 다양한 신호 경로들이 구동된다. 표 6-10은 입력들에 기초한 상태 제어 유닛(402)의 응답을 보여준다. 이러한 표들에서 "0"은 통과를 의미하고 "1"은 정지를 의미한다.
표 6-9는 기본 펄스(SB0-SB3) 및 IDP 펄스 (SI0-SI3)에 대한 백 에지 변조를 정의한다. 표 10은 IDP 펄스 프론트 에지 지연 상태들을 정의한다. 전체적으로, 상태들은 표 1-5의 매핑들과 일관된 변조를 제공하고, 한 실시예의 상태 제어(402)에 의해 구현된다. 매칭 로직(matching logic)(410)은 전달된 클록이 생성된 심볼과 시간적으로 일관된다는 것을 보증한다.
도 5는 본 발명의 한 실시예의 복조기의 블럭도이다. 전달된 클록이 클록 복구 회로(520)에서 수신되는 동안 데이터는 입력(518)에서 수신된다. 클록은 클록 복구 회로(520)에서 복구되고 보여진 것 같이 복조기로 통과된다. 마찬가지로 데이터는 보여진 것과 같이 복조기로 전달된다. 지연된 데이터를 AM 임계값 및 클록과 비교하는 것은 비트 매핑 유닛(526)을 거쳐 2개의 AM 비트 및 기본 펄스의 프론트 에지 비트를 산출한다. 데이터를 다양한 레벨의 클록 지연과 비교하는 것은 비트 매핑 유닛(524)을 거쳐 두 개의 IDP 프론트 에지 비트를 산출한다. 데이터 신호와 비교된 클럭 지연들도 상태 매핑 유닛들(528 및 530)에 공급되고 그 후 그들의 상태 정보를 비트 매핑 유닛(532)에 제공하고 다시 폭 비트들(wb0 내지 wb2)을 산출한다. 상태 제어 유닛(522)은 비트 매핑 유닛(532)이 IDP 펄스의 위치에 의해 정의된 그룹 및 상태에 기초하여 올바른 비트들을 출력한다는 것을 보증한다.
도 6은 본 발명의 한 실시예를 포함하는 시스템의 블록도이다. 프로세서(600)는 변조기(400) 및 복조기(500)를 포함한다. 프로세서는 메모리 버스(612) 및 I/O 버스(610)에 연결된 칩셋(602)에 연결된다. 칩셋은 변조기(400) 및 복조기(500)를 또한 포함하는 메모리 제어기(614)를 포함한다. 메모리 제어기는 메모리 버스(612)를 통해 메모리(604)와 상호작용한다. 그러한 실시예에서, 프로세서(600)와 메모리 제어기(614) 사이의 통신만이 설명된 변조 방식에 의해 제공되는 높은 속도로 발생하는 경우에도 이점이 얻어지므로, 메모리 인터페이스는 변조기(400) 및 복조기(500)를 포함할 수도 포함하지 않을 수도 있다. 변조기(400) 및 복조기(500)를 또한 포함하는 I/O 장치(606)는 I/O 버스(610)에 연결되고, 심볼 주기 안의 부가 펄스의 위치가 적어도 1비트를 인코딩하도록 이전에 설명된 것처럼 변조된 심볼들을 수신할 수 있다. I/O 장치는 예를 들면, 디스크 제어기를 포함할 수 있다.
또 다른 실시예에서, 메모리 제어기는 프로세서에 내장된다. 그러한 실시예는 칩셋을 가질 수도 갖지 않을 수도 있지만 어쨌든, 메모리 액세스들 동안 설명된 변조 기술의 이점을 얻기 위해 메모리 인터페이스는 대응하는 변조기/복조기를 가질 필요가 있다. 또한, (칩셋이 존재한다고 가정하는)그러한 실시예에서 칩셋은 실현될 이점을 위해 변조기 및 복조기를 가질 필요가 없다.
앞의 명세서에서, 본 발명은 특정한 실시예들과 관련하여 설명되었다. 그러나, 첨부된 청구항들에서 진술된 것처럼 본 발명의 실시예들의 더 넓은 사상 및 범위로부터 벗어나지 않고 본 발명에 대해 다양한 변형들 및 변경들이 만들어질 수 있다는 것이 명백하다. 따라서, 본 명세서 및 도면들은 한정적인 의미보다는 오히려 예시적인 의미로 여겨져야 한다.

Claims (20)

  1. 심볼 주기(symbol period) 동안 제1 펄스를 전송하는 단계 - 상기 제1 펄스는 프론트 및 백 에지(front and back edge) 위상 변조 둘 다를 제공함 - ; 및
    갭 다음에 오는 상기 심볼 주기 동안 제2 펄스를 전송하는 단계 - 상기 심볼 주기 안의 상기 제2 펄스의 위치가 적어도 1 비트를 변조하도록 상기 제2 펄스는 상기 심볼 주기 안에서 움직일 수 있음 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 펄스의 베이스 펄스(base pulse)의 위치는 상기 심볼 주기 안에 고정되는 방법.
  3. 제1항에 있어서,
    상기 제1 및 상기 제2 펄스 둘 다를 진폭 변조하는 단계를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 진폭 변조는 NRZ(non-return to zero) 진폭 변조인 방법.
  5. 제1항에 있어서,
    상기 제1 펄스는 적어도 하나의 선행 슬롯(leading slot) 및 적어도 하나의 후행 슬롯(lagging slot)을 포함하고 상기 선행 슬롯은 상기 후행 슬롯보다 넓은 방법.
  6. 제1항에 있어서,
    상기 심볼 주기 동안 N개의 부가 펄스들을 전송하는 단계 - 각 부가 펄스는 자신의 선행자(predecessor) 후의 갭 다음에 오고 상기 심볼 주기 안의 상기 부가 펄스의 위치가 적어도 1 비트를 변조하도록 각 부가 펄스는 상기 심볼 주기 안에서 움직일 수 있음 - 를 더 포함하고 N은 양의 정수인 방법.
  7. 제6항에 있어서,
    상기 N개의 부가 펄스들 및 상기 제2 펄스는 모두 동일한 형식을 갖지는 않는 방법.
  8. 베이스 펄스 폭, 적어도 하나의 선행 슬롯 및 적어도 하나의 후행 슬롯을 갖는 제1 펄스;
    선행 에지(leading edge)를 가진 제2 베이스 펄스 폭 및 적어도 하나의 후행 슬롯을 갖는 제2 펄스 - 상기 선행 에지는 적어도 1 비트를 인코딩하기 위해 심볼 주기 안에 위치할 수 있음 -
    를 포함하는 변조 심볼(modulation symbol).
  9. 제8항에 있어서,
    상기 제1 펄스 및 상기 제2 펄스는 상기 펄스의 진폭에 기초하여 각각 적어도 1 비트를 인코딩하는 변조 심볼.
  10. 제8항에 있어서,
    선행 에지를 가진 베이스 펄스 및 적어도 하나의 후행 슬롯을 각각 가지는 N개의 부가 펄스들 - 각 부가 펄스의 상기 선행 에지는 적어도 1 비트를 인코딩하기 위해 상기 심볼 주기 안에 위치할 수 있음
    을 더 포함하는 변조 심볼.
  11. 제8항에 있어서,
    상기 제1 펄스 및 상기 제2 펄스 중 적어도 하나는 상기 펄스의 상승 시간(rise time)에 기초하여 적어도 1 비트를 인코딩하는 변조 심볼.
  12. 제8항에 있어서,
    슬롯 크기가 불균일한 변조 심볼.
  13. 버스;
    상기 버스에 연결된 프로세서 - 상기 프로세서는 심볼들로서 데이터를 인코딩하기 위한 변조기를 포함하고, 심볼 주기 안의 제2 펄스의 베이스 펄스의 위치가 적어도 1 비트를 인코딩하도록 각 심볼은 적어도 제1 펄스 및 제2 펄스를 포함함 - ;
    상기 프로세서에 연결되고 상기 변조기에 의해 인코딩된 심볼을 수신하고 상기 심볼 주기 안의 상기 제2 펄스의 상기 베이스 펄스의 위치로부터 적어도 1 비트를 디코딩하기 위한 복조기를 포함하는 칩셋; 및
    상기 칩셋과 연결된 메모리 장치
    를 포함하는 시스템.
  14. 제13항에 있어서,
    상기 변조기는 진폭 변조 동안 상기 제1 펄스 및 상기 제2 펄스 각각에서 적어도 1 비트를 인코딩하는 시스템.
  15. 제14항에 있어서,
    상기 변조기는 NRZ 진폭 변조를 이용하는 시스템.
  16. 제13항에 있어서,
    상기 변조기는 상기 제1 펄스의 선행 슬롯에서 적어도 1 비트를 인코딩하고 상기 제1 펄스의 후행 슬롯에서 적어도 1 비트를 인코딩하는 시스템.
  17. 제16항에 있어서,
    상기 변조기는 상기 제2 펄스의 후행 슬롯에서 적어도 1 비트를 인코딩하는 시스템.
  18. 제13항에 있어서,
    상기 장치는 상기 프로세서와 5˝미만으로 떨어져 있고 상기 변조기는 6Gbps(giga bits per second)를 초과하는 페이로드(payload)를 갖는 시스템.
  19. 제13항에 있어서,
    상기 장치는 상기 프로세서와 10˝ 초과하여 떨어져 있고 상기 변조기는 4Gbps를 초과하는 페이로드를 갖는 시스템.
  20. 제13항에 있어서,
    각 심볼은 적어도 1 비트를 인코딩하는 베이스 펄스 위치를 각각 갖는 N개의 부가 펄스들을 포함하는 시스템.
KR1020057015129A 2003-02-18 2004-01-08 하나 이상의 펄스를 갖는 심볼들을 이용한 효율적인 데이터변조 시스템 및 방법 KR100816937B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/369,933 2003-02-18
US10/369,933 US7453950B2 (en) 2003-02-18 2003-02-18 System and method of efficiently modulating data using symbols having more than one pulse

Publications (2)

Publication Number Publication Date
KR20050104373A true KR20050104373A (ko) 2005-11-02
KR100816937B1 KR100816937B1 (ko) 2008-03-26

Family

ID=32850364

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057015129A KR100816937B1 (ko) 2003-02-18 2004-01-08 하나 이상의 펄스를 갖는 심볼들을 이용한 효율적인 데이터변조 시스템 및 방법

Country Status (8)

Country Link
US (1) US7453950B2 (ko)
EP (1) EP1595343B1 (ko)
KR (1) KR100816937B1 (ko)
CN (1) CN1792049B (ko)
AT (1) ATE381160T1 (ko)
DE (1) DE602004010621T2 (ko)
HK (1) HK1077946B (ko)
WO (1) WO2004075441A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100888460B1 (ko) * 2007-10-12 2009-03-11 전자부품연구원 펄스 주기 변조 장치 및 방식

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342466B2 (en) * 2005-08-10 2008-03-11 Intel Corporation Hybrid coupler having resistive coupling and electromagnetic coupling
ATE517494T1 (de) 2006-02-13 2011-08-15 Nxp Bv Datenkommunikationsverfahren sowie datensende- und -empfangsvorrichtung und -system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009488A (en) 1997-11-07 1999-12-28 Microlinc, Llc Computer having packet-based interconnect channel
US6212230B1 (en) 1998-04-04 2001-04-03 Sigmatel, Inc. Method and apparatus for pulse position modulation
US6295272B1 (en) * 1998-04-20 2001-09-25 Gadzoox Networks, Inc. Subchannel modulation scheme for carrying management and control data outside the regular data channel
US6697420B1 (en) * 1999-05-25 2004-02-24 Intel Corporation Symbol-based signaling for an electromagnetically-coupled bus system
US6687293B1 (en) * 2000-06-23 2004-02-03 Microchip Technology Incorporated Method, system and apparatus for calibrating a pulse position modulation (PPM) decoder to a PPM signal

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100888460B1 (ko) * 2007-10-12 2009-03-11 전자부품연구원 펄스 주기 변조 장치 및 방식

Also Published As

Publication number Publication date
HK1077946B (zh) 2008-07-11
US7453950B2 (en) 2008-11-18
EP1595343A1 (en) 2005-11-16
DE602004010621T2 (de) 2008-12-11
CN1792049A (zh) 2006-06-21
KR100816937B1 (ko) 2008-03-26
ATE381160T1 (de) 2007-12-15
CN1792049B (zh) 2012-05-23
DE602004010621D1 (de) 2008-01-24
HK1077946A1 (en) 2006-02-24
WO2004075441A1 (en) 2004-09-02
EP1595343B1 (en) 2007-12-12
US20040161051A1 (en) 2004-08-19

Similar Documents

Publication Publication Date Title
CN101617494B (zh) 三相极性编码串行接口
US20210081269A1 (en) Controller that receives a cyclic redundancy check (crc) code for both read and write data transmitted via bidirectional data link
US9667379B2 (en) Error control coding for orthogonal differential vector signaling
JP6267693B2 (ja) 通信チャネルを通じたクロック及び双方向性データの同時送信
US11334286B2 (en) Memory system including multiple memories connected in series
US11736596B1 (en) Optical module for CXL standard
JP2009219159A (ja) クロック信号とデータ信号の組み合わせ方法
CN107683592B (zh) 数据处理方法、装置和系统
CN103797742A (zh) 以太网中处理数据的方法、物理层芯片和以太网设备
CN105122693A (zh) 使用编码脉冲幅度调制的光学通信接口
US8457247B2 (en) In-band generation of low-frequency periodic signaling
US10965313B2 (en) Receiver, sender, method for retrieving an additional datum from a signal and method for transmitting a datum and an additional datum in a signal
TWI321399B (en) An apparatus and method for gray encoding modulated data
TWI596904B (zh) 用於資料鏈結功率減少及產出率增加之多調變
JP3771443B2 (ja) ディジタルデータを直列伝送するための通信インタフェースおよびデータ伝送方法
KR100816937B1 (ko) 하나 이상의 펄스를 갖는 심볼들을 이용한 효율적인 데이터변조 시스템 및 방법
CN1833396B (zh) 具有多条时钟线的信令
JP2020515114A (ja) 高密度スモールフォームファクタプラガブルモジュール、ハウジング及びシステム
CN107852320A (zh) 数字附件接口
US8139679B2 (en) System and method for controlling modulation
US10855331B1 (en) Apparatuses and systems for improved copper connections
US20040076440A1 (en) Transmitter and precoder for optical MSK signals
JP2018007127A (ja) 通信制御システム、通信制御方法、及び、通信制御プログラム
CN104683324A (zh) 索引的i/o符号通信

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140303

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160303

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee