KR20050104080A - Isolation in semiconductor and method for manufacturing the same - Google Patents
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Abstract
본 발명은 셀영역의 리프레시타임저하나 트렌치 갭필문제 없이 PMOS의 HEIP 현상을 방지하도록 한 반도체소자의 소자분리방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 소자분리방법은 셀영역과 주변영역이 정의된 반도체 기판 상부에 트렌치 식각을 위한 패드층과 마스크층의 적층막을 형성하는 단계, 상기 적층막을 식각마스크로 상기 반도체 기판을 식각하여 상기 셀영역과 주변영역에 각각 제1트렌치와 제2트렌치를 형성하는 단계, 상기 제2트렌치의 측벽에 산소 이온을 이온주입하는 단계, 상기 적층막중에서 마스크층을 제거하는 단계, 측벽산화공정을 진행하여 상기 제1트렌치와 상기 제2트렌치의 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막 상에 라이너질화막을 형성하는 단계, 상기 라이너질화막 상에 상기 제1,2트렌치를 충분히 매립하도록 절연막을 형성하는 단계, 및 상기 절연막을 평탄화시키는 단계를 포함한다. The present invention is to provide a device isolation method of a semiconductor device to reduce the refresh time of the cell region or to prevent the HEIP phenomenon of the PMOS without a trench gap fill problem. Forming a lamination layer of a pad layer and a mask layer for trench etching on the defined semiconductor substrate, and etching the semiconductor substrate using the lamination layer as an etch mask to form first and second trenches in the cell region and the peripheral region, respectively. Forming, implanting oxygen ions into the sidewalls of the second trench, removing the mask layer from the laminated film, sidewall oxidation process to the sidewall oxide film on the surface of the first trench and the second trench Forming a liner, forming a liner nitride film on the sidewall oxide film, and forming the first and second trenches on the liner nitride film. Forming an insulating film to fill the gap, and planarizing the insulating film.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 소자분리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly, to a device isolation method for semiconductor devices.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.In addition to the advancement of semiconductor technology, high speed and high integration of semiconductor devices is progressing. In connection with this, the necessity of refinement | miniaturization of a pattern becomes increasingly high, and the dimension of a pattern is also required for high precision. This also applies to device isolation regions that occupy a wide area in semiconductor devices.
반도체 소자의 소자분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 활성영역의 면적을 감소시키면서 누설전류를 발생시키는 단점을 갖는다.LOCOS oxide films are mostly used as device isolation films of semiconductor devices. However, the LOCOS isolation layer has a drawback in which a bird-shaped bird's beak is generated at an edge thereof, thereby generating a leakage current while reducing the area of the active region.
현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조가 제안되었으며, 이러한 STI 구조를 갖는 반도체 소자에 대하여 도 1을 참조하여 설명하기로 한다. Currently, a shallow trench isolation (STI) structure having a narrow width and excellent device isolation characteristics has been proposed, and a semiconductor device having such an STI structure will be described with reference to FIG. 1.
도 1은 종래 기술에 따른 반도체 소자의 STI 구조의 소자분리막을 도시한 도면이다.1 is a view illustrating a device isolation film having an STI structure of a semiconductor device according to the prior art.
도 1에 도시된 바와 같이, 반도체 기판(11)의 셀영역에 소정 깊이를 갖는 제1트렌치(12a)가 형성되고, 반도체 기판(11)의 주변영역에 소정깊이를 갖는 제2트렌치(12b)가 형성된다. 여기서, 셀영역에 형성되는 제1트렌치(12a)에 비해 주변영역에 형성되는 제2트렌치(12b)의 폭이 더 크다. 이는 주로 셀영역에는 트랜지스터들이 밀집되어 형성되고, 주변영역에는 트랜지스터들이 드물게 형성되기 때문이다.As shown in FIG. 1, a first trench 12a having a predetermined depth is formed in a cell region of the semiconductor substrate 11, and a second trench 12b having a predetermined depth in a peripheral region of the semiconductor substrate 11. Is formed. Here, the width of the second trench 12b formed in the peripheral area is larger than that of the first trench 12a formed in the cell area. This is mainly because transistors are densely formed in the cell region and transistors are rarely formed in the peripheral region.
그리고, 제1트렌치(12a) 내에는 셀영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제1소자분리막(100)이 매립되어 있고, 제2트렌치(12b) 내에는 주변영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제2소자분리막(101)이 매립되어 있다.In addition, a first device isolation layer 100 is embedded in the first trench 12a to separate the transistors formed in the cell region, and in the second trench 12b, the transistors formed in the peripheral region are separated. The second device isolation film 101 is embedded.
제1,2소자분리막(100, 101)에 대해 자세히 살펴보면, 셀영역에 형성되는 제1소자분리막(100)은 제1트렌치(12a) 표면에 형성된 측벽산화막(13), 측벽산화막(13) 상의 라이너질화막(14), 라이너질화막(14) 상의 라이너산화막(15), 라이너산화막(15) 상에 제1트렌치(12a)를 매립시키도록 형성된 절연막(16)으로 구성된다.Looking at the first and second device isolation layers 100 and 101 in detail, the first device isolation layer 100 formed in the cell region may be formed on the sidewall oxide layer 13 and the sidewall oxide layer 13 formed on the surface of the first trench 12a. The liner nitride film 14, the liner oxide film 15 on the liner nitride film 14, and the insulating film 16 formed to bury the first trench 12a on the liner oxide film 15.
그리고, 주변영역에 형성되는 제2소자분리막(101)은 제2트렌치(12b) 표면에 형성된 측벽산화막(13), 측벽산화막(13) 상의 라이너질화막(14), 라이너질화막(14) 상의 라이너산화막(15), 라이너산화막(15) 상에 제2트렌치(12b)를 매립시키도록 형성된 절연막(16)으로 구성된다.The second device isolation layer 101 formed in the peripheral region includes a sidewall oxide film 13 formed on the surface of the second trench 12b, a liner nitride film 14 on the sidewall oxide film 13, and a liner oxide film on the liner nitride film 14. 15, an insulating film 16 formed so as to fill the second trench 12b on the liner oxide film 15 is formed.
상술한 종래 기술에서는 셀영역과 주변영역에 형성되는 제1,2소자분리막(100, 101)이 모두 라이너질화막(14)을 포함하고 있다. 이러한 라이너질화막(14)에 의해 반도체 기판(11)에 유발되는 스트레스가 감소되고, 제1,2소자분리막(100, 101)에서 반도체 기판(11)으로의 도펀트의 확산작용이 억제되는 등의 효과를 얻을 수 있고, 결국 소자의 리프레시 특성이 향상되는 것으로 알려져 있다.In the above-described prior art, both the first and second device isolation layers 100 and 101 formed in the cell region and the peripheral region include the liner nitride layer 14. The stress caused by the liner nitride film 14 is reduced in the semiconductor substrate 11, and the diffusion effect of the dopant from the first and second device isolation layers 100 and 101 to the semiconductor substrate 11 is suppressed. It is known that the result is that the refresh characteristics of the device are improved.
그러나, 디자인룰이 계속 감소되면서 셀영역에서 폭이 좁게 형성되는 트렌치의 매립이 고집적화될수록 점점 어려워지는 문제가 발생하고, 이를 해결하기 위해 트렌치 측벽에 형성되는 측벽산화막의 두께를 감소시키는 방법이 제안되었다.However, as design rules continue to decrease, it becomes more difficult as the buried trenches, which are narrower in the cell region, become more integrated, and a method of reducing the thickness of the sidewall oxide film formed in the trench sidewalls has been proposed. .
하지만, 셀영역과 주변영역에서 동일한 구조로 소자분리막을 형성하면 어느 한쪽의 소자 마진(Margin)에 제약을 받게 되어 소자가 숏채널(short channel)이 될수록 오프 누설(off-leakage)은 더욱 증가한다. 특히, 측벽산화막의 두께가 감소되면서 주변영역에 형성되는 PMOS 소자의 오프 누설이 더욱 심하게 발생하여 대기상태(standby)에서 원하지 않는 전류소모를 유발하여 제품의 특성을 열화시킨다.However, when the device isolation film is formed in the cell region and the peripheral region with the same structure, the device margin is limited by either device margin, and the off-leakage increases as the device becomes a short channel. . In particular, as the thickness of the sidewall oxide film is reduced, the off-leakage of the PMOS device formed in the peripheral region occurs more severely, causing undesired current consumption in the standby state to deteriorate the product characteristics.
도 2는 PMOS 소자의 소자분리막 주변에서의 누설전류 경로를 나타낸 도면이다.2 is a diagram illustrating a leakage current path around a device isolation layer of a PMOS device.
도 2에 도시된 바와 같이, PMOS 소자 사이를 분리시키기 위한 소자분리막(101)이 측벽산화막(13), 라이너질화막(14), 라이너산화막(15) 및 절연막(16)으로 구성된다. 일반적으로 트랜지스터의 턴온후 전자(electron)나 정공(hole)과 같은 핫 캐리어(hot carrier)들은 높은 에너지를 지니고 있으므로, 측벽산화막을 관통하여 소자분리막에 침투하기 쉬운 것으로 알려져 있다. As shown in FIG. 2, the device isolation film 101 for separating between PMOS devices includes a sidewall oxide film 13, a liner nitride film 14, a liner oxide film 15, and an insulating film 16. In general, hot carriers, such as electrons or holes, have high energy after the transistor is turned on, and thus are known to penetrate the device isolation layer through the sidewall oxide layer.
특히, PMOS 소자의 경우에는 턴온(Turn on)후 핫캐리어인 전자정공쌍(Electron Hole Pair; EHP)을 형성하게 되고, 전자정공쌍(EHP) 중에서 전자(e)는 얇은 두께의 측벽산화막(13)을 관통하여 소자분리막(101)에 침투하기 쉽다. 따라서, 전자(e)는 소자분리막(101) 내의 라이너질화막(14)과 측벽산화막(13)의 계면에 쉽게 트랩(trap)된다. 이때, 측벽산화막(13)의 두께가 상술한 바와 같이 매우 얇은 막이므로 전자(e)는 매우 조밀하게 트랩된다. In particular, in the case of the PMOS device, an electron hole pair (EHP), which is a hot carrier, is formed after turning on, and the electron (e) of the electron hole pair (EHP) has a thin sidewall oxide film 13. ) And penetrates into the device isolation film 101 easily. Therefore, the electrons e are easily trapped at the interface between the liner nitride film 14 and the sidewall oxide film 13 in the device isolation film 101. At this time, since the thickness of the sidewall oxide film 13 is a very thin film as described above, electrons e are trapped very densely.
이와 같이 소자분리막(101)의 가장자리에 전자(e)가 밀집되면, PMOS 소자가 형성되는 반도체 기판(11)의 정공(hole), 특히 N형 웰의 정공(h)이 소자분리막(101)의 외주면에 유기된다. 이때, 전자(e)가 라이너질화막(14)과 측벽산화막(13)의 계면에 매우 조밀하게 트랩되어 있으므로, 반도체 기판(11) 내의 정공(h)도 이와 대응하도록 매우 조밀하게 모이게 된다. As such, when electrons (e) are concentrated at the edges of the device isolation film 101, holes in the semiconductor substrate 11 in which the PMOS device is formed, particularly holes h in the N-type well, are formed in the device isolation film 101. Organic on the outer circumferential surface. At this time, since the electrons e are trapped very densely at the interface between the liner nitride film 14 and the sidewall oxide film 13, the holes h in the semiconductor substrate 11 are also very densely collected to correspond thereto.
따라서, 소자분리막(101)의 외주면에 밀집된 정공(h)이 소자분리막(101)을 사이에 두고 분리된 PMOS 소자의 소스/드레인(P+)간을 연결시키는 전류패스(I)로 작용하여 펀치쓰루(punchthrough) 특성이 열화된다. 상기한 바와 같이, 핫캐리어중에서 전자로 인해 유도되는 펀치쓰루 현상을 HEIP(Hot Electron Induced Punch through) 현상이라고 한다.Therefore, holes (h) dense on the outer circumferential surface of the device isolation film 101 act as a current path I connecting the source / drain (P + ) of the PMOS device separated with the device isolation film 101 therebetween to punch. The punchthrough characteristics deteriorate. As described above, the punch-through phenomenon induced by electrons in the hot carrier is referred to as a hot electron induced punch through (HEIP) phenomenon.
이와 같은 HEIP 현상으로 인하여, 소자분리막(101)에 의하여 분리되었다고 하더라도 인접하는 PMOS 소자 사이에는 오프상태에서도 전류가 흐르는 오프 누설이 발생되는 문제가 있다. 즉, HEIP 현상의 악화로 인해 고전압/고온 스트레스시 PMOS 소자의 오프누설이 증가되어 번인(Burn-In)이나 EFR 등의 신뢰성 테스트시 제품의 대기전류(standby current)가 증가되는 문제가 발생한다.Due to such a HEIP phenomenon, even if separated by the device isolation film 101, there is a problem that an off leakage current flows between the adjacent PMOS device even in the off state. In other words, due to the deterioration of the HEIP phenomenon, the leakage of the PMOS device is increased during high voltage / high temperature stress, and thus the standby current of the product is increased during the reliability test such as burn-in or EFR.
상기한 HEIP로 인한 문제점을 해결하기 위해 라이너질화막을 제거할 경우 셀리프레시 타임 저하를 초래하며, 측벽산화막의 두께를 증가시키는 경우 HEIP 현상은 개선되나 셀영역에서도 측벽산화막이 두꺼워짐에 따라 셀리프레시타임 저하와 트렌치 갭필이 어려워져 보이드(Void)가 발생하는 문제가 있다. In order to solve the problems caused by the HEIP, the removal of the liner nitride film causes a decrease in the cell refresh time. When the thickness of the side wall oxide film is increased, the HEIP phenomenon is improved, but the cell refresh time is increased as the side wall oxide film is thickened in the cell region. There is a problem that voids occur due to difficulty in deterioration and trench gap fill.
본 발명은 상기 종래기술의 문제점을 해결하기 위헤 제안된 것으로, 셀영역의 리프레시타임저하나 트렌치 갭필문제 없이 PMOS의 HEIP 현상을 방지하도록 한 반도체소자의 소자분리방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the problems of the prior art, and an object of the present invention is to provide a device isolation method of a semiconductor device to prevent the HEIP phenomenon of the PMOS without reducing the refresh time of the cell region or the trench gap fill problem.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 셀영역과 주변영역이 정의된 반도체 기판, 상기 셀영역에 형성된 제1트렌치, 상기 주변영역에 형성되며 상기 제1트렌치에 비해 상대적으로 폭이 넓은 제2트렌치, 상기 제1트렌치의 표면상에 형성되며 상기 제1트렌치의 바닥 및 측벽에서 두께가 동일한 제1측벽산화막, 상기 제2트렌치의 표면 상에 형성되며 상기 제2트렌치의 측벽에서의 두께가 상기 제2트렌치의 바닥에서의 두께보다 더 두꺼운 제2측벽산화막, 및 상기 제1,2트렌치를 매립하도록 형성된 소자분리용 절연막을 포함한다. The semiconductor device of the present invention for achieving the above object is a semiconductor substrate having a cell region and a peripheral region defined, a first trench formed in the cell region, a first width formed in the peripheral region and relatively wider than the first trench 2 trenches, formed on the surface of the first trenches and having the same thickness at the bottom and sidewalls of the first trenches, on the surface of the second trenches, and at the sidewalls of the second trenches. And a second sidewall oxide film thicker than the thickness at the bottom of the second trench, and an insulating film for device isolation formed to fill the first and second trenches.
그리고, 본 발명의 반도체소자의 소자분리방법은 셀영역과 주변영역이 정의된 반도체 기판 상부에 트렌치 식각을 위한 패드층과 마스크층의 적층막을 형성하는 단계, 상기 적층막을 식각마스크로 상기 반도체 기판을 식각하여 상기 셀영역과 주변영역에 각각 제1트렌치와 제2트렌치를 형성하는 단계, 상기 제2트렌치의 측벽에 산소 이온을 이온주입하는 단계, 상기 적층막중에서 마스크층을 제거하는 단계, 측벽산화공정을 진행하여 상기 제1트렌치와 상기 제2트렌치의 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막 상에 라이너질화막을 형성하는 단계, 상기 라이너질화막 상에 상기 제1,2트렌치를 충분히 매립하도록 절연막을 형성하는 단계, 및 상기 절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 한다. In addition, in the device isolation method of the semiconductor device of the present invention, forming a lamination layer of a pad layer and a mask layer for trench etching on a semiconductor substrate in which a cell region and a peripheral region are defined, and using the lamination layer as an etching mask. Etching to form a first trench and a second trench in the cell region and a peripheral region, implanting oxygen ions into the sidewalls of the second trench, removing the mask layer from the stacked layer, and sidewall oxidation Forming a sidewall oxide film on the surfaces of the first trench and the second trench, forming a liner nitride film on the sidewall oxide film, and filling the first and second trenches sufficiently on the liner nitride film. Forming an insulating film, and planarizing the insulating film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 3은 본 발명의 실시예에 따른 반도체소자의 소자분리막 구조를 도시한 도면이다.3 is a view illustrating a device isolation film structure of a semiconductor device according to an embodiment of the present invention.
도 3에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(21), 셀영역에 형성된 제1트렌치(25a), 주변영역에 형성되며 제1트렌치(25a)에 비해 상대적으로 폭이 넓은 제2트렌치(25b), 제1트렌치(25a)의 표면 상에 형성되며 제1트렌치(25a)의 바닥 및 측벽에서 두께가 동일한 제1측벽산화막(27a), 제2트렌치(25b)의 표면 상에 형성되며 제2트렌치(25b)의 측벽에서의 두께가 제2트렌치(25b)의 바닥에서의 두께보다 더 두꺼운 제2측벽산화막(27b), 및 제1,2트렌치(25a, 25b)를 매립하도록 형성된 소자분리용 절연막들, 즉 라이너질화막(28), 라이너산화막(29) 및 고밀도플라즈마산화막(30)을 포함한다.As shown in FIG. 3, the semiconductor substrate 21 in which the cell region and the peripheral region are defined, the first trench 25a formed in the cell region, and the peripheral region are formed and have a relatively wider width than the first trench 25a. Surfaces of the first sidewall oxide layer 27a and the second trench 25b that are formed on the wide second trench 25b and the surface of the first trench 25a and have the same thickness at the bottom and sidewalls of the first trench 25a. The second sidewall oxide film 27b formed on the second sidewall 25b and having a thickness at the sidewall of the second trench 25b greater than the thickness at the bottom of the second trench 25b, and the first and second trenches 25a and 25b. Device isolation insulating films formed to be buried, that is, a liner nitride film 28, a liner oxide film 29 and a high density plasma oxide film 30 is included.
도 3에서, 제2트렌치(25b)에 형성된 제2측벽산화막(27b)과 제1트렌치(25a)에 형성된 제1측벽산화막(27a)은 바닥 및 측벽에서의 두께가 서로 다른다.In FIG. 3, the second sidewall oxide film 27b formed in the second trench 25b and the first sidewall oxide film 27a formed in the first trench 25a have different thicknesses at the bottom and the sidewall.
자세히 살펴보면, 제1측벽산화막(27a)의 바닥두께와 측벽두께는 동일하고, 제2측벽산화막(27b)의 바닥두께는 측벽두께보다 얇지만 셀영역에 형성된 제1측벽산화막(27a)의 바닥두께 및 측벽두께와 동일하다. 즉, 제2측벽산화막(27b)의 측벽두께가 다른 측벽산화막 두께보다 더 두껍다. In detail, the bottom thickness of the first sidewall oxide film 27a and the sidewall thickness are the same, and the bottom thickness of the second sidewall oxide film 27b is thinner than the sidewall thickness, but the bottom thickness of the first sidewall oxide film 27a formed in the cell region. And the side wall thickness. That is, the sidewall thickness of the second sidewall oxide film 27b is thicker than the other sidewall oxide film thickness.
이와 같이, 주변영역의 제2트렌치(27b)에 형성되는 제2측벽산화막(27b)을 두께가 다르게 형성하는 방법은, 후속 제조방법에서 설명하겠지만, 산소이온주입을 미리 제2트렌치(25b)의 측벽에 진행하여 측벽산화공정시 제2트렌치(25b)의 측벽에서 산화속도가 더 빠르도록 한다.As described above, a method of forming the second sidewall oxide film 27b formed in the second trench 27b in the peripheral region with a different thickness will be described in a subsequent manufacturing method, but the oxygen ion implantation is performed in advance in the second trench 25b. Proceeds to the side wall to make the oxidation rate faster at the side wall of the second trench 25b during the side wall oxidation process.
도 3과 같이, 주변영역의 제2측벽산화막(27b) 두께를 셀영역에 대비하여 증가시키므로써 셀영역의 리프레시타임이나 트렌치 갭필을 양호하게 진행하면서 주변영역에서의 HEIP 현상을 방지할 수 있다. As shown in FIG. 3, the thickness of the second sidewall oxide layer 27b of the peripheral area is increased in comparison with the cell area, thereby improving the refresh time and the trench gap fill of the cell area, thereby preventing the HEIP phenomenon in the peripheral area.
도 4a 내지 도 4e는 도 3에 도시된 소자분리막의 제조 방법을 도시한 공정 단면도이다.4A to 4E are cross-sectional views illustrating a method of manufacturing the device isolation film shown in FIG. 3.
도 4a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역 및 주변영역으로 구분된다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다. As shown in FIG. 4A, the pad oxide film 22 and the pad nitride film 23 are sequentially stacked on the semiconductor substrate 21. The semiconductor substrate 21 is a silicon substrate including predetermined impurities, and is divided into a cell region and a peripheral region in which a memory device is to be formed. The pad oxide film 22 is formed to have a thickness of 50 kPa to 150 kPa and the pad nitride film 23 is formed to have a thickness of 1000 kPa to 2000 kPa.
다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용한 마스크(24)로 식각한다. 여기서, '소자분리 예정영역'은 셀영역 및 주변영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다. Next, the pad nitride film 23 and the pad oxide film 22 are etched with a mask 24 using a known photolithography process so that the device isolation region of the semiconductor substrate 21 is exposed. Here, the device isolation region is a region for separating the elements of each region while defining the cell region and the peripheral region.
다음으로, 마스크(24)를 식각마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 제1트렌치(25a)와 제2트렌치(25b)를 형성한다. 이때, 제1트렌치(25a) 및 제2트렌치(25b)는 STI를 형성하기 위한 얕은 트렌치이며, 제1트렌치(25a)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치이고, 제2트렌치(25b)는 주변영역에 형성되는 소자간을 분리시키기 위한 트렌치이다. 아울러, 제1트렌치(25a)는 소자들이 밀집된 셀영역에 형성되므로 주변영역에 형성되는 제2트렌치(25b)보다 그 폭이 매우 좁다. Next, the first substrate 25a and the second trench 25b are formed by etching the semiconductor substrate 21 to a depth of 1000 GPa to 1500 GPa by using the mask 24 as an etching mask. In this case, the first trenches 25a and the second trenches 25b are shallow trenches for forming STIs, and the first trenches 25a are trenches for separating elements formed in the cell region, and the second trenches 25 25b) is a trench for separating elements formed in the peripheral region. In addition, since the first trench 25a is formed in the cell region where the elements are densely formed, the width of the first trench 25a is much smaller than that of the second trench 25b formed in the peripheral region.
한편, 제1트렌치(25a) 및 제2트렌치(25b)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 제1트렌치(25a) 및 제2트렌치(25b) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다. Meanwhile, the etching process for forming the first trenches 25a and the second trenches 25b may be a dry etching process using plasma. In this dry etching process, leakage current sources such as silicon lattice defects and etching damage may be generated on the surfaces of the first trenches 25a and the second trenches 25b.
이러한 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행하는데, 본 발명은 측벽산화를 진행하기에 앞서 이온주입공정을 미리 진행하여 주변영역의 제2트렌치(25b)의 측벽산화조건을 조절한다.In order to remove such lattice defects and etch damage, a wall oxidation process is performed, and the present invention performs an ion implantation process in advance before proceeding to the sidewall oxidation to perform sidewall oxidation of the second trench 25b in the peripheral region. Adjust the conditions.
이를 위해, 도 4b에 도시된 바와 같이, 패드질화막(23) 및 마스크(24)의 구조물을 이온주입마스크로 이용한 이온주입공정을 진행하되, 제2트렌치(25b)의 측벽에 골고루 이온주입될 수 있도록 틸트(tilt)를 주면서 산소(Oxygen) 이온을 이온주입한다.To this end, as shown in FIG. 4B, an ion implantation process using the structures of the pad nitride layer 23 and the mask 24 as an ion implantation mask may be performed, and ion implantation may be evenly applied to the sidewalls of the second trench 25b. Oxygen ions are implanted while giving a tilt.
상기한 산소이온의 이온주입공정시 트렌치 식각시 사용된 마스크(24)를 새도우마스크(Shadow mask)로 활용하며, 주변영역의 제2트렌치(25b)의 폭이 셀영역의 제1트렌치(25a)에 비해 월등히 넓은 것을 이용한다. 즉, 이온주입공정시 유효틸트각(θ)을 설정하여 셀영역은 스크린(screen)되고, 주변영역의 제2트렌치(25b) 측벽에 산소이온이 이온주입되도록 한다.The mask 24 used in the trench etching in the ion implantation process of the oxygen ion is used as a shadow mask, and the width of the second trench 25b in the peripheral area is the first trench 25a in the cell area. Use a much broader one. That is, in the ion implantation process, the effective tilt angle θ is set so that the cell region is screened and oxygen ions are implanted into the sidewalls of the second trench 25b of the peripheral region.
이때, 유효틸트각(θ)은 tan-1(S주변/H)<θ<tan-1(S주변/H+D)의 범위에서 설정하고, 제2트렌치(25b) 측벽의 1/2 상부까지 이온주입할 경우 유효 틸트각(θ)은 tan-1(S주변/H)<θ<tan-1(S주변/(H+D)/2)의 범위면 가능하다. 여기서, S 주변은 주변영역의 제2트렌치의 공간(Space)을 의미하며, 'H'는 패드산화막(22), 패드질화막(23) 및 마스크(24)의 총 두께이며, 'D'는 제2트렌치(25b)의 깊이를 나타낸다.At this time, the effective tilt angle θ is set in the range of tan −1 (S periphery / H) <θ <tan-1 (S periphery / H + D), and the upper half of the sidewall of the second trench 25b is used. In the case of ion implantation, the effective tilt angle θ may be in the range of tan-1 (S periphery / H) <θ <tan-1 (S periphery / (H + D) / 2). Here, the periphery of S refers to the space of the second trench of the peripheral region, 'H' is the total thickness of the pad oxide film 22, the pad nitride film 23 and the mask 24, 'D' The depth of the two trenches 25b is shown.
한편, 유효틸트각의 범위 tan-1(S주변/H)<θ<tan-1(S주변/H+D)은 제2트렌치의 모든 측벽에 산소이온이 이온주입되는 조건이며, 측벽 상층부 1/2 부분만 적용되는 것은 유효틸트각은 tan-1(S주변/(H+D)/2)이다. 따라서, 유효틸트각(θ)은 tan-1(S주변/H)<θ<tan-1(S주변/(H+D)/2)의 범위내이면 가능하다.On the other hand, the range of the effective tilt angle tan-1 (S periphery / H) <θ <tan-1 (S periphery / H + D) is a condition in which oxygen ions are ion implanted into all sidewalls of the second trench, / It is only two parts to be applied is the effective tilt angle is tan-1 (S around / (H + D) / 2 ). Therefore, the effective tilt angle θ is possible if it is in the range of tan −1 (S periphery / H) <θ <tan-1 (S periphery / (H + D) / 2).
위와 같이, 유효틸트각을 조절하면 셀영역을 덮는 별도의 마스크 및 식각 공정이 필요없이 주변영역의 제2트렌치(25b)의 측벽에만 산소이온을 선택적으로 이온주입할 수 있다.As described above, by adjusting the effective tilt angle, oxygen ions may be selectively implanted into only the sidewalls of the second trench 25b of the peripheral region without the need for a separate mask and etching process covering the cell region.
상기한 산소이온의 이온주입공정을 통해 주변영역의 제2트렌치(25b) 측벽은 산소가 풍부한 실리콘층(Oxygen rich Si layer, 26)이 되므로 후속 측벽산화공정시 산화속도가 증가하여 두꺼운 산화막이 형성된다.As the sidewalls of the second trench 25b in the peripheral region become oxygen rich Si layers 26 through the ion implantation process of the oxygen ions, the oxidation rate increases during the subsequent sidewall oxidation process to form a thick oxide film. do.
한편, 도면부호 S셀은 셀영역에 형성된 제1트렌치(25a)의 공간폭이다.In addition, reference numeral S cell denotes a space width of the first trench 25a formed in the cell region.
즉, 도 4c에 도시된 바와 같이, 마스크(24)를 제거한 후 측벽산화 공정을 진행하여 제1트렌치(25a)의 바닥 및 측벽을 덮는 제1측벽산화막(27a)과 제2트렌치(25b)의 바닥 및 측벽을 덮는 제2측벽산화막(27b)을 형성한다. That is, as shown in FIG. 4C, after the mask 24 is removed, the sidewall oxidation process is performed to cover the bottom and sidewalls of the first trench 25a and the second trench 25b. A second side wall oxide film 27b covering the bottom and sidewalls is formed.
이때, 제1트렌치(25a)에 형성되는 제1측벽산화막(27a)과 제2트렌치(25b)에 형성되는 제2측벽산화막(27b)은 동일한 산화조건에서 측벽산화공정을 진행하지만 그 두께가 다르다. At this time, the first sidewall oxide film 27a formed in the first trench 25a and the second sidewall oxide film 27b formed in the second trench 25b undergo sidewall oxidation under the same oxidation conditions, but have different thicknesses. .
제1측벽산화막(27a)은 제1트렌치(25a)의 바닥에서의 바닥두께(d2) 및 측벽에서의 측벽두께(d1)가 동일하고, 제2측벽산화막(27b)은 제2트렌치(25b)의 바닥에서의 바닥두께(d22) 및 측벽에서의 측벽두께(d11)가 서로 다르다.The first sidewall oxide layer 27a has the same bottom thickness d 2 at the bottom of the first trench 25a and the sidewall thickness d 1 at the sidewall, and the second sidewall oxide layer 27b has the second trench ( The bottom thickness d 22 at the bottom of 25b) and the side wall thickness d 11 at the side wall are different from each other.
예컨대, 산소이온주입이 진행된 제2트렌치(25b)의 측벽에서는 산화속도가 바닥에 비해 빠르게 진행되기 때문에 제2측벽산화막(27b)의 측벽두께(d11)가 바닥두께(d22)에 비해 더 두껍다. 바람직하게는 20Å 정도 더 두껍다.For example, the sidewall thickness d 11 of the second sidewall oxide layer 27b is higher than that of the bottom thickness d 22 because the oxidation rate proceeds faster than the bottom in the sidewall of the second trench 25b in which the oxygen ion implantation is performed. thick. Preferably about 20 mm thicker.
그리고, 제1측벽산화막(27a)의 바닥두께(d2)와 측벽두께(d1)는 동일하고, 제2측벽산화막(27b)의 바닥두께(d22)는 측벽두께(d11)보다 얇지만 셀영역에 형성된 제1측벽산화막(27a)의 바닥두께(d2) 및 측벽두께(d1)와 동일하다. 즉, 산소이온주입이 진행된 제2측벽산화막(27b)의 측벽두께(d11)가 다른 측벽산화막 두께보다 더 두껍다. 이는 산소이온주입을 통해 측벽산화공정시 제2트렌치(25b)의 측벽에서 산화속도가 더 빠르기 때문이다.The bottom thickness d 2 and the side wall thickness d 1 of the first side wall oxide film 27a are the same, and the bottom thickness d 22 of the second side wall oxide film 27 b is thinner than the side wall thickness d 11 . It is equal to the bottom thickness d 2 and the side wall thickness d 1 of the first side wall oxide film 27a formed in the cell region. That is, the sidewall thickness d 11 of the second sidewall oxide film 27b through which oxygen ion implantation has proceeded is thicker than the other sidewall oxide film thickness. This is because the oxidation rate is faster at the sidewall of the second trench 25b during the sidewall oxidation process through oxygen ion implantation.
이렇게 제2트렌치(25b)의 측벽에서 더 두껍게 형성된 주변영역의 제2측벽산화막(27b)은 HEIP 현상을 억제할 수 있다.As such, the second sidewall oxide layer 27b in the peripheral region formed thicker on the sidewall of the second trench 25b may suppress the HEIP phenomenon.
그리고, 산소 이온주입 및 측벽산화공정을 통해 형성되는 제2측벽산화막(27b)이 제2트렌치(25b) 표면으로부터 반도체 기판(21)의 내부쪽으로 일정 두께로 형성되기 때문에 최초 정의된 제2트렌치(25b)의 폭이 좁아지는 것이 방지되고, 이로써 후속 제2트렌치(25b)를 매립하는 절연막의 매립불량이 발생되지 않는다.In addition, since the second sidewall oxide film 27b formed through the oxygen ion implantation and sidewall oxidation processes is formed to have a predetermined thickness from the surface of the second trench 25b toward the inside of the semiconductor substrate 21, the second trench (the first defined trench ( Narrowing of the width of 25b) is prevented, whereby a poor filling of the insulating film filling the subsequent second trench 25b does not occur.
도 4d에 도시된 바와 같이, 제1,2측벽산화막(27a, 27b)을 포함한 반도체 기판(21)의 전면에 셀영역의 리프레시특성 개선을 위한 라이너질화막(28)을 증착한 후, 라이너질화막(28) 상에 후속 절연막 증착시 라이너질화막(28)이 식각되거나 산화되는 것을 방지하기 위해 라이너산화막(29)을 증착한다.As shown in FIG. 4D, after depositing the liner nitride film 28 for improving the refresh characteristics of the cell region on the entire surface of the semiconductor substrate 21 including the first and second side wall oxide films 27a and 27b, the liner nitride film ( A liner oxide layer 29 is deposited to prevent the liner nitride layer 28 from being etched or oxidized upon subsequent insulating layer deposition on 28.
다음으로, 라이너산화막(29) 상에 제1,2트렌치(25a, 25b)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 30)을 증착한다. 이때, 고밀도플라즈마산화막(30)은 고유 특성상 스퍼터식각(Sputter)과 증착(deposition)이 반복적으로 이루어지면서 증착하는 것으로, 라이너산화막(29)이 위치하기 때문에 고밀도플라즈마산화막(30) 증착시에 라이너질화막(28)이 손상받는 것을 억제할 수 있다.Next, an insulating film, for example, High Density Plasma Oxide 30, is deposited on the liner oxide film 29 at a thickness sufficiently filling the first and second trenches 25a and 25b. At this time, the high-density plasma oxide film 30 is deposited by sputter etching and deposition repeatedly due to its inherent characteristics. Since the liner oxide film 29 is positioned, the high-density plasma oxide film 30 is a liner nitride film during the deposition (28) can be suppressed from being damaged.
다음으로, 고밀도플라즈마산화막(30)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. Next, the high density plasma oxide film 30 is subjected to chemical mechanical polishing (CMP) until the surface of the pad nitride film 23 is exposed.
후속 공정으로, 도 4e에 도시된 바와 같이, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(22)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.In a subsequent process, as shown in FIG. 4E, a cleaning process using a phosphate solution (H 3 PO 4 ) is performed to remove the pad nitride film 23, and HF or a substrate is removed to remove the remaining pad oxide film 22. Proceed with the cleaning process using BOE solution.
이에 따라, 제1,2트렌치(25a, 25b) 내에 고밀도플라즈마산화막(30)이 매립되어 제1소자분리막(201) 및 제2소자분리막(202)이 완성된다. 이때, 제1소자분리막(201) 및 제2소자분리막(202)에 의해 PMOS 소자가 형성될 활성영역(202)이 정의된다.Accordingly, the high density plasma oxide film 30 is embedded in the first and second trenches 25a and 25b to complete the first device isolation film 201 and the second device isolation film 202. In this case, the active region 202 in which the PMOS device is to be formed is defined by the first device isolation layer 201 and the second device isolation layer 202.
상술한 실시예에 따르면, 주변영역에만 틸트각을 주고 산소이온주입을 진행하여 후속 측벽산화공정시 주변영역의 측벽산화막 두께를 셀영역에 대비하여 증가시키므로써 셀영역의 리프레시타임이나 트렌치 갭필을 양호하게 진행하면서 주변영역에서의 HEIP 현상을 방지할 수 있다. 즉, 주변영역의 소자분리막(202)은 두꺼운 제2측벽산화막(27b)을 포함하므로 전자의 트랩이 억제되고, 이는 누설전류의 경로를 제거하게 된다.According to the above-described embodiment, a refresh angle or a trench gap fill of the cell region can be improved by giving a tilt angle to only the peripheral region and injecting oxygen ions to increase the thickness of the sidewall oxide layer of the peripheral region in comparison to the cell region in the subsequent sidewall oxidation process. It can prevent the HEIP phenomenon in the surrounding area. That is, since the device isolation film 202 in the peripheral region includes the thick second side wall oxide film 27b, the trap of electrons is suppressed, which eliminates the path of leakage current.
도 5a 및 5b는 PMOS 소자의 HEIP 현상에 따른 누설전류특성을 비교한 도면이다.5A and 5B are diagrams comparing leakage current characteristics according to the HEIP phenomenon of a PMOS device.
도 5a 및 도 5b를 참조하면, 측벽산화막 두께가 80Å 두께로 형성된 경우 오프누설전류가 증가하고, 측벽산화막 두께가 100Å 두께로 형성된 경우 오프누설전류가 감소함을 알 수 있다.Referring to FIGS. 5A and 5B, it can be seen that the off-leakage current increases when the sidewall oxide film is formed to a thickness of 80 mA, and the off-leakage current decreases when the sidewall oxide film is formed to be 100 μm.
도 6은 본 발명의 실시예에 따른 HEIP 개선 효과를 보여주는 도면으로서, 가로축은 오프누설전류량 변화[Ioff(st)/Ioff(0)_rev]를 나타내고, 세로축은 누적률[C.P(%)]을 나타낸다. 여기서, 오프누설전류량 변화는 스트레스 인가전의 오프누설전류[(Ioff(0)_rev] 대비 스트레스인가후 오프누설전류[Ioff(st)]의 변화량을 나타낸다.FIG. 6 is a diagram illustrating an HEIP improvement effect according to an exemplary embodiment of the present invention, in which the horizontal axis represents an off leakage current change [I off (st) / I off (0) _rev], and the vertical axis represents a cumulative rate [CP (%)]. ]. Here, the change in the off-leakage current amount represents the change amount of the off -leakage current I off (st) after application of stress compared to the off-leakage current [(I off (0) _rev] before application of stress).
도 6을 참조하면, 측벽산화막을 100Å두께로 형성한 경우가 80Å두께로 형성한 경우에 비해 오프누설전류량이 20배 이상 감소함을 알 수 있다.Referring to FIG. 6, it can be seen that the amount of off-leakage current is reduced by 20 times or more when the sidewall oxide film is formed to a thickness of 100 mA.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 주변영역의 트렌치에 형성되는 측벽산화막의 측벽두께를 선택적으로 증가시키므로써 셀영역의 리프레시 타임저하나 트렌치 갭필의 어려움없이 PMOS 소자의 HEIP 현상을 개선시키므로써 신뢰성테스트시의 대기전류증가를 방지할 수 있는 효과가 있다. According to the present invention, the sidewall thickness of the sidewall oxide film formed in the trench of the peripheral region is selectively increased, thereby reducing the refresh time of the cell region and improving the HEIP phenomenon of the PMOS device without difficulty of trench gap fill. There is an effect that can prevent the increase.
도 1은 종래 기술에 따른 반도체 소자의 STI 구조의 소자분리막을 도시한 도면,1 is a view illustrating a device isolation film having an STI structure of a semiconductor device according to the prior art;
도 2는 PMOS 소자의 소자분리막 주변에서의 누설전류 경로를 나타낸 도면,2 is a diagram showing a leakage current path around a device isolation film of a PMOS device;
도 3은 본 발명의 실시예에 따른 반도체소자의 소자분리막 구조를 도시한 도면,3 is a view illustrating a device isolation film structure of a semiconductor device according to an embodiment of the present invention;
도 4a 내지 도 4e는 도 3에 도시된 소자분리막의 제조 방법을 도시한 공정 단면도,4A to 4E are cross-sectional views illustrating a method of manufacturing the device isolation film shown in FIG. 3;
도 5a 및 5b는 PMOS 소자의 HEIP 현상에 따른 누설전류특성을 비교한 도면,5a and 5b is a view comparing the leakage current characteristics according to the HEIP phenomenon of the PMOS device,
도 6은 본 발명의 실시예에 따른 HEIP 개선 효과를 보여주는 도면.6 is a view showing an HEIP improvement effect according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 패드산화막21 semiconductor substrate 22 pad oxide film
23 : 패드질화막 25a : 제1트렌치23: pad nitride film 25a: first trench
25b : 제2트렌치 26 : 산소부화실리콘층25b: second trench 26: oxygen enriched silicon layer
27a : 제1측벽산화막 27b : 제2측벽산화막 27a: first sidewall oxide film 27b: second sidewall oxide film
28 : 라이너질화막 29 : 라이너산화막28: liner nitride film 29: liner oxide film
30 : 고밀도플라즈마산화막 30: high density plasma oxide film
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |