KR20050101857A - Stacked via chain test pattern group of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 적층 비아 체인 테스트 패턴 그룹에 관한 것으로, 제 1 패드가 구비된 제 1 패드 비아 체인과, 제 2 패드가 구비된 제 2 패드 비아 체인과, 제 1 패드 비아 체인이 일 단부에 연결되고, 제 2 패드 비아 체인이 다른 단부에 구비된 하부 비아 체인과, 하부 비아 체인과 전기적으로 분리되며, 제 3 패드가 일 단부에 구비되고 제 4 패드가 다른 단부에 구비된 상부 비아 체인과, 제 1 패드 비아 체인, 제 2 패드 비아 체인, 하부 비아 체인 및 상부 비아 체인을 기본 구성으로 테스트 패턴 영역에 복수개 형성된 단위 테스트 패턴들을 포함하여 이루어진다. 본 발명은 단위 테스트 패턴들 각각은 제 1 패드 비아 체인, 제 2 패드 비아 체인, 하부 비아 체인 및 상부 비아 체인 각각의 구성 요소인 비아의 적층 수를 다르게 하여 구성적 차이를 갖게하여, 다중 금속배선의 적층 비아 체인에 대한 저항을 금속배선의 레벨에 따라 단계별로 측정할 수 있고, 제한된 영역에 많은 양의 정보를 얻을 수 있다. The present invention relates to a stacked via chain test pattern group of a semiconductor device, wherein a first pad via chain with a first pad, a second pad via chain with a second pad, and a first pad via chain are formed at one end thereof. A lower via chain having a second pad via chain at the other end and electrically separated from the lower via chain, the upper via chain having a third pad at one end and a fourth pad at the other end; And a plurality of unit test patterns formed in the test pattern area based on the first pad via chain, the second pad via chain, the lower via chain, and the upper via chain. According to the present invention, each of the unit test patterns has a structural difference by varying the number of stacked vias of the first pad via chain, the second pad via chain, the lower via chain, and the upper via chain. The resistance to stacked via chains can be measured step by step according to the level of metallization, and a large amount of information can be obtained in a limited area.
Description
본 발명은 반도체 소자의 적층 비아 체인 테스트 패턴 그룹에 관한 것으로, 특히 다중 금속배선의 적층 비아 체인에 대한 저항을 금속배선의 레벨에 따라 단계별로 측정할 수 있는 반도체 소자의 적층 비아 체인 테스트 패턴 그룹에 관한 것이다. The present invention relates to a stacked via chain test pattern group of a semiconductor device. In particular, the present invention relates to a stacked via chain test pattern group of a semiconductor device capable of measuring the resistance of the stacked via chain of multiple metal wirings step by step according to the level of the metal wiring. It is about.
반도체 소자가 130nm 이하의 테크놀러지로 고집적화 및 소형화되어 감에 따라 금속배선의 수가 증가하고 디자인 룰(design rule)이 감소하면서 많은 제작 비용이 소모된다. 금속배선의 불량률을 최소화하고 금속배선의 전기적 특성을 향상시켜 제작 비용 절감과 함께 소자의 신뢰성을 향상시키기 위하여, 금속배선의 전기적 특성을 분석할 수 있는 테스트 패턴이 필요하다. 반도체 소자의 고집적화에 따라 금속배선은 다중 구조가 적용되고 있으며, 다중 금속배선의 적층 비아 체인에 대한 저항을 측정하기 위해 기존에는 금속배선 공정을 완료한 후에 실시하였는데, 이는 적층 비아 체인 전체에 대한 저항만을 측정할 수 있을 뿐 어떤 금속배선의 레벨에서 저항이 증가되었는지를 알 수 없어 정확한 정보를 얻을 수 없는 단점이 있었다. 따라서 다중 금속배선의 적층 비아 체인에 대한 저항을 금속배선의 레벨에 따라 단계별로 모두 측정하여 다양한 정보를 금속배선 공정에 적용할 수 있도록 하고, 디자인 룰 감소에 따라 제한된 영역에 많은 양의 정보를 얻을 수 있는 테스트 패턴의 디자인 개발이 필요한 실정이다. As semiconductor devices are highly integrated and miniaturized with technology of 130 nm or less, the number of metallizations increases and design rules are reduced, resulting in high manufacturing costs. In order to minimize the defect rate of the metal wiring, improve the electrical properties of the metal wiring to reduce the manufacturing cost and improve the reliability of the device, a test pattern for analyzing the electrical properties of the metal wiring is needed. Due to the high integration of semiconductor devices, multiple structures have been applied to the metal wiring, and in order to measure the resistance of the stacked via chains of the multiple metal wirings, conventionally, the metal wiring process was completed after the completion of the metal wiring process. Only the measurement was possible, but it was not possible to obtain accurate information because it was impossible to know at what level of resistance the metal wiring was increased. Therefore, the resistance of the stacked via chain of multiple metal wirings can be measured step by step according to the level of metal wiring, so that various information can be applied to the metal wiring process, and a large amount of information can be obtained in a limited area according to the reduction of design rule. There is a need for design development of test patterns.
따라서, 본 발명은 다중 금속배선의 적층 비아 체인에 대한 저항을 금속배선의 레벨에 따라 단계별로 측정할 수 있고, 제한된 영역에 많은 양의 정보를 얻을 수 있는 반도체 소자의 적층 비아 체인 테스트 패턴 그룹을 제공함에 그 목적이 있다. Therefore, the present invention can measure the resistance of the stacked via chain of multiple metal wirings step by step according to the level of the metal wiring, and a stacked via chain test pattern group of a semiconductor device capable of obtaining a large amount of information in a limited area. The purpose is to provide.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 테스트 패턴 그룹은 제 1 패드가 구비된 제 1 패드 비아 체인; 제 2 패드가 구비된 제 2 패드 비아 체인; 상기 제 1 패드 비아 체인이 일 단부에 연결되고, 상기 제 2 패드 비아 체인이 다른 단부에 구비된 하부 비아 체인; 상기 하부 비아 체인과 전기적으로 분리되며, 제 3 패드가 일 단부에 구비되고 제 4 패드가 다른 단부에 구비된 상부 비아 체인; 및 상기 제 1 패드 비아 체인, 상기 제 2 패드 비아 체인, 상기 하부 비아 체인과 상기 상부 비아 체인을 기본 구성으로 테스트 패턴 영역에 복수개 형성된 단위 테스트 패턴들을 포함한다.According to an aspect of the present disclosure, a test pattern group of a semiconductor device includes: a first pad via chain including a first pad; A second pad via chain having a second pad; A lower via chain having the first pad via chain connected to one end and the second pad via chain provided at the other end; An upper via chain electrically separated from the lower via chain, the upper via chain having a third pad at one end and a fourth pad at the other end; And a plurality of unit test patterns formed in a test pattern area based on the first pad via chain, the second pad via chain, the lower via chain, and the upper via chain.
상기에서, 상기 단위 테스트 패턴들 각각은 상기 제 1 패드 비아 체인, 상기 제 2 패드 비아 체인, 상기 하부 비아 체인 및 상기 상부 비아 체인 각각의 구성 요소인 비아의 적층 수를 다르게 하여 구성적 차이를 갖는다.Each of the unit test patterns may have a configuration difference by varying the number of stacked vias of each of the first pad via chain, the second pad via chain, the lower via chain, and the upper via chain. .
상기 단위 테스트 패턴들 각각은, 상기 하부 비아 체인이 제 1 비아로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이루고, 상기 하부 비아 체인에 제 m 비아까지 형성되었다면 상기 제 1 및 제 2 패드 비아 체인 각각이 제 m+1 비아로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이루고, 상기 하부 비아 체인에 제 m 비아까지 형성되었다면 상기 상부 비아 체인이 제 m+2 비아로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이루는 규칙에 따라 다른 구성으로 갖거나, 상기 하부 비아 체인이 제 1 비아로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이루고, 상기 하부 비아 체인에 제 m 비아까지 형성되었다면 상기 제 1 및 제 2 패드 비아 체인 각각이 제 m+1 비아로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이루고, 상기 하부 비아 체인에 제 m 비아까지 형성되었다면 상기 상부 비아 체인이 제 m+1 비아로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이루는 규칙에 따라 다른 구성으로 갖는다.Each of the unit test patterns may include the first and second pad vias if the lower via chain is increased in steps from the first via to the number of metal wirings to form a stacked via structure, and the m via is formed up to the m via in the lower via chain. Each chain is increased in steps by the number of metal wirings from the m + 1 via to form a stacked via structure, and if the upper via chain is formed from the m + 2 via to the number of metal wirings, if it is formed up to the m via The lower via chain is increased in steps by the number of metal wirings from the first via to form a laminated via structure according to a rule of forming a laminated via structure by increasing the number of layers. Each of the first and second pad via chains in steps from the m + 1 via If the stacked via structure is formed and the lower via chain is formed up to the m th via, the upper via chain is increased in steps by the number of metal wirings from the m + 1 via to form a laminated via structure according to a rule of forming a laminated via structure.
상기 제 1 및 제 2 패드 비아 체인은 전기적 배선 역할을 한다. The first and second pad via chains serve as electrical wiring.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상의 동일 부호는 동일 요소를 지칭한다. On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. Like reference numerals in the drawings refer to like elements.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자의 적층 비아 체인 테스트 패턴 그룹의 구성도이고, 도 2는 도 1의 단위 테스트 패턴들 중 제 2 단위 테스트 패턴을 상세하게 도시한 단면도이다. 본 발명의 적층 비아 체인 테스트 패턴 그룹은 디램(DRAM) 제품이나 로직(logic) 제품과 같은 특정 반도체 소자에 한정하지 않고 다중 금속배선이 적용되는 모든 반도체 소자에 적용 가능하다. 또한, 본 발명의 적층 비아 체인 테스트 패턴 그룹은 제품으로 제공될 주 영역에서 금속배선 공정 공정과 동일한 제조 공정으로 스크라이브 라인이나 제품이 형성되지 않는 부분의 테스트 패턴 영역에 형성된다. 따라서 제품으로 제공될 주 영역과 분석을 위한 테스트 패턴 영역으로 정의하고, 이들 두 영역을 동시에 설명해야 하지만 어느 특정 반도체 소자에 한정되지 않기 때문에 테스트 패턴 영역만을 도시한 도면을 참조하여 설명하기로 한다. 한편, 테스트 패턴 그룹은 반도체 소자의 금속배선 공정과 동일한 공정으로 별도의 테스트 웨이퍼에 형성할 수 있다. FIG. 1 is a block diagram illustrating a stacked via chain test pattern group of a semiconductor device according to a first exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view illustrating a second unit test pattern in detail among the unit test patterns of FIG. 1. The stacked via chain test pattern group of the present invention is applicable not only to a specific semiconductor device such as a DRAM product or a logic product, but also to all semiconductor devices to which multiple metal wirings are applied. In addition, the laminated via chain test pattern group of the present invention is formed in a test pattern region of a portion where a scribe line or a product is not formed in the same manufacturing process as the metallization process process in the main region to be provided as a product. Therefore, the main area to be provided as a product and the test pattern area for analysis are defined, and these two areas should be described at the same time. The test pattern group may be formed on a separate test wafer in the same process as the metallization process of the semiconductor device.
도 1 및 도 2를 참조하면, 금속배선 형성 전까지의 공정이 완료된 기판이 제공되고, 다중 금속배선 공정으로 스크라이브 라인이나 제품이 형성되지 않는 부분의 테스트 패턴 영역에 적층 비아 체인 테스트 패턴 그룹이 형성된다. 적층 비아 체인 테스트 패턴 그룹은, 제 1 패드(13-1)가 구비된 제 1 패드 비아 체인(150-1)과, 제 2 패드(13-2)가 구비된 제 2 패드 비아 체인(150-2)과, 제 1 패드 비아 체인(150-1)이 일 단부에 연결되고 제 2 패드 비아 체인(150-2)이 다른 단부에 연결된 하부 비아 체인(100)과, 하부 비아 체인(100)과 전기적으로 분리되며 제 3 패드(13-3)가 일 단부에 구비되고 제 4 패드(13-4)가 다른 단부에 구비된 상부 비아 체인(200)과, 하부 비아 체인(100)과 상부 비아 체인(200)을 기본 구성으로 테스트 패턴 영역에 복수개 형성된 단위 테스트 패턴들(210-1 ~ 210-n)로 이루어진다.Referring to FIGS. 1 and 2, a substrate in which a process until the formation of a metal line is completed is provided, and a stacked via chain test pattern group is formed in a test pattern area of a portion where a scribe line or a product is not formed by a multiple metal line process. . The stacked via chain test pattern group includes a first pad via chain 150-1 having a first pad 13-1 and a second pad via chain 150-having a second pad 13-2. 2), a lower via chain 100 having a first pad via chain 150-1 connected to one end and a second pad via chain 150-2 connected to the other end, a lower via chain 100 The upper via chain 200 and the lower via chain 100 and the upper via chain, which are electrically separated and have a third pad 13-3 at one end and a fourth pad 13-4 at the other end. The unit test patterns 210-1 to 210-n formed in a plurality of test patterns in the test configuration area 200 as a basic configuration.
다수의 단위 테스트 패턴(210-1 ~ 210-n) 각각은 제 1 패드 비아 체인(150-1), 제 2 패드 비아 체인(150-2), 하부 비아 체인(100) 및 상부 비아 체인(200)을 기본 구성으로 하지만, 제 1 패드 비아 체인(150-1), 제 2 패드 비아 체인(150-2), 하부 비아 체인(100) 및 상부 비아 체인(200) 각각의 구성 요소인 비아의 적층 수를 다르게 형성하여 차이를 두므로, 다중 금속배선의 적층 비아 체인에 대한 저항을 금속배선의 레벨에 따라 단계별로 측정할 수 있게 한다. 이러한 제 1 패드 비아 체인(150-1), 제 2 패드 비아 체인(150-2), 하부 비아 체인(100) 및 상부 비아 체인(200)을 제 2 단위 테스트 패턴(210-2)을 상세하게 도시한 도 2를 참조하여 설명하면서 다른 단위 테스트 패턴(210-1, 210-3 ~ 210-n) 각각의 제 1 패드 비아 체인(150-1), 제 2 패드 비아 체인(150-2), 하부 비아 체인(100) 및 상부 비아 체인(200)의 구성 차이를 설명하고자 한다.Each of the plurality of unit test patterns 210-1 to 210-n may include a first pad via chain 150-1, a second pad via chain 150-2, a lower via chain 100, and an upper via chain 200. ), But a stack of vias that are components of each of the first pad via chain 150-1, the second pad via chain 150-2, the lower via chain 100, and the upper via chain 200. Since different numbers are formed to make a difference, the resistance of the stacked via chains of multiple metal wires can be measured step by step according to the level of metal wires. The first pad via chain 150-1, the second pad via chain 150-2, the lower via chain 100, and the upper via chain 200 are described in detail with the second unit test pattern 210-2. Referring to FIG. 2, the first pad via chain 150-1, the second pad via chain 150-2 of each of the other unit test patterns 210-1, 210-3 to 210-n, The configuration difference between the lower via chain 100 and the upper via chain 200 will be described.
도 2를 참조하면, 제 2 단위 테스트 패턴(210-2)은 제 1 패드 비아 체인(150-1), 제 2 패드 비아 체인(150-2), 제 1 패드 비아 체인(150-1)이 일 단부에 연결되고 제 2 패드 비아 체인(150-2)이 다른 단부에 연결된 하부 비아 체인(100)과, 하부 비아 체인(100)과 전기적으로 분리되며 제 3 패드(13-3)가 일 단부에 구비되고 제 4 패드(13-4)가 다른 단부에 구비된 상부 비아 체인(200)으로 이루어진다.Referring to FIG. 2, the second unit test pattern 210-2 may include the first pad via chain 150-1, the second pad via chain 150-2, and the first pad via chain 150-1. The lower via chain 100 connected to one end and the second pad via chain 150-2 connected to the other end, and electrically separated from the lower via chain 100, and the third pad 13-3 being one end The upper via chain 200 is provided on the fourth pad (13-4) is provided at the other end.
상기에서, 하부 비아 체인(100)은 다수의 고립 패턴으로 형성된 제 1 금속배선들(11-1), 제 1 금속배선들(11-1) 각각의 상부에 2개씩 형성된 제 1 비아들(12-1), 제 1 비아들(12-1) 각각의 상부에 1개씩 고립 패턴으로 형성된 다수의 제 2 금속배선들(11-2), 제 2 금속배선들(11-2) 각각의 상부에 1개씩 형성된 제 2 비아들(12-2), 제 1 및 제 2 금속배선들(11-1 및 11-2)과 제 1 및 제 2 비아들(12-1 및 12-2)이 펄스 형태의 전기적 라인을 이루도록 제 2 비아들(12-2)의 상부에 고립 패턴으로 형성된 다수의 제 3 금속배선들(11-3)로 구성된다. 여기서, 비아의 개수를 1개씩 아니면 2개씩으로 표현하였으나, 이는 설명의 편의를 위한 것이고, 실제 소자에서는 하나의 하부 금속배선과 하나의 상부 금속배선을 연결시키기 위해 비아를 적어도 하나 이상 형성하는데, 이에 따라 1개씩이란 의미는 하나의 하부 금속배선에 하나의 상부 금속배선을 연결하는 것이고, 2개씩이란 의미는 하나의 하부 금속배선에 두개의 상부 금속배선을 연결하는 것이다. In the above description, the lower via chain 100 includes two first vias 11-1 formed on a plurality of isolation patterns and two first vias 12 formed on top of each of the first metal wires 11-1. -1, a plurality of second metal wires 11-2 and a plurality of second metal wires 11-2 formed in an isolated pattern, one on each of the first vias 12-1, respectively. The second vias 12-2, the first and second metal wires 11-1 and 11-2 and the first and second vias 12-1 and 12-2, which are formed one by one, are pulsed. The plurality of third metal wires 11-3 are formed in an isolated pattern on the second vias 12-2 so as to form an electrical line. Here, the number of vias is expressed as one or two, but this is for convenience of description, and in the actual device, at least one via is formed to connect one lower metal wiring and one upper metal wiring. Therefore, one by one means to connect one upper metal wire to one lower metal wire, and two by one means to connect two upper metal wires to one lower metal wire.
이와 같이 구성된 하부 비아 체인(100)의 저항을 측정하기 위해서 양 단부에 연결된 제 1 패드 비아 체인(150-1)과 제 2 패드 비아 체인(150-2)을 각각 형성하는데, 이들 제 1 및 제 2 패드 비아 체인(150-1 및 150-2)은 구성이 동일하다. 즉, 제 1 및 제 2 패드 비아 체인(150-1 및 150-2) 각각은 제 3 금속배선들(11-3) 중 양쪽 외곽의 제 3 금속배선(11-3)상에 제 3 비아(12-3), 제 4 금속배선(11-4), 제 4 비아(12-4), 제 5 금속배선(11-5), ㆍㆍㆍ, 제 n 금속배선(11-n), 제 n 비아(12-n) 및 제 n+1 금속배선(11-n+1) 순으로 적층 되어 구성된다. 여기서, 제 n+1 금속배선(11-n+1)은 제 1 및 제 2 패드(13-1 및 13-2) 역할을 한다. 제 1 및 제 2 패드 비아 체인(150-1 및 150-2) 각각에 적층 되는 제 3 ~ 제 n 비아들(12-3 ~ 12-n)은 저항 측정 대상이 아니라 전기적 배선 역할을 하기 위하여, 금속배선간에 다수개 형성하여 저항을 최소화한다.In order to measure the resistance of the lower via chain 100 configured as described above, first pad via chains 150-1 and second pad via chains 150-2 connected to both ends are formed, respectively. The two pad via chains 150-1 and 150-2 are identical in configuration. That is, each of the first and second pad via chains 150-1 and 150-2 may have a third via on the third metal wire 11-3 on the outer side of the third metal wires 11-3. 12-3), fourth metal wiring 11-4, fourth via 12-4, fifth metal wiring 11-5, ... nth metal wiring 11-n, nth The via 12-n and the n + 1 th metal wiring 11-n + 1 are stacked in this order. Here, the n + 1 th metal wiring 11-n + 1 serves as the first and second pads 13-1 and 13-2. The third through nth vias 12-3 through 12-n stacked on the first and second pad via chains 150-1 and 150-2, respectively, do not serve as resistance measurement objects, but serve as electrical wiring. Minimize resistance by forming a plurality of metal wires between them.
상부 비아 체인(200)은 다수의 고립 패턴으로 형성된 제 4 금속배선들(11-4), 제 4 금속배선들(11-4) 각각의 상부에 2개씩 형성된 제 4 비아들(12-4), 제 4 비아들(12-4) 각각의 상부에 1개씩 고립 패턴으로 형성된 다수의 제 5 금속배선들(11-5),ㆍㆍㆍ, 제 n 금속배선들(11-n) 각각의 상부에 1개씩 형성된 제 n 비아들(12-n), 제 4 ~ 제 n 금속배선들(11-4 ~ 11-n)과 제 4 ~ 제 n 비아들(12-4 및 12-n)이 펄스 형태의 전기적 라인을 이루도록 제 n 비아들(12-n)의 상부에 고립 패턴으로 형성된 다수의 제 n+1 금속배선들(11-n+1)로 구성된다. 여기서, 제 n+1 금속배선들(11-n+1)중 양쪽 최외곽에 형성된 제 n+1 금속배선들(11-n+1) 각각은 상부 비아 체인(200)의 저항을 측정하기 위한 제 3 및 제 4 패드(13-3 및 13-4) 역할을 한다. 여기서, 비아의 개수를 1개씩 아니면 2개씩으로 표현하였으나, 이는 설명의 편의를 위한 것이고, 실제 소자에서는 하나의 하부 금속배선과 하나의 상부 금속배선을 연결시키기 위해 비아를 적어도 하나 이상 형성하는데, 이에 따라 1개씩이란 의미는 하나의 하부 금속배선에 하나의 상부 금속배선을 연결하는 것이고, 2개씩이란 의미는 하나의 하부 금속배선에 두개의 상부 금속배선을 연결하는 것이다.The upper via chain 200 includes fourth metal wires 11-4 formed in a plurality of isolation patterns and four fourth vias 12-4 formed on top of each of the fourth metal wires 11-4. A plurality of fifth metal wires 11-5 formed in an isolated pattern, one on each of the fourth vias 12-4, and an upper part of each of the nth metal wires 11-n. The n-th vias 12-n, the fourth to n-th metal lines 11-4 to 11-n, and the fourth to n-th vias 12-4 and 12-n, which are formed one by one, are pulsed. The plurality of n + 1 metal wires 11-n + 1 are formed in an isolated pattern on the n th vias 12-n to form electrical lines. Here, each of the n + 1 metal wires 11-n + 1 formed at both outermost sides of the n + 1 metal wires 11-n + 1 is used to measure the resistance of the upper via chain 200. It serves as the third and fourth pads 13-3 and 13-4. Here, the number of vias is expressed as one or two, but this is for convenience of description, and in the actual device, at least one via is formed to connect one lower metal wiring and one upper metal wiring. Therefore, one by one means to connect one upper metal wire to one lower metal wire, and two by one means to connect two upper metal wires to one lower metal wire.
한편, 하부 비아 체인(100)과 상부 비아 체인(200)은 전기적으로 분리하기 위하여 제 3 금속배선(11-3)과 제 4 금속배선(11-4) 사이에 제 3 비아(12-3)를 형성하지 않는다. 즉 제 3 비아(12-3)는 제 1 및 제 2 패드 비아 체인(150-1 및 150-2)에만 형성시킨다.Meanwhile, the lower via chain 100 and the upper via chain 200 are separated from each other by the third via 12-3 between the third metal wiring 11-3 and the fourth metal wiring 11-4 to electrically isolate the lower via chain 100 and the upper via chain 200. Does not form. That is, the third via 12-3 is formed only in the first and second pad via chains 150-1 and 150-2.
상기에서 설명한 제 2 단위 테스트 패턴(210-2)을 기준으로 할 때, 제 1 단위 테스트 패턴(210-1)은 하부 비아 체인(100)에 제 1 비아(12-1)가 형성되고, 제 1 및 제 2 패드 비아 체인(150-1 및 150-2) 각각에 제 2 ~ 제 n 비아들(12-2 ~ 12-n)이 형성되고, 상부 비아 체인(200)에 제 3 ~ 제 n 비아들(12-3 ~ 12-n)이 형성되어 구성된다. 제 3 단위 테스트 패턴(210-3)은 하부 비아 체인(100)에 제 1 ~ 제 3 비아들(12-1 ~ 12-3)이 형성되고, 제 1 및 제 2 패드 비아 체인(150-1 및 150-2) 각각에 제 4 ~ 제 n 비아들(12-4 ~ 12-n)이 형성되고, 상부 비아 체인(200)에 제 5 ~ 제 n 비아들(12-5 ~ 12-n)이 형성되어 구성된다. 제 n 단위 테스트 패턴(210-n)은 하부 비아 체인(100)에 제 1 ~ 제 n-2 비아들(12-1 ~ 12-n-2)이 형성되고, 제 1 및 제 2 패드 비아 체인(150-1 및 150-2) 각각에 제 n-1 ~ 제 n 비아들(12-n-1 ~ 12-n)이 형성되고, 상부 비아 체인(200)에 제 n 비아(12-n)가 형성되어 구성된다.Based on the second unit test pattern 210-2 described above, the first unit test pattern 210-1 includes a first via 12-1 formed in the lower via chain 100. Second through nth vias 12-2 through 12-n are formed in the first and second pad via chains 150-1 and 150-2, respectively, and third through nth through the upper via chain 200. Vias 12-3 to 12-n are formed and configured. In the third unit test pattern 210-3, first to third vias 12-1 to 12-3 are formed on the lower via chain 100, and the first and second pad via chains 150-1 are formed. And 150-2) fourth to nth vias 12-4 to 12-n are formed in each, and fifth to nth vias 12-5 to 12-n are formed in the upper via chain 200. It is formed and configured. In the n-th unit test pattern 210-n, first to n-th vias 12-1 to 12-n-2 are formed in the lower via chain 100, and first and second pad via chains are formed. N-th through n-th vias 12-n-1 through 12-n are formed in the 150-1 and 150-2, respectively, and the n-th via 12-n in the upper via chain 200. Is formed and configured.
이러한 제 1 ~ 제 n 단위 테스트 패턴들(120-1 ~ 210-n) 각각의 제 1 및 제 2 패드 비아 체인(150-1 및 150-2), 하부 비아 체인(100) 및 상부 비아 체인(200)은 일정한 규칙에 의해 다른 구성으로 형성된다. 즉, 하부 비아 체인(100)은 제 1 비아(12-1)로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이루고, 하부 비아 체인(100)에 제 m 비아까지 형성되었다면 제 1 및 제 2 패드 비아 체인(150-1 및 150-2) 각각은 제 m+1 비아로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이루고, 하부 비아 체인(100)에 제 m 비아까지 형성되었다면 상부 비아 체인(200)은 제 m+2 비아로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이룬다(여기서, 'm'은 자연수이다). 이와 같이 구성시키므로 다중 금속배선의 적층 비아 체인에 대한 저항을 금속배선의 레벨에 따라 단계별로 측정할 수 있을 뿐만 아니라, 제한된 영역에 많은 양의 정보를 얻을 수 있다. The first and second pad via chains 150-1 and 150-2, the lower via chain 100, and the upper via chain, respectively, of the first to nth unit test patterns 120-1 to 210-n. 200 is formed in a different configuration by a certain rule. That is, the lower via chain 100 increases in steps by the number of metal wirings from the first via 12-1 to form a laminated via structure, and if the lower via chain 100 is formed up to the m th via, the first and second Each of the pad via chains 150-1 and 150-2 increases in steps by the number of metal wirings from the m + 1 via to form a stacked via structure, and the upper via chain has been formed in the lower via chain 100 up to the m th via. Reference numeral 200 is a step-by-step increase of the number of metal wirings from the m + 2 via to form a stacked via structure (where 'm' is a natural number). In this way, the resistance of the stacked via chains of the multiple metal wires can be measured step by step according to the level of the metal wires, and a large amount of information can be obtained in a limited area.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 적층 비아 체인 테스트 패턴 그룹의 구성도이고, 도 4는 도 3의 단위 테스트 패턴들 중 제 2 단위 테스트 패턴을 상세하게 도시한 단면도이다. 본 발명의 적층 비아 체인 테스트 패턴 그룹은 디램(DRAM) 제품이나 로직(logic) 제품과 같은 특정 반도체 소자에 한정하지 않고 다중 금속배선이 적용되는 모든 반도체 소자에 적용 가능하다. 또한, 본 발명의 적층 비아 체인 테스트 패턴 그룹은 제품으로 제공될 주 영역에서 금속배선 공정 공정과 동일한 제조 공정으로 스크라이브 라인이나 제품이 형성되지 않는 부분의 테스트 패턴 영역에 형성된다. 따라서 제품으로 제공될 주 영역과 분석을 위한 테스트 패턴 영역으로 정의하고, 이들 두 영역을 동시에 설명해야 하지만 어느 특정 반도체 소자에 한정되지 않기 때문에 테스트 패턴 영역만을 도시한 도면을 참조하여 설명하기로 한다. 한편, 테스트 패턴 그룹은 반도체 소자의 금속배선 공정과 동일한 공정으로 별도의 테스트 웨이퍼에 형성할 수 있다.3 is a diagram illustrating a configuration of a stacked via chain test pattern group of a semiconductor device according to a second exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional view illustrating in detail a second unit test pattern of the unit test patterns of FIG. 3. The stacked via chain test pattern group of the present invention is applicable not only to a specific semiconductor device such as a DRAM product or a logic product, but also to all semiconductor devices to which multiple metal wirings are applied. In addition, the laminated via chain test pattern group of the present invention is formed in a test pattern region of a portion where a scribe line or a product is not formed in the same manufacturing process as the metallization process process in the main region to be provided as a product. Therefore, the main area to be provided as a product and the test pattern area for analysis are defined, and these two areas should be described at the same time. However, the present invention is not limited to any particular semiconductor device, and thus only the test pattern area will be described with reference to the drawings. The test pattern group may be formed on a separate test wafer in the same process as the metallization process of the semiconductor device.
도 3 및 도 4를 참조하면, 금속배선 형성 전까지의 공정이 완료된 기판이 제공되고, 다중 금속배선 공정으로 스크라이브 라인이나 제품이 형성되지 않는 부분의 테스트 패턴 영역에 적층 비아 체인 테스트 패턴 그룹이 형성된다. 적층 비아 체인 테스트 패턴 그룹은, 제 1 패드(33-1)가 구비된 제 1 패드 비아 체인(350-1)과, 제 2 패드(33-2)가 구비된 제 2 패드 비아 체인(350-2)과, 제 1 패드 비아 체인(350-1)이 일 단부에 연결되고 제 2 패드 비아 체인(350-2)이 다른 단부에 연결된 하부 비아 체인(300)과, 하부 비아 체인(200)과 전기적으로 분리되며 제 3 패드(33-3)가 일 단부에 구비되고 제 4 패드(33-4)가 다른 단부에 구비된 상부 비아 체인(400)과, 하부 비아 체인(300)과 상부 비아 체인(400)을 기본 구성으로 테스트 패턴 영역에 복수개 형성된 단위 테스트 패턴들(430-1 ~ 430-n)로 이루어진다.Referring to FIGS. 3 and 4, a substrate on which a process before the metal wiring is formed is provided, and a stacked via chain test pattern group is formed in a test pattern region where a scribe line or a product is not formed by a multiple metal wiring process. . The stacked via chain test pattern group includes a first pad via chain 350-1 with a first pad 33-1 and a second pad via chain 350-with a second pad 33-2. 2), a lower via chain 300 having a first pad via chain 350-1 connected to one end and a second pad via chain 350-2 connected to the other end, and a lower via chain 200 The upper via chain 400 and the lower via chain 300 and the upper via chain, which are electrically separated and have a third pad 33-3 at one end and a fourth pad 33-4 at the other end. The unit test patterns 430-1 to 430-n formed in the test pattern area in the basic configuration of the reference numeral 400 are provided.
다수의 단위 테스트 패턴(430-1 ~ 430-n) 각각은 제 1 패드 비아 체인(350-1), 제 2 패드 비아 체인(350-2), 하부 비아 체인(300) 및 상부 비아 체인(400)을 기본 구성으로 하지만, 제 1 패드 비아 체인(350-1), 제 2 패드 비아 체인(350-2), 하부 비아 체인(300) 및 상부 비아 체인(400) 각각의 구성 요소인 비아의 적층 수를 다르게 형성하여 차이를 두므로, 다중 금속배선의 적층 비아 체인에 대한 저항을 금속배선의 레벨에 따라 단계별로 측정할 수 있게 한다. 이러한 제 1 패드 비아 체인(350-1), 제 2 패드 비아 체인(350-2), 하부 비아 체인(300) 및 상부 비아 체인(400)을 제 2 단위 테스트 패턴(430-2)을 상세하게 도시한 도 4를 참조하여 설명하면서 다른 단위 테스트 패턴(430-1, 430-3 ~ 430-n) 각각의 제 1 패드 비아 체인(350-1), 제 2 패드 비아 체인(350-2), 하부 비아 체인(300) 및 상부 비아 체인(400)의 구성 차이를 설명하고자 한다.Each of the plurality of unit test patterns 430-1 through 430-n includes a first pad via chain 350-1, a second pad via chain 350-2, a lower via chain 300, and an upper via chain 400. ), But a stack of vias that are components of each of the first pad via chain 350-1, the second pad via chain 350-2, the lower via chain 300, and the upper via chain 400. Since different numbers are formed to make a difference, the resistance of the stacked via chains of multiple metal wires can be measured step by step according to the level of metal wires. The first pad via chain 350-1, the second pad via chain 350-2, the lower via chain 300, and the upper via chain 400 are described in detail with the second unit test pattern 430-2. The first pad via chain 350-1, the second pad via chain 350-2 of each of the other unit test patterns 430-1, 430-3 to 430-n, as described with reference to FIG. 4, The difference in configuration between the lower via chain 300 and the upper via chain 400 will be described.
도 4를 참조하면, 제 2 단위 테스트 패턴(430-2)은 제 1 패드(33-1)가 구비된 제 1 패드 비아 체인(350-1)과, 제 2 패드(33-2)가 구비된 제 2 패드 비아 체인(350-2)과, 제 1 패드 비아 체인(350-1)이 일 단부에 연결되고 제 2 패드 비아 체인(350-2)이 다른 단부에 연결된 하부 비아 체인(300)과, 하부 비아 체인(300)과 전기적으로 분리되며 제 3 패드(33-3)가 일 단부에 구비되고 제 4 패드(33-4)가 다른 단부에 구비된 상부 비아 체인(400)으로 이루어진다.Referring to FIG. 4, the second unit test pattern 430-2 includes a first pad via chain 350-1 having a first pad 33-1 and a second pad 33-2. The second pad via chain 350-2, the first pad via chain 350-1 is connected to one end, and the second via via chain 350-2 is connected to the other end of the lower via chain 300. And an upper via chain 400 electrically separated from the lower via chain 300 and having a third pad 33-3 at one end and a fourth pad 33-4 at the other end.
상기에서, 하부 비아 체인(300)은 다수의 고립 패턴으로 형성된 제 1 금속배선들(31-1), 제 1 금속배선들(31-1) 각각의 상부에 2개씩 형성된 제 1 비아들(32-1), 제 1 비아들(32-1) 각각의 상부에 1개씩 고립 패턴으로 형성된 다수의 제 2 금속배선들(31-2), 제 2 금속배선들(31-2) 각각의 상부에 1개씩 형성된 제 2 비아들(32-2), 제 1 및 제 2 금속배선들(31-1 및 31-2)과 제 1 및 제 2 비아들(32-1 및 32-2)이 펄스 형태의 전기적 라인을 이루도록 제 2 비아들(32-2)의 상부에 고립 패턴으로 형성된 다수의 제 3 금속배선들(31-3)로 구성된다. 여기서, 다수의 제 3 금속배선들(31-3) 중에 홀수 번째의 제 3 금속배선들(31-1)이 제 2 비아들(32-2)과 연결되어 하부 비아 체인(300)의 구성 요소로 적용되고, 다수의 제 3 금속배선들(31-3) 중에 짝수 번째의 제 3 금속배선들(31-3)은 홀수 번째의 제 3 금속배선들(31-3) 사이에 위치되어 하부 비아 체인(300)과 전기적으로 분리되며, 이하에 설명될 상부 비아 체인(400)의 구성 요소로 적용된다. 여기서, 비아의 개수를 1개씩 아니면 2개씩으로 표현하였으나, 이는 설명의 편의를 위한 것이고, 실제 소자에서는 하나의 하부 금속배선과 하나의 상부 금속배선을 연결시키기 위해 비아를 적어도 하나 이상 형성하는데, 이에 따라 1개씩이란 의미는 하나의 하부 금속배선에 하나의 상부 금속배선을 연결하는 것이고, 2개씩이란 의미는 하나의 하부 금속배선에 두개의 상부 금속배선을 연결하는 것이다.In the above description, the lower via chain 300 includes two first vias 32-1 formed on a plurality of isolation patterns and two first vias 32 formed on top of each of the first metal wires 31-1. -1) a plurality of second metal wires 31-2 and a plurality of second metal wires 31-2 formed in an isolated pattern, one on each of the first vias 32-1, respectively; The second vias 32-2, the first and second metal wires 31-1 and 31-2 and the first and second vias 32-1 and 32-2, which are formed one by one, form a pulse The plurality of third metal wires 31-3 are formed in an isolated pattern on the second vias 32-2 so as to form an electrical line. Here, the odd-numbered third metal wires 31-1 of the plurality of third metal wires 31-3 are connected to the second vias 32-2 to form components of the lower via chain 300. Among the plurality of third metal wires 31-3, even-numbered third metal wires 31-3 are positioned between the odd-numbered third metal wires 31-3 and lower vias. It is electrically separated from the chain 300 and applied as a component of the upper via chain 400 to be described below. Here, the number of vias is expressed as one or two, but this is for convenience of description, and in the actual device, at least one via is formed to connect one lower metal wiring and one upper metal wiring. Therefore, one by one means to connect one upper metal wire to one lower metal wire, and two by one means to connect two upper metal wires to one lower metal wire.
이와 같이 구성된 하부 비아 체인(300)의 저항을 측정하기 위해서 양 단부에 제 1 패드 비아 체인(350-1)과 제 2 패드 비아 체인(350-2)을 각각 형성하는데, 이들 제 1 및 제 2 패드 비아 체인(350-1 및 350-2)은 구성이 동일하다. 즉, 제 1 및 제 2 패드 비아 체인(350-1 및 350-2) 각각은 제 3 금속배선들(31-3) 중 양쪽 외곽의 제 3 금속배선(31-3)상에 제 3 비아(32-3), 제 4 금속배선(31-4), 제 4 비아(32-4), 제 5 금속배선(31-5), ㆍㆍㆍ, 제 n 금속배선(31-n), 제 n 비아(32-n) 및 제 n+1 금속배선(31-n+1) 순으로 적층 되어 구성된다. 여기서, 제 n+1 금속배선(31-n+1)은 제 1 및 제 2 패드(33-1 및 33-2) 역할을 한다. 제 1 및 제 2 패드 비아 체인(350-1 및 350-2) 각각에 적층 되는 제 3 ~ 제 n 비아들(32-3 ~ 32-n)은 저항 측정 대상이 아니라 전기적 배선 역할을 하기 위하여, 금속배선간에 다수개 형성하여 저항을 최소화한다.In order to measure the resistance of the lower via chain 300 configured as described above, first pad via chain 350-1 and second pad via chain 350-2 are formed at both ends, respectively. The pad via chains 350-1 and 350-2 are identical in configuration. That is, each of the first and second pad via chains 350-1 and 350-2 may have a third via on the third metal wire 31-3 on the outer side of the third metal wires 31-3. 32-3, fourth metal wiring 31-4, fourth via 32-4, fifth metal wiring 31-5, ..., n-th metal wiring 31-n, n-th The vias 32-n and the n + 1 th metal wiring 31-n + 1 are stacked in this order. Here, the n + 1 th metal wiring 31-n + 1 serves as the first and second pads 33-1 and 33-2. The third through nth vias 32-3 through 32-n stacked in the first and second pad via chains 350-1 and 350-2 are not electrically measured, but serve as electrical wiring. Minimize resistance by forming a plurality of metal wires between them.
상부 비아 체인(400)은 다수의 고립 패턴으로 형성된 제 3 금속배선들(31-3)중 짝수 번째의 제 3 금속배선들(31-3), 짝수 번째의 제 3 금속배선들(31-3) 각각의 상부에 2개씩 형성된 제 3 비아들(32-3), 제 3 비아들(32-3) 각각의 상부에 1개씩 고립 패턴으로 형성된 다수의 제 4 금속배선들(31-4),ㆍㆍㆍ, 제 n 금속배선들(31-n) 각각의 상부에 1개씩 형성된 제 n 비아들(32-n), 짝수 번째의 제 3 금속배선들(31-3) ~ 제 n 금속배선들(31-3 ~ 11-n)과 제 3 ~ 제 n 비아들(32-3 및 32-n)이 펄스 형태의 전기적 라인을 이루도록 제 n 비아들(32-n)의 상부에 고립 패턴으로 형성된 다수의 제 n+1 금속배선들(31-n+1)로 구성된다. 여기서, 제 n+1 금속배선들(31-n+1)중 양쪽 최외곽에 형성된 제 n+1 금속배선들(31-n+1) 각각은 상부 비아 체인(400)의 저항을 측정하기 위한 제 3 및 제 4 패드(33-3 및 33-4) 역할을 한다. 여기서, 비아의 개수를 1개씩 아니면 2개씩으로 표현하였으나, 이는 설명의 편의를 위한 것이고, 실제 소자에서는 하나의 하부 금속배선과 하나의 상부 금속배선을 연결시키기 위해 비아를 적어도 하나 이상 형성하는데, 이에 따라 1개씩이란 의미는 하나의 하부 금속배선에 하나의 상부 금속배선을 연결하는 것이고, 2개씩이란 의미는 하나의 하부 금속배선에 두개의 상부 금속배선을 연결하는 것이다.The upper via chain 400 is even-numbered third metal wires 31-3 and even-numbered third metal wires 31-3 of the third metal wires 31-3 formed in a plurality of isolation patterns. ) A plurality of third vias 32-3 formed on each of the tops, a plurality of fourth metal wires 31-4 formed in an isolated pattern on top of each of the third vias 32-3, ... n-th vias 32-n formed one on each of the n-th metal wires 31-n, even-numbered third metal wires 31-3 to n-th metal wires 31-3 to 11-n and the third to n-th vias 32-3 and 32-n are formed in an isolated pattern on the n-th vias 32-n so as to form a pulse-shaped electrical line. A plurality of n + 1 metal wires 31-n + 1 are formed. Here, each of the n + 1 metal wires 31-n + 1 formed at both outermost sides of the n + 1 metal wires 31-n + 1 is used to measure the resistance of the upper via chain 400. It serves as the third and fourth pads 33-3 and 33-4. Here, the number of vias is expressed as one or two, but this is for convenience of description, and in the actual device, at least one via is formed to connect one lower metal wiring and one upper metal wiring. Therefore, one by one means to connect one upper metal wire to one lower metal wire, and two by one means to connect two upper metal wires to one lower metal wire.
한편, 제 1 실시예에서는 도 2에 도시된 바와 같이 하부 비아 체인(100)과 상부 비아 체인(200)을 전기적으로 분리하기 위하여 제 3 금속배선(11-3)과 제 4 금속배선(11-4) 사이에 제 3 비아(12-3)를 형성하지 않았지만, 제 2 실시예에서는 하부 비아 체인(300)과 상부 비아 체인(400)을 전기적으로 분리하기 위하여 다수의 제 3 금속배선(31-3) 중에 홀수 번째의 제 3 금속배선들(31-3)을 하부 비아 체인(300)의 구성 요소로 적용하고 짝수 번째의 제 3 금속배선들(31-3)을 상부 비아 체인(400)의 구성 요소로 적용하므로, 제 1 ~ 제 n 단위 테스트 패턴들(430-1 ~ 430-n)에 모든 비아(32-1 ~ 32-n)가 포함되도록 구성된다.Meanwhile, in the first embodiment, as shown in FIG. 2, the third metal wiring 11-3 and the fourth metal wiring 11-11 to electrically separate the lower via chain 100 and the upper via chain 200. Although no third via 12-3 is formed between the four vias, in the second embodiment, a plurality of third metal wires 31-3 are used to electrically separate the lower via chain 300 and the upper via chain 400. 3) the odd-numbered third metal wires 31-3 are applied as components of the lower via chain 300, and the even-numbered third metal wires 31-3 are applied to the upper via chain 400. Since it is applied as a component, it is configured such that all vias 32-1 to 32-n are included in the first to nth unit test patterns 430-1 to 430-n.
상기에서 설명한 제 2 단위 테스트 패턴(430-2)을 기준으로 할 때, 제 1 단위 테스트 패턴(430-1)은 하부 비아 체인(300)에 제 1 비아(32-1)가 형성되고, 제 1 및 제 2 패드 비아 체인(350-1 및 350-2) 각각에 제 2 ~ 제 n 비아들(32-2 ~ 32-n)이 형성되고, 상부 비아 체인(400)에 제 2 ~ 제 n 비아들(32-2 ~ 32-n)이 형성되어 구성된다. 제 3 단위 테스트 패턴(430-3)은 하부 비아 체인(300)에 제 1 ~ 제 3 비아들(32-1 ~ 32-3)이 형성되고, 제 1 및 제 2 패드 비아 체인(350-1 및 350-2) 각각에 제 4 ~ 제 n 비아들(32-4 ~ 32-n)이 형성되고, 상부 비아 체인(400)에 제 4 ~ 제 n 비아들(32-4 ~ 32-n)이 형성되어 구성된다. 제 n 단위 테스트 패턴(430-n)은 하부 비아 체인(300)에 제 1 ~ 제 n-1 비아들(32-1 ~ 32-n-1)이 형성되고, 제 1 및 제 2 패드 비아 체인(350-1 및 350-2) 각각에 제 n 비아들(32-n)이 형성되고, 상부 비아 체인(400)에 제 n 비아(32-n)가 형성되어 구성된다.Based on the second unit test pattern 430-2 described above, the first unit test pattern 430-1 is formed with a first via 32-1 in the lower via chain 300. Second through nth vias 32-2 through 32-n are formed in the first and second pad via chains 350-1 and 350-2, and second through nth through the upper via chain 400. Vias 32-2 to 32-n are formed. In the third unit test pattern 430-3, first to third vias 32-1 to 32-3 are formed on the lower via chain 300, and the first and second pad via chains 350-1 are formed. And 350-2) fourth to nth vias 32-4 to 32-n are formed in each, and fourth to nth vias 32-4 to 32-n are formed in the upper via chain 400. It is formed and configured. In the n-th unit test pattern 430-n, first to n-th vias 32-1 to 32-n-1 are formed in the lower via chain 300, and the first and second pad via chains are formed. The n th vias 32-n are formed in the 350-1 and 350-2, respectively, and the n th vias 32-n are formed in the upper via chain 400.
이러한 제 1 ~ 제 n 단위 테스트 패턴들(430-1 ~ 430-n) 각각의 제 1 및 제 2 패드 비아 체인(350-1 및 350-2), 하부 비아 체인(300) 및 상부 비아 체인(400)은 일정한 규칙에 의해 다른 구성으로 형성된다. 즉, 하부 비아 체인(300)은 제 1 비아(32-1)로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이루고, 하부 비아 체인(300)에 제 m 비아까지 형성되었다면 상부 비아 체인(400)은 제 m+1 비아로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이루고, 하부 비아 체인(300)에 제 m 비아까지 형성되었다면 상부 비아 체인(400)은 제 m+1 비아로부터 금속배선 수만큼 단계별로 증가시켜 적층 비아 구조를 이룬다(여기서, 'm'은 자연수이다). 이와 같이 구성시키므로 다중 금속배선의 적층 비아 체인에 대한 저항을 금속배선의 레벨에 따라 단계별로 측정할 수 있을 뿐만 아니라, 제한된 영역에 많은 양의 정보를 얻을 수 있다. The first and second pad via chains 350-1 and 350-2, the lower via chain 300, and the upper via chains of the first to nth unit test patterns 430-1 to 430-n, respectively. 400 is formed in a different configuration by a certain rule. That is, the lower via chain 300 increases the number of metal wirings from the first via 32-1 step by step to form a stacked via structure, and if the lower via chain 300 is formed up to the m th via, the upper via chain 400 ) Increases in steps by the number of metal lines from the m + 1 via to form a stacked via structure, and if the lower via chain 300 is formed up to the m th via, the upper via chain 400 is connected to the metal via the m + 1 via. Stepped up by a number to form a stacked via structure (where 'm' is a natural number). In this way, the resistance of the stacked via chains of the multiple metal wires can be measured step by step according to the level of the metal wires, and a large amount of information can be obtained in a limited area.
상술한 바와 같이, 본 발명은 반도체 소자의 다중 금속배선 공정과 동일한 공정으로 스크라이브 영역과 같은 소자 구성 요소가 형성되지 않는 공간이나 별도의 테스트 웨이퍼에 다양한 단위 테스트 패턴들로 이루어진 적층 비아 체인 테스트 패턴 그룹을 형성하므로, 다중 금속배선의 적층 비아 체인에 대한 저항을 금속배선의 레벨에 따라 단계별로 측정할 수 있고, 제한된 영역에 많은 양의 정보를 얻을 수 있어, 이러한 정보를 실제 반도체 소자의 금속배선 공정에 적용하여 금속배선의 신뢰성을 향상시키고, 불량률을 줄여 비용을 절감할 수 있다.As described above, the present invention is a stacked via chain test pattern group consisting of various unit test patterns in a separate test wafer or a space where device components such as a scribe area are not formed in the same process as a multi-metal wiring process of a semiconductor device. As a result, the resistance of the stacked via chains of the multi-metal wires can be measured step by step according to the level of the metal wires, and a large amount of information can be obtained in a limited area. It can improve the reliability of metal wiring and reduce cost by reducing the defect rate.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자의 적층 비아 체인 테스트 패턴 그룹의 구성도;1 is a configuration diagram of a stacked via chain test pattern group of a semiconductor device according to a first exemplary embodiment of the present invention;
도 2는 도 1의 단위 테스트 패턴들 중 제 2 단위 테스트 패턴을 상세하게 도시한 단면도;FIG. 2 is a cross-sectional view illustrating in detail a second unit test pattern of the unit test patterns of FIG. 1; FIG.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 적층 비아 체인 테스트 패턴 그룹의 구성도; 및3 is a configuration diagram of a stacked via chain test pattern group of a semiconductor device according to a second exemplary embodiment of the present invention; And
도 4는 도 3의 단위 테스트 패턴들 중 제 2 단위 테스트 패턴을 상세하게 도시한 단면도이다.4 is a cross-sectional view illustrating in detail a second unit test pattern of the unit test patterns of FIG. 3.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11-1 ~ 11-n+1 및 31-1 ~ 31-n+1: 제 1 ~ 제 n+1 금속배선11-1 to 11-n + 1 and 31-1 to 31-n + 1: first to n + 1 metallizations
12-1 ~ 12-n 및 32-1 ~ 32-n: 제 1 ~ 제 n 비아12-1 to 12-n and 32-1 to 32-n: first to n th via
13-1 ~ 13-4 및 33-1 ~ 33-4: 제 1, 2, 3 및 4 패드13-1 to 13-4 and 33-1 to 33-4: first, second, third and fourth pads
100 및 300: 하부 비아 체인 200 및 400: 상부 비아 체인100 and 300: lower via chain 200 and 400: upper via chain
150-1, 150-2, 350-1 및 350-2: 제 1 및 제 2 패드 비아 체인 150-1, 150-2, 350-1 and 350-2: first and second pad via chain
210-1 ~ 210-n 및 430-1 ~ 430-n: 제 1 ~ 제 n 단위 테스트 패턴 210-1 to 210-n and 430-1 to 430-n: first to nth unit test pattern
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100649015B1 (en) * | 2004-12-30 | 2006-11-27 | 동부일렉트로닉스 주식회사 | The pattern and its forming method for metering chain resist during test pattern layout |
| KR101111444B1 (en) * | 2009-10-20 | 2012-02-24 | (주) 와이팜 | The method for manufacturing measurable via test patterns and characterization of via in multi-layered ic package |
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| US9291669B2 (en) | 2013-10-22 | 2016-03-22 | Samsung Electronics Co., Ltd. | Semiconductor device, test structure of the semiconductor device, and method of testing the semiconductor device |
-
2004
- 2004-04-20 KR KR1020040027090A patent/KR20050101857A/en not_active Application Discontinuation
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