KR20050096276A - Method for programming core parameters in synchronized semiconductor memory device - Google Patents

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Abstract

모드레지스터세트 코멘드를 사용하여 동기 반도체 메모리 장치의 동작에 관련된 코어 파라메터들을 레지스터부에 프로그램하는 방법이 개시된다. 그러한 프로그램 방법은, 어드레스 신호의 제1 어드레스 필드를 공통적으로 할당하여 서로 다른 타이밍을 갖는 코어 파라메터들 중의 적어도 하나가 선택되도록 하는 파라메터 선택필드 코드로서 정의하여 두고, 모드레지스터세트 모드에서 상기 어드레스 신호가 인가될 경우에 상기 제1 어드레스 필드를 제1 공통 레지스터부에 저장하는 단계와; 상기 어드레스 신호의 제2 어드레스 필드를 공통적으로 할당하여 상기 코어 파라메터들에 관련된 파라메터 값들 중의 하나가 선택되도록 하는 파라메터 값 선택필드 코드로서 정의하여 두고, 상기 어드레스 신호가 인가될 경우에 상기 제2 어드레스 필드를 제2 공통 레지스터부에 저장하는 단계를 구비하여, 상기 제1,2 공통 레지스터부의 출력을 디코딩함에 의해, 선택된 코어 파라메터에 대한 파라메터 값이, 어드레스 필드의 추가적 할당 없이도, 세팅되어지도록 한다. 본 발명의 방법에 따르면, 어드레스의 추가 부담이나 버싱의 증가 부담이 없이도, 반도체 메모리 모듈의 디바이스 세팅에 대한 자유도가 폭넓게 확장되어지는 효과가 있다. A method of programming core parameters related to the operation of a synchronous semiconductor memory device to a register part using a mode register set command is disclosed. Such a programming method is defined as a parameter selection field code for assigning a first address field of an address signal in common so that at least one of the core parameters having different timings is selected, and in the mode register set mode, Storing the first address field in a first common register when applied; Defined as a parameter value selection field code for assigning a second address field of the address signal in common so that one of parameter values related to the core parameters is selected, and when the address signal is applied, the second address field. Storing the second common register section so that the parameter value for the selected core parameter can be set without further assignment of the address field by decoding the output of the first and second common register sections. According to the method of the present invention, the degree of freedom for device setting of the semiconductor memory module can be broadly expanded without additional address burden or increased busing burden.

Description

동기 반도체 메모리 장치에서의 코어 파라메터 프로그램 방법{Method for programming core parameters in synchronized semiconductor memory device} Method for programming core parameters in synchronized semiconductor memory device

본 발명은 동기 반도체 메모리 장치의 제어에 관한 것으로, 특히 동기 반도체 메모리 장치에서의 코어 파라메터 프로그램 방법에 관한 것이다.The present invention relates to the control of a synchronous semiconductor memory device, and more particularly, to a method of programming a core parameter in a synchronous semiconductor memory device.

통상적으로, 반도체 메모리 장치의 리드 및 라이트 억세스 동작을 보다 효율적 안정적으로 제어하기 위하여 다양한 코어 파라메터가 사용되어진다. 예를 들어, 클럭(Clock) 동기형 디램(이하 DRAM)에 있어서 리드(READ)명령부터 데이터 출력까지의 시간을 나타내는 CAS 레이턴시(latency)와, 마지막 라이트 데이터(write data) 부터 로우 프리차아지 코멘드(row precharge command)까지의 지연시간인 라이트 복구타임(write recovery time: 이하 tWR)이 그 것이다. 상기 카스 레이턴시와 상기 라이트 복구타임은 동기 반도체 메모리 장치의 중요한 코어 파라메터들로서 이는 본 분야에 잘 알려져 있다. 통상적으로 상기 카스 레이턴시와 라이트 복구타임의 제어는 모드레지스터세트 어드레스를 반도체 메모리 장치내의 모드레지스터에 인가하여 상태값을 세팅하는 이른 바 모드레지스터세트 프로그램을 통하여 실행된다. In general, various core parameters are used to more efficiently and stably control read and write access operations of a semiconductor memory device. For example, a CAS latency indicating the time from a READ command to a data output in a clock synchronous DRAM (hereinafter referred to as DRAM), and a low precharge command from the last write data. This is the write recovery time (tWR), which is the delay to the row precharge command. The cas latency and the write recovery time are important core parameters of a synchronous semiconductor memory device, which are well known in the art. Typically, the control of the cas latency and the write recovery time is executed through a so-called mode register set program which sets a state value by applying a mode register set address to the mode register in the semiconductor memory device.

도 1은 DDR2 SDRAM의 JEDEC 표준 MRS(mode register set)할당 테이블을 보인 것이다. 도면을 참조하면, DDR2 사양(spec)의 MRS에는 tWR과 CL이 별도로 정의되어 있음을 알 수 있다. 따라서 각각을 위해 어드레스가 3비트(bit)씩 할당되어 있다. MRS 모드에서 18비트의 어드레스가 인가될 때, 어드레스 비트 A6,A5,A4는 카스레이턴시를 프로그램하는 제어비트로서 할당되고, 어드레스 비트 A11,A10,A9는 라이트 복구타임을 프로그램하는 제어비트로서 할당된다. 예컨대, 어드레스 비트 A6,A5,A4가 각기 1,0,0의 논리상태로 인가되는 경우에 카스 레이턴시는 화살라인(130)에서 확장된 테이블에서 보여지는 바와 같이 4로서 세팅되는 것이다. Figure 1 shows the JEDEC standard mode register set (MRS) allocation table for DDR2 SDRAM. Referring to the drawings, it can be seen that tWR and CL are separately defined in the MRS of the DDR2 specification (spec). Thus, three bits are allocated for each address. When an 18-bit address is applied in the MRS mode, address bits A6, A5, and A4 are assigned as control bits for programming cascade latency, and address bits A11, A10, and A9 are assigned as control bits for programming write recovery time. . For example, when the address bits A6, A5, and A4 are applied in a logic state of 1,0,0, respectively, the cascade latency is set as 4 as shown in the extended table in the arrow line 130.

전형적(Typical)인 DDR2 코어 파라메터(core parameter)의 권고사양을 보면 tAA와 tWR은 공히 15ns 정도이다. 따라서, 상기 두 값이 비슷하므로 원칙적으로 이들을 하나의 모드레지스터세트 코드로 동시에 설정하는 것이 가능하다. 그러나, DRAM의 동작주파수가 2배정도 빨라지는 DDR3가 되면 tAA~tWR은 12ns 정도를 목표로 하나, tCKmin=1.25ns(1.6GT/s), tCKmax= 2.5ns(800MT/s)로 기본적인 CL 및 WR 값은 각기 5~10, 6종이 된다. 만약, 저 주파수(Low Freq.) 영역을 마진(margin)을 갖고 설정하여 4ns으로 설정하면 그 범위는 3~10이 되어 8종류에 달한다. 즉 MRS 용 ADD가 각각 3 bit임을 가정하면 8종이 최대여서 더 이상의 세팅 여유가 없음을 알 수 있다. 이런 상황은 클럭(clock) 주파수가 높아지면 높아질 수록 더 심하게 될 것이다. 아울러 상기 8종을 모두 설계하고 테스트(test)하는 것도 향후에는 상당한 부담으로 작용할 것으로 예상된다. Based on the typical DDR2 core parameter recommendations, tAA and tWR are all about 15ns. Therefore, since the two values are similar, it is possible in principle to set them simultaneously in one mode register set code. However, when DDR3 becomes twice as fast as DRAM, tAA ~ tWR targets about 12ns, but basic CL and WR with tCKmin = 1.25ns (1.6GT / s) and tCKmax = 2.5ns (800MT / s). The values are 5-10 and 6 species respectively. If the low frequency (Low Freq.) Area is set to margin and set to 4ns, the range is 3 to 10, reaching 8 types. That is, assuming that ADD for MRS is 3 bits each, it can be seen that there are no more setting margins because 8 types are maximum. This situation will get worse as the clock frequency gets higher. In addition, it is expected that designing and testing all eight species will be a significant burden in the future.

도 1에 따른 모드레지스터세트 회로블록을 도시한 도 2에서 보여지는 바와 같이, 종래의 모드레지스터세트의 하드웨어에서는 카스 레이턴시의 세팅을 위한 MRS 로직(2)과 카스레이턴시 엔코딩부(3)가 라이트 복구타임의 세팅을 위한 MRS 로직(4)과 라이트 복구타임 엔코딩부(5)가 별도로 나뉘어져 있다. MRS 용 ADD인 MRAi(i는 자연수)가 MRS 시에 외부로부터 공급되는 어드레스 신호들이며, 이는 각기 샘플링 펄스(SP:Sampling Pulse)에 의해 샘플링된 후 소정의 엔코딩을 통해 소정의 CL/tWR 값을 세팅하도록 되어 있다. 그 결과 CL/tWR 각각 8종류의 값이 각기 8라인으로 구성된 버싱라인을 통해 미도시된 데이터 패스 및 코어 타이밍 제어회로로 전달이 되므로, 상기한 바와 같은 여러 가지 부담이 뒤따르는 문제가 초래된다.As shown in FIG. 2 showing the mode register set circuit block according to FIG. 1, in the hardware of the conventional mode register set, the MRS logic 2 and the cascade latency encoding unit 3 for setting the cas latency can be restored. The MRS logic 4 and the write recovery time encoding section 5 for setting the time are divided separately. MRAi (i is a natural number), which is an ADD for MRS, is address signals supplied from the outside at the time of MRS, which are each sampled by a sampling pulse (SP) and set a predetermined CL / tWR value through a predetermined encoding. It is supposed to be. As a result, eight kinds of values of CL / tWR are transferred to the data path and the core timing control circuit, which are not shown, through the busing line composed of eight lines, respectively, resulting in the problem of various burdens as described above.

따라서, 바람직하기로는 아나로그 코어 파라메터(analog core parameter)를 MRS로 세팅하는 방안을 보다 개선하여, 프로그램 필드(program field)를 좀더 다양하게 제공하는 것이 향후 고집적 반도체 메모리 소자에 있어서 절실히 요망되는 실정이다. Therefore, it is desirable to further improve the method of setting the analog core parameter to MRS, and to provide a more diverse program field in the future. .

따라서, 본 발명의 목적은 상기와 같은 종래의 문제를 해결할 수 있는 동기 반도체 메모리 장치에서의 코어 파라메터 프로그램 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for programming a core parameter in a synchronous semiconductor memory device capable of solving the above-described conventional problems.

본 발명의 다른 목적은 아나로그 코어 파라메터(analog core parameter)를 MRS로 세팅하는 종래의 방법을 개선하여 프로그램 필드(program field)를 더욱 다양하게 제공할 수 있는 코어 파라메터 프로그램 방법을 제공함에 있다. Another object of the present invention is to provide a core parameter program method which can provide a variety of program fields by improving a conventional method of setting analog core parameters to MRS.

본 발명의 또 다른 목적은, 어드레스의 추가 부담이나 버싱의 증가 부담이 없이, 반도체 메모리 모듈의 디바이스 세팅에 대한 자유도를 폭넓게 확장할 수 있는 모드레지스터세트 프로그램 방법 및 모드레지스터세트 회로를 제공함에 있다. It is still another object of the present invention to provide a mode register set program method and a mode register set circuit which can broadly extend the degree of freedom for device setting of a semiconductor memory module without additional burden of address or increase of busing.

상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 예시적 구체화(embodiment)에 따라, 모드레지스터세트 코멘드를 사용하여 동기 반도체 메모리 장치의 동작에 관련된 코어 파라메터들을 레지스터부에 프로그램하는 방법은, 어드레스 신호의 제1 어드레스 필드를 공통적으로 할당하여 서로 다른 타이밍을 갖는 코어 파라메터들 중의 적어도 하나가 선택되도록 하는 파라메터 선택필드 코드로서 정의하여 두고, 모드레지스터세트 모드에서 상기 어드레스 신호가 인가될 경우에 상기 제1 어드레스 필드를 제1 공통 레지스터부에 저장하는 단계와; 상기 어드레스 신호의 제2 어드레스 필드를 공통적으로 할당하여 상기 코어 파라메터들에 관련된 파라메터 값들 중의 하나가 선택되도록 하는 파라메터 값 선택필드 코드로서 정의하여 두고, 상기 어드레스 신호가 인가될 경우에 상기 제2 어드레스 필드를 제2 공통 레지스터부에 저장하는 단계를 구비하여, 상기 제1,2 공통 레지스터부의 출력을 디코딩함에 의해, 선택된 코어 파라메터에 대한 파라메터 값이, 어드레스 필드의 추가적 할당 없이도, 세팅되어지도록 한다.According to an exemplary embodiment of the present invention, in order to achieve some of the objects of the present invention described above, the core parameters related to the operation of the synchronous semiconductor memory device are programmed in the register section using the mode register set command. The method is defined as a parameter selection field code for assigning a first address field of an address signal in common so that at least one of the core parameters having different timings is selected, and in the mode register set mode, the address signal is to be applied. Storing the first address field in a first common register in a case; Defined as a parameter value selection field code for assigning a second address field of the address signal in common so that one of parameter values related to the core parameters is selected, and when the address signal is applied, the second address field. Storing the second common register section so that the parameter value for the selected core parameter can be set without further assignment of the address field by decoding the output of the first and second common register sections.

바람직하기로, 상기 코어 파라메터들은 카스 레이턴시 신호 및 라이트 복구타임 신호를 적어도 포함할 수 있다. Preferably, the core parameters may include at least a cas latency signal and a write recovery time signal.

또 다른 예시적 구체화에 따라, 모드레지스터세트 코멘드를 사용하여 동기 반도체 메모리 장치의 동작에 관련된 코어 파라메터들을 프로그램하는 방법은, 프로그램될 파라메터가 선택되는 레지스터 블록과 상기 프로그램될 파라메터의 타이밍 값이 선택되는 레지스터 블록을 별도로 구분하여 두고, 모드레지스터세트 모드시에 대응적으로 할당된 어드레스 비트들의 코드들을 상기 블록별로 구별적으로 수신한 후, 각각의 파라메터 세팅이 필요한 기능블록에서 상기 각 레지스터 블록의 출력들을 소정의 논리연산하여 선택된 파라메터의 타이밍 값을 세팅하는 것을 특징으로 한다. According to another exemplary embodiment, a method of programming core parameters related to an operation of a synchronous semiconductor memory device using a mode register set command includes selecting a register block in which a parameter to be programmed is selected and a timing value of the parameter to be programmed. The register blocks are separately divided, and the codes of the address bits correspondingly allocated in the mode register set mode are separately received for each block, and then the outputs of the respective register blocks are output in the functional block requiring each parameter setting. It is characterized by setting a timing value of a selected parameter by a predetermined logic operation.

또 다름 예시적 구체화에 따라, 반도체 메모리 장치의 타이밍 관련 모드 레지스터 세팅회로는, 대상 파라메터들의 타이밍을 설정하는 제1모드 레지스터와, 상기 대상 파라메터들의 타이밍에 대한 구체적인 값을 결정하는 제2모드 레지스터를 구비하는 것을 특징으로 한다. According to another exemplary embodiment, a timing-related mode register setting circuit of a semiconductor memory device may include a first mode register for setting timing of target parameters and a second mode register for determining a specific value for timing of the target parameters. It is characterized by including.

상기한 본 발명의 실시예들에 따르면, 어드레스의 추가 부담이나 버싱의 증가 부담이 없이도, 반도체 메모리 모듈의 디바이스 세팅에 대한 자유도가 폭넓게 확장되어지는 이점이 있다. According to the embodiments of the present invention described above, there is an advantage in that the degree of freedom for device setting of the semiconductor memory module is widely extended without additional burden of address or increased burden of busing.

이하에서는 본 발명에 따른 동기 반도체 메모리 장치에서의 코어 파라메터 프로그램 방법에 관한 바람직한 실시 예가 첨부된 도면을 참조로 설명될 것이다. 이하의 실시 예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목하여야 한다. Hereinafter, a preferred embodiment of a core parameter program method in a synchronous semiconductor memory device according to the present invention will be described with reference to the accompanying drawings. In the following embodiments many specific details are described by way of example with reference to the drawings, it should be noted that this has been described without the intention other than intended to aid the understanding of the present invention to those skilled in the art.

도 3는 본 발명의 실시예에 따른 모드레지스터세트 코드의 할당테이블을 도시한 도면이다. 코어 파라메터를 MRS로써 프로그래밍 시, 도 3에서는 예컨대 카스레이턴시와 라이트 복구타임(CL,tWR)의 두 파라메터를 같이 한꺼번에 세팅하는 예를 보여준다. 도 1과 비교하면, MRS 모드에서 18비트의 어드레스가 인가될 때, 어드레스 비트 A11,A10,A9는 카스레이턴시 또는 라이트 복구타임을 함께 또는 선택적으로 프로그램하는 제어비트로서 할당되고, 어드레스 비트 A6,A5,A4는 카스레이턴스 및/또는 라이트 복구타임의 제어 값을 프로그램하는 제어비트로서 할당된다. 예컨대, 어드레스 비트 A11,A10,A9가 각기 0,0,0의 논리상태로 인가되고, 어드레스 비트 A6,A5,A4가 각기 0,0,1의 논리상태로 인가되는 경우에, 카스 레이턴스와 라이트 복구타임은 모두 함께 화살라인(131)에서 확장된 테이블에서 보여지는 바와 같이 4로서 공통으로 세팅되어지는 것이다. 3 is a diagram illustrating an allocation table of mode register set codes according to an embodiment of the present invention. When programming the core parameters as MRS, FIG. 3 shows an example of setting both parameters, for example, cascade latency and write recovery time (CL, tWR), together. In comparison with Fig. 1, when an 18-bit address is applied in the MRS mode, address bits A11, A10, and A9 are allocated as control bits which together or selectively program the cascade or write recovery time, and address bits A6 and A5. A4 is allocated as a control bit for programming the control value of the cascade and / or write recovery time. For example, when the address bits A11, A10, A9 are applied in the logic states of 0, 0, 0, and the address bits A6, A5, A4 are applied in the logic states of 0, 0, 1, respectively, The recovery times are all set to 4 in common, as shown in the extended table at arrow line 131.

이와 같이, 종래의 프로그램 방법에 따른 문제를 극복하기 위하여, 도 3의 할당 테이블에 따른 MRS 프로그램 방법의 특징은, 필요에 따라 파라메터 선택 필드(Parameter selection field)와 파라메터 값 선택 필드(Parameter value selection field)를 별도로 마련하는 것이다. As described above, in order to overcome the problem of the conventional program method, the feature of the MRS program method according to the allocation table of FIG. 3 is, as necessary, a parameter selection field and a parameter value selection field. ) To prepare separately.

도 3에서 보여지는 바와 같이, A11-A9을 사용하여 CL & tWR 파라메터를 선택하면, A6-A4에 의해 프로그램되는 파라메터 값이 CL과 tWR에 동일하게 프로그램됨을 알 수 있다. 앞에서 설명한 바와 같이 비슷한 정도의 아나로그 값들(여기서는 설명의 편의상 CL과 tWR)을 공통으로 한번의 MRS에 의해 세팅하는 경우 이외에도, 상기 CL과 tWR을 별도로 세팅해야 하는 경우에는 A11-A9 필드내에서 CL 또는 tWR 필드중의 하나를 선택하여 도 3에서 보여지는 바와 같이 CL과 WR등을 별도로 제어하는 것도 가능하게 된다. 그리고 예약 필드(Reserved field)를 사용하면 CL 또는 tWR 그룹(group)을 1~8, 9~16 까지 2(group)으로 만들어 프로그램 할 수 있으므로, 파라메터의 범위를 넓히는 것도 가능하다.As shown in FIG. 3, when the CL & tWR parameter is selected using A11-A9, it can be seen that the parameter values programmed by A6-A4 are programmed identically to CL and tWR. As described above, in addition to setting similar analog values (here, CL and tWR for convenience of description) by one MRS, CL and tWR should be set separately in the fields A11-A9. Alternatively, one of the tWR fields can be selected to separately control CL and WR as shown in FIG. 3. Using reserved fields, you can program CL or tWR groups into groups of 1 to 8 and 9 to 16, thus extending the range of parameters.

도 4에서는 본 발명의 목적을 달성하기 위한 하드웨어의 일실시 예가 도시된다. 프로그램 하려는 파라메터가 선택되는 블록과, 그 타이밍 값이 선택되는 블록이 구분되어 각기 샘플링된 후, 각각의 파라메터 세팅이 필요한 기능블록에서 소정의 논리연산을 통해 CL/tWR이 최종적으로 세팅되는 구조를 갖는다. 4 illustrates an embodiment of hardware for achieving the object of the present invention. The block in which the parameter to be programmed is selected and the block in which the timing value is selected are divided and sampled, and then CL / tWR is finally set through a predetermined logic operation in a functional block requiring each parameter setting. .

도 3에 따른 모드레지스터세트 회로블록도를 도시한 도 4를 참조하면, 먼저, 제1 공통 레지스터부(20)와, 제2 공통 레지스터부(40)가 보여진다. 어드레스 신호(ADD)의 제1 어드레스 필드(MRA11-A9)를 공통적으로 할당하여 서로 다른 타이밍을 갖는 코어 파라메터들 중의 적어도 하나가 선택되도록 하는 파라메터 선택필드 코드로서 정의하여 두고, 모드레지스터세트 모드에서 상기 어드레스 신호(ADD)가 인가될 경우에, 상기 제1 공통 레지스터부(20)에는 상기 제1 어드레스 필드(MRA11-A9)가 저장된다. 한편, 상기 제2 공통 레지스터부(40)에는 상기 제2 어드레스 필드(MRA6-4)가 저장된다. 상기 어드레스 신호의 제2 어드레스 필드는 상기 코어 파라메터들에 관련된 파라메터 값들 중의 하나가 선택되도록 하는 파라메터 값 선택필드 코드로서 정의된다. Referring to FIG. 4, which shows a mode register set circuit block diagram according to FIG. 3, first, a first common register unit 20 and a second common register unit 40 are shown. The first address fields MRA11-A9 of the address signal ADD are commonly assigned and defined as parameter selection field codes for selecting at least one of the core parameters having different timings. When the address signal ADD is applied, the first address fields MRA11-A9 are stored in the first common register unit 20. Meanwhile, the second address field MRA6-4 is stored in the second common register unit 40. The second address field of the address signal is defined as a parameter value selection field code that causes one of the parameter values related to the core parameters to be selected.

이에 따라, 상기 제1,2 공통 레지스터부(20,40)의 출력은 각기 3라인 및 9라인의 버스라인을 통해 낸드 게이트들(ND1-ND4)로 구성된 디코딩부로 인가되고, 상기 디코딩부의 디코딩 출력은 레지스터 세팅부(30,50)에 인가되어 선택된 코어 파라메터에 대한 파라메터 값이 최종적으로 세팅된다. 상기 세팅된 파라메터 값은 코어 타이밍 제어회로들(60,70) 및 미도시된 데이터 패스로 전달된다. Accordingly, the outputs of the first and second common register units 20 and 40 are applied to a decoding unit consisting of NAND gates ND1 to ND4 through bus lines of three and nine lines, respectively, and the decoding output of the decoding unit. Is applied to the register setting section 30, 50 so that the parameter value for the selected core parameter is finally set. The set parameter value is transferred to the core timing control circuits 60 and 70 and a data path not shown.

이러한 방식으로 MRS 회로를 변경 설계하는 것은 통상의 회로 설계자들에게 있어, 본 발명의 기본적 기술원리를 안 경우라면 용이할 수 있다. Altering the design of the MRS circuit in this manner can be easy for ordinary circuit designers, provided they know the basic technical principles of the present invention.

따라서, 본 발명의 실시예에 따른 장점은 다음과 같다. CL 및 tWR 뿐만 아니라 제3의 다른 파라메터 값을 추가로 프로그램하여야 하는 경우, 종래의 방식에서는 어드레스 필드를 추가로 사용해야 하고 그 결과로부터 얻어지는 파라메터는 모두 버싱의 부담으로 존재하는 문제점이 있었지만, 본 발명에 따른 방식은 추가 어드레스의 부담없이 새로운 파라메터의 세팅이 가능하며 추가되는 버싱의 양도 최소한도로 억제될 수 있는 장점이 있다. Therefore, the advantages according to the embodiment of the present invention are as follows. In the case where additional third parameter values as well as CL and tWR have to be programmed additionally, in the conventional method, an additional address field must be used, and all of the resulting parameters have a problem of busching. According to the method, new parameters can be set without burdening additional addresses, and the amount of added busing can be suppressed to a minimum.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 카스 레이턴시나 라이트 복구타임의 프로그램 뿐만 아니라 타 코어 파라메터의 프로그램을 본 발명의 기술적 사상을 벗어남이 없이 다양한 형태로 세팅할 수 있음은 물론이다. In the above description, the embodiments of the present invention have been described with reference to the drawings, for example. However, it will be apparent to those skilled in the art that the present invention may be variously modified or changed within the scope of the technical idea of the present invention. . For example, in case of different matters, the program of the cas latency or the light recovery time as well as the programs of other core parameters can be set in various forms without departing from the technical idea of the present invention.

상술한 바와 같이 본 발명의 동기 반도체 메모리 장치에서의 코어 파라메터 프로그램 방법에 따르면, 어드레스의 추가 부담이나 버싱의 증가 부담이 없이도, 반도체 메모리 모듈의 디바이스 세팅의 자유도를 더욱 확장할 수 있는 효과가 있다. As described above, according to the core parameter program method of the synchronous semiconductor memory device of the present invention, there is an effect that the degree of freedom of device setting of the semiconductor memory module can be further extended without additional burden of address or increase of busing.

도 1은 종래기술의 예에 따른 모드레지스터세트 코드의 할당테이블을 도시한 도면1 is a diagram showing an allocation table of a mode register set code according to an example of the prior art.

도 2는 도 1에 따른 모드레지스터세트 회로블록도2 is a block diagram illustrating a mode register set according to FIG. 1.

도 3는 본 발명의 실시예에 따른 모드레지스터세트 코드의 할당테이블을 도시한 도면3 is a diagram illustrating an allocation table of mode register set codes according to an embodiment of the present invention.

도 4는 도 3에 따른 모드레지스터세트 회로블록도 4 is a block diagram illustrating a mode register set according to FIG. 3.

Claims (10)

모드레지스터세트 코멘드를 사용하여 동기 반도체 메모리 장치의 동작에 관련된 코어 파라메터들을 레지스터부에 프로그램하는 방법에 있어서:A method of programming core parameters related to an operation of a synchronous semiconductor memory device into a register part using a mode register set command: 어드레스 신호의 제1 어드레스 필드를 공통적으로 할당하여 서로 다른 타이밍을 갖는 코어 파라메터들 중의 적어도 하나가 선택되도록 하는 파라메터 선택필드 코드로서 정의하여 두고, 모드레지스터세트 모드에서 상기 어드레스 신호가 인가될 경우에 상기 제1 어드레스 필드를 제1 공통 레지스터부에 저장하는 단계와;Defined as a parameter selection field code for assigning a first address field of an address signal in common so that at least one of the core parameters having different timings is selected, and when the address signal is applied in the mode register set mode, Storing the first address field in a first common register; 상기 어드레스 신호의 제2 어드레스 필드를 공통적으로 할당하여 상기 코어 파라메터들에 관련된 파라메터 값들 중의 하나가 선택되도록 하는 파라메터 값 선택필드 코드로서 정의하여 두고, 상기 어드레스 신호가 인가될 경우에 상기 제2 어드레스 필드를 제2 공통 레지스터부에 저장하는 단계를 구비하여, Defined as a parameter value selection field code for assigning a second address field of the address signal in common so that one of parameter values related to the core parameters is selected, and when the address signal is applied, the second address field. Storing the second common register in a second common register; 상기 제1,2 공통 레지스터부의 출력을 디코딩함에 의해, 선택된 코어 파라메터에 대한 파라메터 값이, 어드레스 필드의 추가적 할당 없이도, 세팅되어지도록 하는 것을 특징으로 하는 방법.Decoding the output of the first and second common register sections such that the parameter value for the selected core parameter is set without further assignment of an address field. 제1항에 있어서, 상기 코어 파라메터들은 카스 레이턴시 신호 및 라이트 복구타임 신호를 적어도 포함하는 것을 특징으로 하는 방법. The method of claim 1, wherein the core parameters comprise at least a cas latency signal and a write recovery time signal. 모드레지스터세트 코멘드를 사용하여 동기 반도체 메모리 장치의 동작에 관련된 코어 파라메터들을 프로그램하는 방법에 있어서:A method of programming core parameters related to the operation of a synchronous semiconductor memory device using a mode register set command: 프로그램될 파라메터가 선택되는 레지스터 블록과 상기 프로그램될 파라메터의 타이밍 값이 선택되는 레지스터 블록을 별도로 구분하여 두고, 모드레지스터세트 모드시에 대응적으로 할당된 어드레스 비트들의 코드들을 상기 블록별로 구별적으로 수신한 후, 각각의 파라메터 세팅이 필요한 기능블록에서 상기 각 레지스터 블록의 출력들을 소정의 논리연산하여 선택된 파라메터의 타이밍 값을 세팅하는 것을 특징으로 하는 방법.A register block in which a parameter to be programmed is selected and a register block in which a timing value of the parameter to be programmed are selected are separately separated, and codes of correspondingly allocated address bits are separately received for each block in a mode register set mode. And then setting a timing value of the selected parameter by performing a logical operation on the outputs of each register block in a function block requiring each parameter setting. 반도체 메모리 장치의 타이밍과 관련하여 모드 레지스터 세팅에 있어서, In the mode register setting in relation to the timing of the semiconductor memory device, 서로 다른 제1 및 제2 동작 타이밍을 공통 레지스터의 프로그램으로 함께 세팅하는 것을 특징으로 하는 방법.And setting different first and second operating timings together in a program of a common register. 제4항에 있어서, 상기 타이밍은 상기 반도체 메모리 장치의 정상 동작 관련 타이밍임을 특징으로 하는 방법.The method of claim 4, wherein the timing is a timing related to normal operation of the semiconductor memory device. 제4항에 있어서, 상기 제1 타이밍은 DRAM의 CAS 레이턴시이고, 상기 제2 타이밍은 라이트 복구 타임임을 특징으로 하는 방법.5. The method of claim 4, wherein the first timing is a CAS latency of DRAM and the second timing is a write recovery time. 반도체 메모리 장치의 타이밍 관련 모드 레지스터 세팅회로에 있어서, In the timing-related mode register setting circuit of a semiconductor memory device, 대상 파라메터들의 타이밍을 설정하는 제1모드 레지스터와,A first mode register for setting timing of target parameters; 상기 대상 파라메터들의 타이밍에 대한 구체적인 값을 결정하는 제2모드 레지스터를 구비하는 것을 특징으로 하는 회로.And a second mode register for determining a specific value for the timing of the target parameters. 제7항에 있어서, 상기 제1모드 레지스터에 의해 결정된 타이밍은 각각의 독립된 동작 타이밍임을 특징으로 하는 회로.8. The circuit of claim 7, wherein the timing determined by the first mode register is each independent operation timing. 제7항에 있어서, 상기 제1모드 레지스터에 의해 결정된 타이밍은 독립된 2개 이상의 동작 타이밍임을 특징으로 하는 회로.8. The circuit of claim 7, wherein the timing determined by the first mode register is at least two independent operating timings. 제7항에 있어서, 상기 제1모드 레지스터에 의해 결정된 타이밍은 하나의 동작 타이밍 값의 그룹을 나타내는 것을 특징으로 하는 회로.8. The circuit of claim 7, wherein the timing determined by the first mode register indicates a group of one operation timing value.
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