KR20050095497A - 칩 스케일 패키지 구조 - Google Patents

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KR20050095497A
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엘지이노텍 주식회사
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Abstract

본 발명은 이방성 전도 필름과, 상기 이방성 전도 필름의 양쪽 가장자리에 형성되는 보호막과, 상기 이방성 전도 필름 위에 플립칩 공정으로 실장된 IC와, 상기 이방성 전도 필름 아래에 위치하여 상기 IC와 전기적으로 연결되는 기판과, 상기 보호막 사이와 상기 IC를 몰딩하는 보호소재로 포함하는 칩 스케일 패키지에 관한 것으로서, 칩의 크기와 높이를 줄일 수 있으므로, 전체 모듈의 소형화를 가능하게 하고, 별도의 접속 수단을 사용하지 않고도 전기적 연결이 가능하게 하는 칩 스케일 패키지를 제공한다.

Description

칩 스케일 패키지 구조{ CHIP SCALE PACKAGE STRUCTURE }
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 기판 상에서의 수직 어셈블리를 위해 상호접속 막(film) 상에 적층된 칩 스케일 패키지의 구조에 관한 것이다.
최근 이동 통신 시장의 비약적인 확장과 더불어, 정보 통신 기술의 획기적인 발전이 이루어져 왔다. 특히 이동통신 단말기의 소형화 추세와 함께 이동 통신용 정보 통신 부품의 소형화와 고기능화가 요구된다.
또한, 최근 전자기기의 소형화 및 박형화, 다기능화의 추세에 따라 반도체칩의 고집적화가 이루어지고 그에 따라 초소형의 반도체 패키지가 요구되고 있는 상황에서 칩 스케일 패키지(CSP:Chip Scale Package)가 점차 부각되고 있다.
플립칩 기술은 기존의 단일 칩 패키지 구조에서 패키지 자체를 생략하고 베어 다이(Bare die) 자체를 사용하여 패키지하는 기술이다.
반도체 칩 접속에 있어 기존의 접속 방식인 와이어 본딩, TAB 기술로는 시스템 크기를 줄이며 전기적 성능을 향상시키는데 그 한계에 이르고 있다. 따라서 새로운 접속 기술인 플립칩 기술을 사용한 다이렉트 칩 접착(DCA:Direct Chip Attach) 기술, CSP, MCM 기술의 필요성이 점점 커지고 있다.
플립칩 기술은 최소한의 크기와 무게, 공정과 시스템 가격의 감소, 전기적 성능 향상, 열관리 가능, I/O 수가 많은 고밀도 회로소자 접속 가능, 에어리어 어레이(Area array) 접속 설계가 가능하다는 점에서 많은 장점을 가지고 있다.
플립칩은 특수한 패키지 형식이 아니고 다이(Die)와 전극단자를 전기적으로 접속하는 조립 실장방법이다. 플립칩의 경우 배선은 다이 표면에 있는 도전성 범프를 이용하여 이루어진다.
따라서, 칩의 밑면에 솔더 범프(Solder Bump)을 만들어 보드에 직접 붙이는 방법으로 리드 프레임이 없어 칩 사이즈가 적기 때문에 칩의 소형화, 경량화에 유리하다. 또한, 칩의 밑면에 입출력 단자가 있어 전송속도도 기존의 선이 있는 칩에 비해 빠르게 할 수 있다.
도 1은 종래의 기술에 따른 칩 스케일 패키지의 한 실시예를 나타낸 도면이다.
도 1에 도시된 반도체 패키지(10)는 접착 필름(13)을 이용하여 반도체 칩(11)의 활성면에 인쇄회로기판(12)을 접합하고, 금선(14)을 이용하여 반도체 칩(11)과 인쇄회로기판(12)을 전기적으로 연결한 후, 열경화성 수지(15)로 보호하고, 모듈 기판과의 연결을 위해 인쇄회로기판(12) 밑면에 솔더볼(16, solder ball)을 부착하는 구조로 이루어진다.
기존의 IC를 실장하기 위해 패키지 된 칩을 플립칩 방식으로 실장하는 경우, 칩의 크기와 높이가 전체 모듈의 크기를 결정짓는 문제가 되었고, IC를 이용한 모듈제작의 한계를 보였다.
한편, 최근에는 반도체 패키지에 있어서, 베어 IC(Bare IC)를 LTCC 와 같은 기판 내부에 내장시키는 임베디드 모듈(Embedded Module)의 개발이 진행되고 있다.
최근 베어 IC(Bare IC)를 내장하기 위한 여러가지 방식이 제안되고 있으나, 공정이 매우 까다롭거나 양산성이 떨어진다. 특히 IC를 내장하는 방식을 주로 CSP, WLP 라는 기술로 분류하고 있으며, 미세 구리 배선, UBM 공정, 마이크로 Via 공정등을 사용하고 있다.
도 2는 베어 IC가 내장된 칩 스케일 패키지 모듈을 나타낸 도면이다.
도 2에 도시된 바와 같이 기판(20)에 내장되는 베어 IC(22)의 회로 배선을 위해서는 반도체 칩을 기판에 기계적, 전기적으로 연결하기 위한 솔더 범프(24, Solder bump)와 상기 베어 IC(22)의 사이에 유비엠(26, UBM: Under Bump Metal)을 형성해야 한다.
그러나, 상기 유비엠 공정은 공정의 난이도가 높고, 수율의 측면에서 양산성이 떨어지는 문제점이 있다.
또한, 회로 설계에 있어서 배선(라우팅)과 관련된 신호 분배(I/O distribution) 문제로 내층 설계가 매우 복잡해질 수 있고, 보드간의 접착성이 떨어진다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해서 안출된 것으로, 본 발명의 목적은 베어 IC를 효율적으로 실장 적층하기 위한 경박 단소화 패키지 구조를 제안하는 것을 목적으로 한다.
또한, 본 발명은 세라믹 복합 모듈에 적용 가능하고, 저가격화를 이룰 수 있는 칩 스케일 패키지 구조를 제안하는 것을 목적으로 한다.
또한, 본 발명은 기존의 반도체 제조 공정과 유사하고, 공정의 간단화로 인하여 수율이 향상될 수 있는 칩 스케일 패키지 구조를 제안하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명인 칩 스케일 패키지 구조는 이방성 전도 필름과, 상기 이방성 전도 필름의 양쪽 가장자리에 형성되는 보호막과, 상기 이방성 전도 필름 위에 플립칩 공정으로 실장된 IC와, 상기 이방성 전도 필름 아래에 위치하여 상기 IC와 전기적으로 연결되는 기판과, 상기 보호막 사이와 상기 IC를 몰딩하는 보호소재로 포함하는 것을 특징으로 한다.
이하, 도 3을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 칩 스케일 패키지의 제조과정을 나타내는 공정 단면도이다.
도 3a에 도시된 바와 같이, 먼저 이방성 전도 필름(110, ACF: Antisotropic Conductive Film) 위에 폴리머(Polymer)재질의 패시베이션 월(100, Passivation wall)을 형성한다.
상기 패시베이션 월(100)은 일종의 보호막으로서, 통상적인 식각 과정을 거쳐서 상기 이방성 전도 필름 위에 형성된다.
이때, 상기 폴리머 재질의 패시베이션 월(100)은 이방성 전도 필름(110)의 양쪽 가장자리에 위치하도록 한다.
이방성 전도 필름(110)은 전기 전도성을 띤 접착 필름으로 칩과 패시베이션 월의 공간을 위해 정밀한 정렬(align)이 요구된다.
또한, 상기 패시베이션 월(100)은 이방성 전도 필름(110)위에 실장, 적층되는 IC 부품의 보호와 기계적인 균형을 위해 사용된다.
다음, 도 3b에 도시된 바와 같이, 이방성 전도 필름(110)의 양 가장자리에 만들어진 패시베이션 월(100) 사이에 마이크로 BGA 솔더(130)를 사용하여 베어 IC의 고밀도 입출력 터미널을 형성한다.
또한, 범핑된 IC(120)를 상기 이방성 전도 필름(110) 위에 플립칩 공정으로 실장시킨다.
그리고, 도 3c에 도시된 바와 같이, 신호 분배를 위한 LTCC 회로(140)와 플립칩 된 베어 IC(120)를 열과 압력을 이용하여 접착한다.
이때, 상기 이방성 전도 필름(110)의 수직 방향 전류 통과 특성과 접착력으로 인하여 상기 LTCC 회로(140)와 플립칩 된 베어 IC(120)의 접합이 용이하다.
그리고, 도 3d에 도시된 바와 같이, 상기 패시베이션 월(100) 사이에 상기 IC(120)를 몰딩함으로써 내부 IC(120)의 직접적인 외부로의 노출을 방지하여 내부 IC(120)를 고정 및 보호한다.
상기와 같은 구성을 갖는 본 발명의 칩 스케일 구조에 의하면 종래의 임베디드 모듈 방식의 경우 마이크로 배선, 유비엠(UBM) 공정, 마이크로 비아(via) 공정 등의 까다로운 과정을 거쳐 IC와 기판과의 전기적 연결이 이루어 졌으나, 본 발명은 상기 이방성 전도 필름(110)이 수직 방향으로 전류를 통과시키는 특성을 이용하여 IC와 기판을 전기적으로 연결시키게 되므로 구조가 간단해지고, 종래의 기술과 같은 복잡한 공정이 필요없게 된다.
따라서, 본 발명에 의하면, 칩의 크기와 높이를 줄일 수 있으므로, 전체 모듈의 소형화가 가능하다.
또한, 본 발명에 의하면, 이방성 전도 필름의 수직 전류 통과 특성으로 인하여 별도의 접속 수단을 사용하지 않고도 전기적 연결이 가능하다.
또한, 본 발명에 의하면, 전체적인 하나의 모듈은 보드 부분과 칩 부분의 구조물이 서로 분리되므로, 설계시 발생할 수 있는 문제의 원인을 분리, 관찰하는 것이 가능하며, 신뢰성 측면에서도 유리하다.
도 1은 종래의 기술에 따른 칩 스케일 패키지의 한 실시예를 나타낸 도면.
도 2는 종래의 기술에 따른 베어 IC를 내장한 칩 스케일 패키지 모듈을 나타낸 도면.
도 3은 본 발명에 따른 칩 스케일 패키지 구조를 형성하기 위한 과정을 순서대로 나타낸 도면.

Claims (2)

  1. 이방성 전도 필름과,
    상기 이방성 전도 필름의 양측에 형성되는 보호막과,
    상기 이방성 전도 필름 위에 플립칩 공정으로 실장된 IC와,
    상기 이방성 전도 필름 아래에 위치하여 상기 IC와 전기적으로 연결되는 기판과,
    상기 IC와 상기 이방성 전도 필름의 양측에 형성된 보호막 사이를 몰딩하는 보호소재를 포함하는 것을 특징으로 하는 칩 스케일 패키지 구조.
  2. 제 1항에 있어서,
    상기 IC는 솔더를 사용하여 입출력 터미널을 형성시키는 것을 특징으로 하는 칩 스케일 패키지 구조.
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