KR20050094332A - 멀티프로세서 시스템에서 프로세서 집적 소자를 구성하기위한 방법 및 시스템 - Google Patents

멀티프로세서 시스템에서 프로세서 집적 소자를 구성하기위한 방법 및 시스템 Download PDF

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Abstract

PCI 또는 PCI Express 상호접속에 따라서 프로세서나 네트워크 콤포넌트내의 디코더를 가지고 집적 소자를 구성하는 능력이 개시된다.

Description

멀티프로세서 시스템에서 프로세서 집적 소자를 구성하기 위한 방법 및 시스템{A METHOD AND SYSTEM FOR CONFIGURATION OF PROCESSOR INTEGRATED DEVICES IN MULTI-PROCESSOR SYSTEMS}
본 발명은 일반적으로 구성(configuration)에 관련된 것이며, 구체적으로는 멀티프로세서 시스템에서 프로세서나 네트워크 콤포넌트 내에 포함되는 집적 소자의 구성에 관련된 것이다.
요즘은, 프로세서가 메모리 콘트롤러나 코프로세서와 같은 기타의 집적 소자와 함께 단일한 집적 소자 패키지에 포함된다. 이에 해당하는 프로세서 패키지는 운영체계(OS)의 플러그-앤드-플레이 구성 소프트웨어로 구성가능하다. 예를 들어, 이러한 구성 소프트웨어는 PCI(Peripheral Component Interconnect) 또는 PCI Express 규격으로 정의되는 확립된 구성 메카니즘을 이용한다. 전형적으로 이러한 구성 메카니즘은 각 상호접속에 구성 트랜잭션을 생성하기 위하여 입출력(IO: Input/output) 매핑 구성 영역 또는 메모리를 이용한다.
구성의 일례는 도 1과 관련하여 도시된 바와 같은 칩세트에 의해 행해진다. 집적 소자(1)(프로세서(2)에 포함됨)를 구성하기 위하여, 칩세트는 요구된 구성 사이클을 변환한다. 따라서, 이 칩세트는 구성 사이클을 프로세서(1) 또는 프로세서(2)로부터 프로세서(2)로 다시 라우팅할 필요가 있다. 그러나, 현재 세대의 프로세서 버스는 이 라우팅을 위해 지원된 구성 사이클을 갖지 않는다. 다른 구성 예는 구성을 위한 메모리나 IO 액세스를 내부적으로 디코딩하고 집적 소자(1)를 위한 칩세트에 대한 액세스를 생성하지 않는 프로세서이다. 그러나, 현재의 프로세서 버스 상에 구성 사이클이 존재하지 않으므로, 이는 프로세서(1)로부터의 구성 액세스가 프로세서(2)의 집적 소자(1)로 라우팅되도록 허용하지 않는다. 다른 실시예에서는 쉬링크랩(shrink wrap) 운영체계가 구성에 사용될 수 있다. 그러나, 이들은 집적 소자가 일부 프로세서들로부터는 보이나 다른 것들로부터는 보이지 않는 상황을 지원하지 않는다.
본 발명은 본 명세서의 결론부에서 특별히 제시되고 별도로 청구된다. 그러나, 그의 객체, 특징 및 장점들과 함께, 구성 및 운영 방법 모두에 대한 청구된 발명은, 첨부도면과 함께 읽을 때 이하의 상세한 설명을 참조하여 가장 잘 이해될 수 있다.
이하의 상세한 설명에서는, 청구된 발명의 완전한 이해를 제공하기 위해 수많은 구체적인 세부사항들이 설명된다. 그러나, 본 기술분야의 당업자라면 청구된 발명은 이러한 구체적인 세부사항 없이도 실시될 수 있다는 것을 이해할 것이다. 다른 예에서, 공지의 방법, 절차, 콤포넌트 및 회로들은 청구된 발명을 모호하지 않게 하기 위해 상세히 기술되지 않았다.
본 기술 개발 분야는 집적 소자들을 프로세서나 네트워크 콤포넌트 내에 구성할 수 있도록 하는 것에 관련된 것이다. 앞서 기술한 바와 같이, 칩세트는 구성 사이클을 변환한다. 또한, 종래의 기술의 구성 스킴은 멀티프로세서 시스템을 위한 프로세서 버스에 의해 지원되지 않는다.
반대로, 청구된 발명은 도 2와 관련하여 도시된 바와 같이, 프로세서로부터의 메모리 또는 IO 매핑된 구성 액세스를 PCI 또는 PCI Express 구성 사이클로 변환하는 것을 용이하게 함으로써 구성을 지원하고 프로세서에 의해 선천적으로 행해진다.
도 2는 청구된 발명에 따라 프로세서에 의해 집적 소자의 구성을 용이하게 하기 위한 장치이다. 이 장치는 프로세서(1) 내의 디코더를 도시한다. 디코더는 도 4와 함께 추가로 기술된다. 일실시예에서, 디코더는 구성을 위한 메모리 또는 IO 액세스를 구성 사이클로 내부적으로 변환한다. 그와 반대로, 종래의 기술은 칩세트가 구성 사이클을 변환하는 것을 용이하게 한다. 이어서, 구성 사이클은 적어도 부분적으로는 라우팅 정보에 기초하여 칩세트 또는 프로세서(2)의 집적 소자로 라우팅된다. 구성 사이클을 칩세트에 라우팅하기 위한 실시예에서, 칩세트는 네트워크 패브릭을 통해 디코더로부터 구성 액세스를 수신한다. 이어서, 칩세트는 변환된 구성 액세스를 PCI나 PCI Express 상호접속을 통해 전달한다. 구성 사이클을 집적 소자로 라우팅하기 위한 다른 실시예에서, 집적 소자는 네트워크 패브릭을 통해 구성 액세스를 수신한다. 이전 실시예들 모두에서, 구성 사이클을 칩세트나 집적 소자로 라우팅하는 것은 적어도 부분적으로는 라우팅 정보에 기초한다. 네트워크 패브릭은 도 3과 관련하여 보다 상세히 설명한다.
따라서, PCI 또는 PCI Express 상호접속을 위한 기존의 구성 메카니즘을 사용하면서 집적 소자가 구성될 수 있다. 또한, 청구된 발명은 전체 구성 공간이 모든 콤포넌트에게 전반적으로 가시적이기 때문에(즉, 모든 소자들이 모든 프로세서에게 가시적이다) 프로세서 연계(processor affinity) 문제가 발생하지 않는다. 따라서, 청구된 발명은 멀티프로세서 시스템에서 프로세서 및/또는 네트워크 콤포넌트가 집적 소자들과 함께 기존의 쉬링크랩 운영체계에 의해 구성될 수 있도록 한다.
PCI Express의 예를 사용하는 다른 실시예에서 칩세트로부터 프로세서(2)로 브리지가 있는 경우가 있다. 구성 액세스를 수신하면 칩세트는 이 구성 액세스를 프로세서(2)로 전달한다.
일실시예에서, 도 2에 도시된 구성을 위한 방법이 소프트웨어에 포함되어 구현된다. 예를 들어, 이 소프트웨어는 콘텐트(예컨대, 컴퓨터 실행가능한 명령어)를 전자 장치(예컨대, 컴퓨터, PDA, 셀룰라 전화)에 의해 판독가능한 형태로 제공(즉, 저장 및/또는 송신)하는 임의의 메카니즘을 포함하는 전자적으로 액세스가능한 매체에 저장될 수 있다. 예를 들어, 기계 판독가능한 매체는 ROM(read only memory), RAM(random access memory), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 소자, 전기적, 광학적, 음향학적 또는 기타의 형태의 전파 신호(예컨대, 반송파, 적외선 신호, 디지탈 신호)를 포함한다.
도 3은 하나 이상의 프로세서를 갖는 포인트 투 포인트(point to point) 시스템을 도시한다. 청구된 발명은 몇가지 실시예들을 포함하는데, 하나의 프로세서를 갖는 것(306), 두 개의 프로세서(P)를 갖는 것(302) 및 네 개의 프로세서(P)를 갖는 것(304)이다. 실시예들(302, 304)에서, 각 프로세서는 메모리(M)에 결합되고, 링크층, 프로토콜층, 라우팅층, 전송층, 및 물리층 중 일부나 모두를 포함할 수 있는 네트워크 패브릭을 통해 각 프로세서에 접속된다. 패브릭은 하나의 프로토콜(홈 또는 캐싱 에이전트)로부터 포인트 투 포인트 네트워크용 다른 프로토콜로 메세지들을 전송하는 것을 용이하게 한다. 앞서 기술된 바와 같이, 네트워크 패브릭 시스템은 도 2 및 4에 도시된 실시예들과 관하여 기술된 임의의 실시예들을 지원한다.
실시예(306)에 있어서, 유니 프로세서(uni-processor)(P)는 계층화된 프로토콜 스킴에 대응하는 네트워크 패브릭 링크를 통해, IO+M+F로 표시된 그래픽 및 메모리 콘트롤에 결합된다. 그래픽 및 메모리 콘트롤은 메모리에 결합되고 PCI Express 링크를 통하여 수신 및 송신을 할 수 있다. 유사하게, 그래픽 및 메모리 콘트롤은 ICH에 결합된다. 또한, ICH는 펌웨어 허브(FWH: firmware hub)에 LPC 버스를 통해 결합된다. 또한, 상이한 유니 프로세서 실시예에서, 프로세서는, 외부 네트워크 패브릭 링크를 가질 것이다. 프로세서는 각 코어가 Xbar 라우터 및 논-라우팅 글로벌 링크 인터페이스(non-routing global links interface)에 결합된 분리 또는 공유 캐시를 갖는 다수의 코어를 가질 수 있다. 따라서, 외부 네트워크 패브릭 링크는 Xbar 라우터 및 논-라우팅 글로벌 링크 인터페이스에 결합된다.
도 4는 일실시예에서 이용되는 디코더이다. 일실시예에서, 이 디코더는 구성 어드레스(config address)를 수신한다. 이 실시예에서, 구성 어드레스는 메모리 어드레스(예컨대, IPF 및 PCI-E Enhanced Config)나 CPU 내부의 레지스터로부터 나올 수 있다. 구성 어드레스가 메모리 어드레스로부터 나오면, Addr 디코더는 그것이 Config 사이클이라고 표시한다. 그렇지 않으면, 이는 Addr 디코더에 앞서 결정된다. 구성 어드레스에 기초하여, 노드ID 및 포트 번호가 구성 요청의 일부로서 검색되고 전달된다.
청구된 발명은 특정 실시예들을 참조하여 기술되었지만, 이러한 기술은 제한적인 의미로 해석되어서는 안된다. 청구된 발명의 설명을 참조하면 본 기술분야의 당업자에게는 청구된 발명의 대안적인 실시예들과 함께 개시된 실시예의 다양한 변경예들이 명백해 질 것이다. 따라서, 이러한 변경예들은 첨부된 청구항들에서 정의된 청구 발명의 사상이나 범위에서 벗어나지 않고 만들어질 수 있다.
본 발명에 따르면, 프로세서로부터의 메모리 또는 IO 매핑된 구성 액세스를 PCI 또는 PCI Express 구성 사이클로 변환하는 것을 용이하게 함으로써 구성을 지원하고 프로세서에 의해 선천적으로 행해진다.
도 1은 칩세트에 의한 집적 소자의 구성을 위한 종래의 방법의 흐름도.
도 2는 청구된 발명에 따라 프로세서에 의해 집적 소자의 구성을 용이하게 하기 위한 장치.
도 3은 도 2 또는 도 4 또는 양자의 실시예를 이용할 수 있는 시스템을 도시하는 시스템도.
도 4는 일실시예에서 이용되는 디코더.
<도면의 주요부분에 대한 부호의 설명>
302, 304, 306: 프로세서

Claims (21)

  1. 제1 프로세서에서 집적 소자를 구성하는 방법에 있어서,
    제2 프로세서 내에서 메모리 구성 액세스를 구성 사이클로 디코딩하는 단계 - 상기 제2 프로세서는 상기 제1 프로세서에 결합됨 - ;
    라우팅 정보에 적어도 부분적으로 기초하여 칩세트에 상기 구성 사이클을 라우팅하는 단계; 및
    상기 구성 사이클을 전달하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 구성 사이클은 네트워크 패브릭을 통하여 상기 칩세트로 라우팅되는 방법.
  3. 제1항에 있어서,
    상기 네트워크 패브릭은 복수의 포인트 투 포인트 링크인 방법.
  4. 제1항에 있어서,
    상기 칩세트는 브리지를 가지고 PCI 또는 PCI Express인 PCI 형태의 상호접속에 부착되는 방법.
  5. 제2항에 있어서,
    상기 제2 프로세서는 상기 네트워크 패브릭을 통해 상기 제1 프로세서에 결합되는 방법.
  6. 제1 프로세서에서 집적 소자를 구성하는 방법에 있어서,
    제2 프로세서 내에서 입출력(IO) 구성 액세스를 구성 사이클로 디코딩하는 단계 - 상기 제2 프로세서는 상기 제1 프로세서에 결합됨 - ; 및
    라우팅 정보에 적어도 부분적으로 기초하여 상기 집적 소자에 상기 구성 사이클을 라우팅하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서,
    상기 구성 사이클은 네트워크 패브릭을 통하여 상기 집적 소자로 라우팅되는 방법.
  8. 제6항에 있어서,
    상기 네트워크 패브릭은 복수의 포인트 투 포인트 링크인 방법.
  9. 제6항에 있어서,
    상기 구성은 PIC 형태의 상호접속에 부착되는 방법.
  10. 제6항에 있어서,
    상기 PCI 형태의 상호접속은 PCI 또는 PCI Express인 방법.
  11. 제7항에 있어서,
    상기 제2 프로세서는 상기 네트워크 패브릭을 통해 상기 제1 프로세서에 결합되는 방법.
  12. 메모리나 IO 구성 액세스를 구성 사이클로 디코딩하고,
    칩세트나 집적 소자에 상기 구성 사이클을 송신하는 디코더를 포함하는 프로세서.
  13. 제12항에 있어서,
    상기 구성 사이클을 칩세트나 집적 소자에 송신하는 것은 PCI 또는 PCI Express인 PCI 형태의 상호접속을 통한 것인 프로세서.
  14. 제12항에 있어서,
    상기 구성 사이클은 네트워크 패브릭을 통해 상기 집적 소자나 칩세트에 라우팅되는 프로세서.
  15. 집적 소자를 갖는 제2 네트워크 콤포넌트에 결합된 디코더를 갖는 제1 프로세서 - 상기 디코더는 메모리나 IO 구성 액세스를 구성 사이클로 디코딩하고, 칩세트나 집적 소자에 상기 구성 사이클을 송신하고, 상기 구성 사이클은 PCI 형태의 상호접속에 부착됨 - 를 포함하는 시스템.
  16. 제15항에 있어서,
    상기 PCI 형태의 상호접속은 PCI 또는 PCI Express인 시스템.
  17. 제15항에 있어서,
    상기 구성 사이클은 네트워크 패브릭을 통해 상기 집적 소자나 칩세트에 라우팅되는 시스템.
  18. 복수의 기계 판독가능한 명령어를 갖는 기계 판독가능한 매체 - 상기 명령어들이 시스템에 의해 실행될 때, 상기 명령어들은,
    메모리나 IO 구성 액세스를 구성 사이클로 디코딩하는 단계; 및
    칩세트나 집적 소자에 상기 구성 사이클을 송신하는 단계 - 상기 구성 사이클은 PCI 형태의 상호접속에 부착됨 -
    에 의해 프로세서나 네트워크 콤포넌트 내에 직접 소자를 구성하도록 하는 제품 제조 방법.
  19. 제18항에 있어서,
    상기 칩세트나 집적 소자는 네트워크 패브릭을 통해 디코더에 결합되는 제품 제조 방법.
  20. 제18항에 있어서,
    상기 PCI 형태의 상호접속은 PCI 또는 PCI Express인 제품 제조 방법.
  21. 제1 프로세서에서 집적 소자를 구성하는 방법에 있어서,
    제2 프로세서 내에서 메모리 구성 액세스를 구성 사이클로 디코딩하는 단계 - 상기 제2 프로세서는 상기 제1 프로세서에 결합됨 - ; 및
    칩세트로부터 상기 제1 프로세서로 브리지를 통하여 상기 구성 사이클을 라우팅하는 단계
    를 포함하는 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7924828B2 (en) 2002-10-08 2011-04-12 Netlogic Microsystems, Inc. Advanced processor with mechanism for fast packet queuing operations
US7334086B2 (en) 2002-10-08 2008-02-19 Rmi Corporation Advanced processor with system on a chip interconnect technology
US7627721B2 (en) 2002-10-08 2009-12-01 Rmi Corporation Advanced processor with cache coherency
US7346757B2 (en) * 2002-10-08 2008-03-18 Rmi Corporation Advanced processor translation lookaside buffer management in a multithreaded system
US8037224B2 (en) 2002-10-08 2011-10-11 Netlogic Microsystems, Inc. Delegating network processor operations to star topology serial bus interfaces
US7961723B2 (en) 2002-10-08 2011-06-14 Netlogic Microsystems, Inc. Advanced processor with mechanism for enforcing ordering between information sent on two independent networks
US9088474B2 (en) 2002-10-08 2015-07-21 Broadcom Corporation Advanced processor with interfacing messaging network to a CPU
US8478811B2 (en) 2002-10-08 2013-07-02 Netlogic Microsystems, Inc. Advanced processor with credit based scheme for optimal packet flow in a multi-processor system on a chip
US8015567B2 (en) 2002-10-08 2011-09-06 Netlogic Microsystems, Inc. Advanced processor with mechanism for packet distribution at high line rate
US7984268B2 (en) 2002-10-08 2011-07-19 Netlogic Microsystems, Inc. Advanced processor scheduling in a multithreaded system
US8176298B2 (en) 2002-10-08 2012-05-08 Netlogic Microsystems, Inc. Multi-core multi-threaded processing systems with instruction reordering in an in-order pipeline
US20060236016A1 (en) * 2005-04-19 2006-10-19 Tetrick R S Method, system, and apparatus to support device configuration
US9596324B2 (en) 2008-02-08 2017-03-14 Broadcom Corporation System and method for parsing and allocating a plurality of packets to processor core threads

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764934A (en) * 1996-07-03 1998-06-09 Intel Corporation Processor subsystem for use with a universal computer architecture
US7681018B2 (en) * 2000-08-31 2010-03-16 Intel Corporation Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set
US6910108B2 (en) * 2002-01-09 2005-06-21 International Business Machines Corporation Hardware support for partitioning a multiprocessor system to allow distinct operating systems
KR20040024816A (ko) * 2002-09-16 2004-03-22 위니아만도 주식회사 김치저장고의 고장표시 방법

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Publication number Publication date
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TWI311251B (en) 2009-06-21
HK1075111A1 (en) 2005-12-02

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