KR20050094010A

KR20050094010A - Shift register

Info

Publication number: KR20050094010A
Application number: KR1020040018074A
Authority: KR
Inventors: 정경훈
Original assignee: 비오이 하이디스 테크놀로지 주식회사
Priority date: 2004-03-17
Filing date: 2004-03-17
Publication date: 2005-09-26
Also published as: KR100666447B1

Abstract

본 발명은 회로 제어 역할을 하는 노드의 전압 클럭에 맞추어 충방전함으로써 게이트 전압 스트레스를 방지할 수 있는 쉬프트 레지스터를 개시한다. 본 발명에 따르면, 풀업 구동 트랜지스터는 전단 스테이지의 게이트 구동 신호에 따라 턴 온/오프되어 전단 스테이지의 게이트 구동 신호를 노드에 공급하여 충전한다. 방전 트랜지스터는 다음 단 스테이지의 게이트 구동 신호에 따라 턴 온/오프되어 풀업 구동 트랜지스터에 의해 충전된 노드를 방전시킨다. 제1 교차 결합 피드백 회로는 제1 클럭 신호에 응답하여 노드의 충전 및 방전을 제어한다. 제2 교차 결합 피드백 회로는 제1 교차 결합 피드백 회로와 상보적으로 동작하며, 제2 클럭 신호에 응답하여 노드의 충전 및 방전을 제어한다. 풀업 트랜지스터는 노드에 공급된 전단 스테이지의 게이트 구동 신호에 따라 턴 온/오프되어 제1 및 제2 클럭 신호 중 하나를 입력받아 출력 라인으로 현재 스테이지의 게이트 구동 신호로서 출력한다. 풀 다운 트랜지스터는 풀업 트랜지스터가 턴 오프된 경우, 턴 온되어 출력 라인을 방전시킨다.The present invention discloses a shift register capable of preventing gate voltage stress by charging and discharging at a voltage clock of a node serving as a circuit control. According to the present invention, the pull-up driving transistor is turned on / off according to the gate driving signal of the front stage to supply and charge the gate driving signal of the front stage to the node. The discharge transistor is turned on / off according to the gate driving signal of the next stage to discharge the node charged by the pull-up driving transistor. The first cross coupled feedback circuit controls the charging and discharging of the node in response to the first clock signal. The second cross coupled feedback circuit operates complementary to the first cross coupled feedback circuit and controls charging and discharging of the node in response to the second clock signal. The pull-up transistor is turned on / off according to the gate driving signal of the front stage supplied to the node, receives one of the first and second clock signals, and outputs the output line as a gate driving signal of the current stage. The pull down transistor is turned on to discharge the output line when the pull up transistor is turned off.

Description

Shift register {SHIFT REGISTER}

본 발명은 쉬프트 레지스터에 관한 것으로, 보다 상세하게는, 패널 상에 비정질 실리콘 박막 트랜지스터로 형성된 행 구동 회로 기능을 하는 쉬프트 레지스터에 관한 것이다.The present invention relates to a shift register, and more particularly, to a shift register functioning as a row driving circuit formed of an amorphous silicon thin film transistor on a panel.

행 구동 회로는 비정질 실리콘 및 다결정 실리콘 박막 트랜지스터를 사용하는 기타 디스플레이 분야에도 적용 가능하며, 기타 회로의 쉬프트 레지스터로 이용할 수 있다.The row drive circuits are also applicable to other display applications using amorphous silicon and polycrystalline silicon thin film transistors, and can be used as shift registers in other circuits.

도 1은 액정 표시 장치의 패널 상에 비정질 실리콘 박막 트랜지스터로 집적되어 형성된 종래의 쉬프트 레지스터를 나타낸 회로도이다.1 is a circuit diagram illustrating a conventional shift register formed by integrating an amorphous silicon thin film transistor on a panel of a liquid crystal display.

도 1에 도시된 바와 같이, 종래의 쉬프트 레지스터는 제1 내지 제7 트랜지스터(T1∼T7)를 포함한다. As shown in FIG. 1, the conventional shift register includes first to seventh transistors T1 to T7.

제1 트랜지스터(T1)의 드레인과 게이트는 상호 연결되며, 제1 트랜지스터(T1)의 소오스와 제2 트랜지스터(T)의 드레인과 제6 트랜지스터(T6)의 게이트는 공통 노드(N11)에 연결되어 있다. 제2 트랜지스터(T2)의 소오스는 저전압 오프 전압 Voff에 연결되어 있다. 제4 트랜지스터(T4)의 드레인은 공통 노드(N11)에 연결되고, 소오스는 저전압인 오프 전압 Voff에 연결되어 있다. 제3 트랜지스터(T3)의 드레인과 게이트는 연결되며, 제3 트랜지스터(T3)의 소오스와 제4 트랜지스터(T4)의 게이트와 제5 트랜지스터(T5)의 드레인은 공통 노드(N12)에 연결되어 있다. 제5 트랜지스터(T5)의 게이트는 공통 노드(N11)에 연결되어 있으며, 소오스는 저전압인 오프 전압 Voff에 연결되어 있다. 제6 트랜지스터(T6)의 소오스와 저전압인 오프 전압 Voff 사이에 제7 트랜지스터(T7)가 연결되어 있다.The drain and the gate of the first transistor T1 are connected to each other, the source of the first transistor T1, the drain of the second transistor T and the gate of the sixth transistor T6 are connected to the common node N11. have. The source of the second transistor T2 is connected to the low voltage off voltage Voff. The drain of the fourth transistor T4 is connected to the common node N11, and the source is connected to the off voltage Voff, which is a low voltage. A drain and a gate of the third transistor T3 are connected, and a source of the third transistor T3, a gate of the fourth transistor T4, and a drain of the fifth transistor T5 are connected to the common node N12. . The gate of the fifth transistor T5 is connected to the common node N11, and the source is connected to the off voltage Voff, which is a low voltage. The seventh transistor T7 is connected between the source of the sixth transistor T6 and the off voltage Voff which is a low voltage.

제1 트랜지스터(T1)의 드레인은 (n-1) 번째 게이트 라인 전압 공급 단자와 연결되며, 제2 트랜지스터(T2)의 게이트는 (n+1) 번째 게이트 라인 전압 공급 단자와 연결되며, 제3 트랜지스터(T3)의 소오스는 n 번째 게이트 라인 전압 공급 단자와 연결된다. 제6 트랜지스터(T6)의 드레인에는 제1 클럭 신호 clk1이 인가되며, 제7 트랜지스터(T7)의 게이트는 제2 클럭 신호 clk2가 인가된다. 제1 클럭 신호 clk1 및 제2 클럭 신호 clk2의 위상은 상호 반전된 상태이며, 상기 제1 클럭 신호 clk1 및 제2 클럭 신호 clk2의 고전압 레벨 구간은 저전압 레벨 구간 이하인 것이 바람직하다. A drain of the first transistor T1 is connected to the (n-1) th gate line voltage supply terminal, a gate of the second transistor T2 is connected to the (n + 1) th gate line voltage supply terminal, and a third The source of transistor T3 is connected to the nth gate line voltage supply terminal. The first clock signal clk1 is applied to the drain of the sixth transistor T6, and the second clock signal clk2 is applied to the gate of the seventh transistor T7. It is preferable that the phases of the first clock signal clk1 and the second clock signal clk2 are inverted with each other, and the high voltage level section of the first clock signal clk1 and the second clock signal clk2 is equal to or less than the low voltage level section.

제3 내지 제5 트랜지스터(T3, T4, T5)는 교차 결합되어 피드백 회로로 제1 노드(N11)의 전압을 제어한다. 제4 및 제5 트랜지스터(T4 및 T5)의 소오스는 저 저압 Voff에 연결되어 제1 및 제2 노드(N11 및 N12)의 충, 방전을 제어한다.The third to fifth transistors T3, T4, and T5 are cross-coupled to control the voltage of the first node N11 by a feedback circuit. The sources of the fourth and fifth transistors T4 and T5 are connected to the low low voltage Voff to control charge and discharge of the first and second nodes N11 and N12.

도 2는 도 1에 도시된 쉬프트 레지스터의 파형도들이다. FIG. 2 is a waveform diagram of the shift register shown in FIG. 1.

도 2의 a)는 제1 클럭 신호 clk1, b)는 제2 클럭 신호 clk2, c)는 (n-1) 번째 게이트 라인 전압, d)는 제1 노드(N11)의 전압, e)는 n-번째 게이트 라인 전압, 및 f)는 (n+1) 번째 게이트 라인 전압을 나타낸다. 도 2의 a) 및 b)에서, TH는 고전압 Von 레벨 구간, TL은 저전압 Voff 레벨 구간을 나타낸다. 종래의 쉬프트 레지스터는 TH≤TL이고, 제1 클럭 신호 clk1 및 제2 클럭 신호 clk2가 동시에 고전압 레벨 구간을 갖지 않은 경우에만 정상 동작한다. (n-1) 번째 게이트 라인 전압이 고전압 Von인 경우, 제2 클럭 신호 clk2는 고전압 레벨 구간에 있게 된다.2A shows the first clock signal clk1 and b) the second clock signal clk2 and c) the (n-1) th gate line voltage, d) the voltage of the first node N11, and e) n. The -th gate line voltage, and f) denotes the (n + 1) th gate line voltage. In a) and b) of FIG. 2, TH represents a high voltage Von level section, and TL represents a low voltage Voff level section. The conventional shift register is TH≤TL and operates normally only when the first clock signal clk1 and the second clock signal clk2 do not have a high voltage level section at the same time. When the (n-1) th gate line voltage is the high voltage Von, the second clock signal clk2 is in the high voltage level section.

종래의 쉬프트 레지스터의 동작을 이하에 설명한다.The operation of the conventional shift register is described below.

(n-1) 번째 게이트 라인 전압이 제1 트랜지스터(T1)의 게이트에 인가되어 제1 트랜지스터(T1)가 턴 온되면, 도 2d에 도시된 바와 같이, 제1 노드(N11)가 충전된다. 이때, 제2 클럭 신호 clk2에 의하여 제3 트랜지스터(T3)가 턴 온되어 제2 노드(N12)가 충전되므로, 그 결과 제4 트랜지스터(T4)가 턴-온된다. 따라서, 제1 노드(N11)의 전압은 저전압 Voff로 감소하게 된다. 이 때, 제1 및 제4 트랜지스터(T1 및 T4)의 W/L 비율을 제3 및 제5 트랜지스터(T3 및 T5)의 W/L 비율 보다 크게 한다면, 즉 {(W/L)T1/(W/L)T4} > (W/L)T3/(W/L)T5} 조건을 만족한다면, 제1 노드(N11)의 전압은 제2 노드(N12)의 전압 보다 크게 된다. 따라서, 제5 트랜지스터(T5)의 턴 온으로 인한 제2 노드(N12)의 방전이 제4 트랜지스터(T4)의 턴 온으로 인한 제1 노드(N11)의 방전 보다 빨라 지게 된다. 그 결과, 교차 결합된 피드 백에 의하여 제4 트랜지스터(T4)가 턴 오프되고, 제5 트랜지스터(T5)가 턴 온된다. 따라서, 최종적으로 제2 노드(N12)의 전압은 저전압 Voff가 되고 제1 노드(N11)의 전압은 고전압 Von이 된다.When the (n−1) th gate line voltage is applied to the gate of the first transistor T1 and the first transistor T1 is turned on, as illustrated in FIG. 2D, the first node N11 is charged. At this time, since the third transistor T3 is turned on by the second clock signal clk2 and the second node N12 is charged, as a result, the fourth transistor T4 is turned on. Therefore, the voltage of the first node N11 is reduced to the low voltage Voff. At this time, if the W / L ratio of the first and fourth transistors T1 and T4 is larger than the W / L ratio of the third and fifth transistors T3 and T5, that is, {(W / L) T1 / ( If the condition W / L) T4}> (W / L) T3 / (W / L) T5} is satisfied, the voltage of the first node N11 is greater than the voltage of the second node N12. Therefore, the discharge of the second node N12 due to the turn-on of the fifth transistor T5 is faster than the discharge of the first node N11 due to the turn-on of the fourth transistor T4. As a result, the fourth transistor T4 is turned off and the fifth transistor T5 is turned on by the cross-coupled feed back. Accordingly, the voltage of the second node N12 becomes the low voltage Voff and the voltage of the first node N11 becomes the high voltage Von.

또한, 제1 노드(N11)는 제6 트랜지스터(T6)의 게이트에 연결되어 있으므로, 제6 트랜지스터(T6)가 턴 온되면, 그 소오스인 n 번째 게이트 라인 전압은 도 2e에 도시된 바와 같이, 제1 클럭 신호 clk1을 따라 가게 된다. 따라서, 제2 클럭 신호 clk2가 고전압 레벨인 경우, 제1 클럭 신호 clk1는 저전압 레벨이므로, n 번째 게이트 라인 전압은 저전압 Voff가 되어 패널 어레이의 n 번째 행은 오프 상태를 유지한다.In addition, since the first node N11 is connected to the gate of the sixth transistor T6, when the sixth transistor T6 is turned on, the n-th gate line voltage, which is the source thereof, is shown in FIG. 2E. The first clock signal clk1 is followed. Therefore, when the second clock signal clk2 is at the high voltage level, since the first clock signal clk1 is at the low voltage level, the n-th gate line voltage becomes the low voltage Voff so that the n-th row of the panel array remains off.

이어서, 제1 노드(N11)의 전압이 충전 상태를 유지하고 있는 동안, 제1 클럭 신호 clk1은 고전압 레벨이 되면서 게이트-드레인 간의 기생 커패시턴스를 통하여 부트스트랩 효과를 일으켜 제1 노드(N11)의 전압을 더욱 증가시키게 된다. 따라서, 제1 클럭 신호 clk1의 고전압 레벨 Von을 완전히 n 번째 게이트 라인 전압으로 전송하여 패널 어레이의 n 번째 행을 턴 온시킨다.Subsequently, while the voltage of the first node N11 is maintained in the charged state, the first clock signal clk1 becomes a high voltage level and causes a bootstrap effect through parasitic capacitance between the gate and the drain, so that the voltage of the first node N11 is maintained. Will be increased further. Thus, the high voltage level Von of the first clock signal clk1 is completely transferred to the nth gate line voltage to turn on the nth row of the panel array.

다음, 제1 클럭 신호 clk1이 저전압 레벨 Voff가 되면, 패널 어레이의 n 번째 행을 방전시켜 저전압 레벨 Voff로 떨어 뜨린다. 이 때, 제2 클럭 신호 clk2는 고전압 레벨 Von이 되면서, 제2 노드(N12)를 충전시켜 제4 트랜지스터(T4)를 턴 온시킴으로써, 제1 노드(N11)를 방전시키려 한다. 그러나, 여전히 제1 노드(N11)의 전압이 제2 노드(N12)의 전압 보다 크므로, 제4 트랜지스터(T4)는 턴 오프 상태이고, 제5 트랜지스터(T5)는 턴 온 상태를 유지하려 한다. 따라서, 도 2f에 도시된 바와 같이, 쉬프트 레지스터의 다음 단계 출력인 (n+1) 번째 게이트 라인 전압을 제2 트랜지스터(T2)의 게이트로 입력받음으로써 제1 노드(N11)가 방전을 시작될 수 있도록 한다. 제2 트랜지스터(T2)를 통하여 방전이 시작되면, 제1 노드(N11)의 전압은 차츰 감소하게 되고, 그 결과 교차 결합 피드 백에 의하여 제2 노드(N12)는 충전 상태를 유지하여 제4 트랜지스터(T4)를 턴 온시키므로 제1 노드(N11)의 전압은 저전압 Voff가 된다.Next, when the first clock signal clk1 reaches the low voltage level Voff, the nth row of the panel array is discharged to fall to the low voltage level Voff. At this time, while the second clock signal clk2 becomes the high voltage level Von, the second node N12 is charged to turn on the fourth transistor T4 to discharge the first node N11. However, since the voltage of the first node N11 is greater than the voltage of the second node N12, the fourth transistor T4 is turned off and the fifth transistor T5 is about to remain turned on. . Therefore, as illustrated in FIG. 2F, the first node N11 may start discharging by receiving the (n + 1) th gate line voltage, which is the next stage output of the shift register, to the gate of the second transistor T2. Make sure When discharging is started through the second transistor T2, the voltage of the first node N11 gradually decreases, and as a result, the second node N12 maintains a charge state by the cross-coupling feedback and thus the fourth transistor. Since the T4 is turned on, the voltage of the first node N11 becomes the low voltage Voff.

또한, 다음 번에 입력될 (n-1) 번째 게이트 라인 전압이 제1 트랜지스터(T1)를 통하여 입력되기 전 까지 제2 노드(N12)의 전압은 충전된 상태를 유지하므로, 제1 노드(N11)의 전압은 계속해서 저전압 레벨 Voff를 유지하게 된다. 그에 따라, 제1 클럭 신호 clk1이 고전압 레벨 Von이 되어 게이트-드레인 간의 기생 커패시턴스를 통한 부트스트랩 효과에 의해 제1 노드(N11)의 전압이 증가하려 하는 경우, 교차 결합된 피드 백에 의하여, 제1 노드(N11)의 전압을 저전압 레벨 Voff로 유지할 수 있어 회로 동작의 안정성을 가져 온다.In addition, since the voltage of the second node N12 remains charged until the (n-1) th gate line voltage to be input next is input through the first transistor T1, the first node N11 ) Will continue to maintain the low voltage level Voff. Accordingly, when the first clock signal clk1 becomes the high voltage level Von and the voltage of the first node N11 is to be increased by the bootstrap effect through the parasitic capacitance between the gate and the drain, by the cross-coupled feedback, The voltage at one node N11 can be maintained at the low voltage level Voff, resulting in stability of circuit operation.

또한, 제2 클럭 신호 clk2에 의하여 제7 트랜지스터(T7)가 턴 온되어 n 번째 게이트 라인 전압의 방전을 도움으로써, n 번째 게이트 라인 전압이 제2 트랜지스터(T2) 또는 제4 트랜지스터(T4)의 W/L의 값에 영향을 덜 받으면서 완전히 방전되고, n 번째 게이트 라인 전압이 오프 레벨을 유지하는 효과를 얻을 수도 있다.In addition, the seventh transistor T7 is turned on by the second clock signal clk2 to assist in discharging the n-th gate line voltage, whereby the n-th gate line voltage of the second transistor T2 or the fourth transistor T4 is reduced. Fully discharged while being less affected by the value of W / L, it is also possible to obtain the effect of the nth gate line voltage maintaining the off level.

도 3은 도 1에 도시된 종래의 쉬프트 레지스터에서 제1 및 제2 클럭 신호 clk1 및 clk2의 고전압 레벨 구간 TH 및 저전압 레벨 구간 TL이 동일한 경우, 제1 및 제2 노드의 전압을 나타낸 파형도이다. 도 3 a)에는 제1 노드(N11)의 전압이, 도 3 b)에는 제2 노드(N12)의 전압이 도시되어 있다.FIG. 3 is a waveform diagram illustrating voltages of first and second nodes when the high voltage level section TH and the low voltage level section TL of the first and second clock signals clk1 and clk2 are the same in the conventional shift register shown in FIG. 1. . The voltage of the first node N11 is shown in FIG. 3 a) and the voltage of the second node N12 is shown in FIG. 3 b).

도 3에 도시된 바와 같이, 제1 노드(N11)의 전압이 충전되어 증가하는 경우에는 제2 노드(N12)의 전압은 방전되어 저전압 레벨 Voff로 떨어지고, 제2 노드(N12)가 방전되었을 때에는 제2 노드(N12)가 항상 충전된 상태를 유지하여 전술한 회로 동작을 만족하고 있음을 보여 준다. As shown in FIG. 3, when the voltage of the first node N11 is charged and increases, the voltage of the second node N12 is discharged to fall to the low voltage level Voff, and when the second node N12 is discharged. It is shown that the second node N12 is always in a charged state to satisfy the above-described circuit operation.

상기한 바와 같이, 도 3에서 제1 노드(N11)의 전압이 방전되는 경우, 제2 노드(N12)는 항상 충전된 상태를 유지하게 된다. 따라서, 제2 노드(N12)에는 직류 고전압이 계속 걸린 상태가 되며, 이는 제4 트랜지스터에 게이트 전압 스트레스로 작용하게 된다. 비정질 실리콘 TFT는 게이트 전압 스트레스에 의해 문턱 전압이 크게 이동하는데, 높은 게이트 전압에서 캐리어의 경계면 근처로의 트랩이 발생하기 때문이다. 이는 게이트 절연막으로 사용되는 질화 실리콘(SiNx)의 전하 트랩 때문인데, 도 1과 같은 종래의 쉬프트 레지스터에서는 이와 같은 게이트 전압 스트레스에 의해 TFT 소자의 신뢰성이 떨어지고 회로가 오동작을 하게 된다. 이러한 문제점을 해결하고자 게이트에 상대적으로 낮은 전압이 걸리도록 개선된 회로도 개발되었지만, 낮은 게이트 전압에서 비정질 실리콘 TFT 내의 상태 생성으로 인해 문턱 전압 이동이라는 문제점을 근본적으로 해결하지는 못한다.As described above, when the voltage of the first node N11 is discharged in FIG. 3, the second node N12 always maintains a charged state. Therefore, the DC high voltage is continuously applied to the second node N12, which acts as a gate voltage stress on the fourth transistor. In the amorphous silicon TFT, the threshold voltage shifts greatly due to the gate voltage stress, because a trap near the interface of the carrier occurs at a high gate voltage. This is due to the charge trap of silicon nitride (SiNx) used as the gate insulating film. In the conventional shift resistor as shown in FIG. 1, the reliability of the TFT device is degraded due to such gate voltage stress, and the circuit malfunctions. In order to solve this problem, an improved circuit has been developed to apply a relatively low voltage to the gate, but it does not fundamentally solve the problem of threshold voltage shift due to the generation of a state in the amorphous silicon TFT at a low gate voltage.

따라서, 본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위하여 회로 제어 역할을 하는 노드의 전압 클럭에 맞추어 충방전함으로써 게이트 전압 스트레스를 방지할 수 있는 쉬프트 레지스터를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a shift register that can prevent gate voltage stress by charging and discharging in accordance with the voltage clock of a node serving as a circuit control in order to solve the above problems of the prior art.

상기 목적을 달성하기 위하여, 본 발명은 전단 스테이지의 게이트 구동 신호에 따라 턴 온/오프되어 상기 전단 스테이지의 게이트 구동 신호를 노드에 공급하여 충전하는 풀업 구동 트랜지스터; 다음단 스테이지의 게이트 구동 신호에 따라 턴 온/오프되어 상기 풀업 구동 트랜지스터에 의해 충전된 상기 노드를 방전시키는 방전 트랜지스터; 제1 클럭 신호에 응답하여 상기 노드의 충전 및 방전을 제어하는 제1 교차 결합 피드백 회로; 상기 제1 교차 결합 피드백 회로와 상보적으로 동작하며, 제2 클럭 신호에 응답하여 상기 노드의 충전 및 방전을 제어하는 제2 교차 결합 피드백 회로; 상기 노드에 공급된 상기 전단 스테이지의 게이트 구동 신호에 따라 턴 온/오프되어 상기 제1 및 제2 클럭 신호 중 하나를 입력받아 출력 라인으로 현재 스테이지의 게이트 구동 신호로서 출력하는 풀업 트랜지스터; 및 상기 풀업 트랜지스터가 턴 오프된 경우, 턴 온되어 상기 출력 라인을 방전시키는 풀 다운 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터를 제공한다.In order to achieve the above object, the present invention is a pull-up driving transistor is turned on / off according to the gate drive signal of the front end stage to supply the gate drive signal of the front stage to the node to charge; A discharge transistor that is turned on / off according to a gate driving signal of a next stage to discharge the node charged by the pull-up driving transistor; A first cross coupled feedback circuit for controlling charging and discharging of the node in response to a first clock signal; A second cross coupled feedback circuit operatively complementary to the first cross coupled feedback circuit, the second cross coupled feedback circuit controlling charge and discharge of the node in response to a second clock signal; A pull-up transistor which is turned on / off according to a gate driving signal of the front stage stage supplied to the node and receives one of the first and second clock signals and outputs the output line as a gate driving signal of the current stage; And a pull-down transistor that is turned on to discharge the output line when the pull-up transistor is turned off.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 구성을 나타낸 회로도이다.4 is a circuit diagram showing the configuration of a shift register according to a first embodiment of the present invention.

본 발명의 제1 실시예에 따른 쉬프트 레지스터는 풀업 구동 트랜지스터(402), 방전 트랜지스터(404), 제1 교차 결합 피드백 회로(406), 제2 교차 결합 피드백 회로(408), 풀업 트랜지스터(410), 및 풀 다운 트랜지스터(412)를 포함한다.The shift register according to the first embodiment of the present invention includes a pull-up driving transistor 402, a discharge transistor 404, a first cross coupling feedback circuit 406, a second cross coupling feedback circuit 408, and a pull up transistor 410. , And a pull down transistor 412.

풀업 구동 트랜지스터(402)는 전단 스테이지의 게이트 구동 신호 (n-1)에 따라 턴 온/오프되어 상기 전단 스테이지의 게이트 구동 신호 (n-1)를 노드(N41)에 공급하여 충전한다. 방전 트랜지스터(404)는 다음단 스테이지의 게이트 구동 신호 (n+1)에 따라 턴 온/오프되어 상기 풀업 구동 트랜지스터(402)에 의해 충전된 상기 노드(N41)를 방전시킨다.The pull-up driving transistor 402 is turned on / off according to the gate driving signal n-1 of the previous stage to supply and charge the gate driving signal n-1 of the previous stage to the node N41. The discharge transistor 404 is turned on / off according to the gate driving signal n + 1 of the next stage to discharge the node N41 charged by the pull-up driving transistor 402.

제1 교차 결합 피드백 회로(406)는 제1 클럭 신호 clk1에 응답하여 상기 노드(N41)의 충전 및 방전을 제어한다. 제1 교차 결합 피드백 회로(406)는 상기 제1 클럭 신호를 수신하는 드레인과 게이트가 상호 연결된 제1 트랜지스터(T41), 게이트가 상기 제1 트랜지스터(T41)의 소오스에 연결되고 드레인이 상기 노드(N41)에 연결된 제2 트랜지스터(T42), 및 드레인이 상기 제1 트랜지스터(T41)의 소오스 및 제2 트랜지스터(T42)의 게이트에 연결되고 게이트가 상기 노드(N41)에 연결되는 제3 트랜지스터(T43)를 포함한다. The first cross coupled feedback circuit 406 controls the charging and discharging of the node N41 in response to the first clock signal clk1. The first cross-coupling feedback circuit 406 may include a first transistor T41 having a drain and a gate connected to each other, the gate of which is connected to a source of the first transistor T41, and the drain of the node receiving the first clock signal. A second transistor T42 connected to N41, and a third transistor T43 connected to a source of the first transistor T41 and a gate of the second transistor T42, and a gate connected to the node N41. ).

제2 교차 결합 피드백 회로(408)는 상기 제1 교차 결합 피드백 회로(406)와 상보적으로 동작하며, 제2 클럭 신호 clk2에 응답하여 상기 노드(N41)의 충전 및 방전을 제어한다. 상기 제2 교차 결합 피드백 회로(408)는 드레인 및 소오스가 각각 상기 노드(N41) 및 오프 전압 Voff에 연결된 제4 트랜지스터(T44), 드레인 및 게이트가 상호 연결되고, 소오스가 상기 제4 트랜지스터(T44)의 게이트에 연결된 제5 트랜지스터(T45), 드레인이 상기 제4 트랜지스터(T44)의 게이트 및 상기 제5 트랜지스터(T45)의 소오스에 연결된 제6 트랜지스터(T46)를 포함한다. 상기 제1 클럭 신호 clk1 및 상기 제2 클럭 신호 clk2의 위상은 상호 반전된 상태인 것이 바람직하다. 상기 제1 및 제2 클럭 신호 clk1 및 clk2의 고전압 레벨 구간은 저전압 레벨 구간과 같거나 작다.The second cross coupled feedback circuit 408 operates complementarily with the first cross coupled feedback circuit 406, and controls charging and discharging of the node N41 in response to the second clock signal clk2. The second cross coupling feedback circuit 408 includes a fourth transistor T44 having a drain and a source connected to the node N41 and an off voltage Voff, a drain and a gate connected to each other, and a source of the fourth transistor T44. And a fifth transistor T45 connected to the gate of the second transistor and a drain connected to the gate of the fourth transistor T44 and the source of the fifth transistor T45. Preferably, the phases of the first clock signal clk1 and the second clock signal clk2 are inverted with each other. The high voltage level section of the first and second clock signals clk1 and clk2 is less than or equal to the low voltage level section.

풀업 트랜지스터(410)는 상기 노드(N41)에 공급된 상기 전단 스테이지의 게이트 구동 신호 (n-1)에 따라 턴 온/오프되어 상기 제1 및 제2 클럭 신호 clk1 및 clk2 중 하나를 입력받아 출력 라인(414)으로 현재 스테이지의 게이트 구동 신호 n로서 출력한다.The pull-up transistor 410 is turned on / off according to the gate driving signal n-1 of the front stage supplied to the node N41 to receive and output one of the first and second clock signals clk1 and clk2. The line 414 outputs the gate driving signal n of the current stage.

풀 다운 트랜지스터(412)는 상기 풀업 트랜지스터(410)가 턴 오프된 경우, 상기 제2 클럭 신호 clk2에 따라 턴 온되어 상기 출력 라인(414)을 방전시킨다. 상기 풀 다운 트랜지스터(412)의 게이트는 상기 제2 클럭 신호 clk2에 연결된다. 상기 풀 다운 트랜지스터(412)의 소오스는 오프 전압 Voff에 연결되며, 드레인은 상기 풀업 트랜지스터(410)의 소오스에 연결된다.The pull-down transistor 412 is turned on according to the second clock signal clk2 when the pull-up transistor 410 is turned off to discharge the output line 414. The gate of the pull down transistor 412 is connected to the second clock signal clk2. The source of the pull down transistor 412 is connected to an off voltage Voff and the drain is connected to a source of the pull up transistor 410.

이하, 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 동작을 도 5및 도 6을 참조하여 설명한다.Hereinafter, the operation of the shift register according to the first embodiment of the present invention will be described with reference to FIGS. 5 and 6.

도 5는 도 4에 도시된 쉬프트 레지스터의 동작을 설명하는 파형도이다.FIG. 5 is a waveform diagram illustrating the operation of the shift register shown in FIG. 4.

도 5의 a)는 제1 클럭 신호 clk1, b)는 제2 클럭 신호 clk2, c)는 (n-1) 번째 게이트 라인 전압, d)는 제1 노드(N41)의 전압, e)는 n-번째 게이트 라인 전압, f)는 (n+1) 번째 게이트 라인 전압. g)는 제2 노드(N42)의 전압, 및 h)는 제3 노드(N43)의 전압을 나타낸다. 도 5의 a) 및 b)에서, TH는 고전압 Von 레벨 구간, TL은 저전압 Voff 레벨 구간을 나타낸다. 도 4의 쉬프트 레지스터는 TH≤TL이고, 제1 클럭 신호 clk1 및 제2 클럭 신호 clk2가 동시에 고전압 레벨 구간을 갖지 않은 경우에만 정상 동작한다. (n-1) 번째 게이트 라인 전압이 고전압 Von인 경우, 제2 클럭 신호 clk2는 고전압 레벨 구간에 있게 된다.5A shows the first clock signal clk1 and b) the second clock signal clk2 and c) the (n-1) th gate line voltage, d) the voltage of the first node N41, and e) n. -Th gate line voltage, f) is the (n + 1) th gate line voltage. g) represents the voltage of the second node N42, and h) represents the voltage of the third node N43. In a) and b) of FIG. 5, TH represents a high voltage Von level section, and TL represents a low voltage Voff level section. The shift register of FIG. 4 is TH≤TL and operates normally only when the first clock signal clk1 and the second clock signal clk2 do not have a high voltage level section at the same time. When the (n-1) th gate line voltage is the high voltage Von, the second clock signal clk2 is in the high voltage level section.

전단 스테이지의 출력(n-1)은 현재 스테이지의 제1 노드(N41)를 충전시킴으로써 현재 스테이지를 세트시키고, 다음 단 스테이지의 출력(n+1)은 현재 스테이지의 제1 노드(N41)를 방전시킴으로써 현재 스테이지를 리셋시킨다. 여기서, 제1 클럭 신호 clk1 및 제2 클럭 신호 clk는 상호 반대의 위상을 가진다.The output n-1 of the preceding stage sets the current stage by charging the first node N41 of the current stage, and the output n + 1 of the next stage stage discharges the first node N41 of the current stage. To reset the current stage. Here, the first clock signal clk1 and the second clock signal clk have opposite phases.

(n-1) 번째 게이트 라인 전압이 풀업 구동 트랜지스터(402)의 게이트에 인가되어 풀업 구동 트랜지스터(402)가 턴 온되면, 도 5d)에 도시된 바와 같이, 제1 노드(N41)가 충전된다. 이때, 제2 클럭 신호 clk2에 의하여 제2 교차 결합 피드백 회로(408)의 제5 트랜지스터(T45)가 턴 온되어 제2 노드(N42)가 충전되므로, 그 결과 제4 트랜지스터(T44)가 턴-온된다. 따라서, 제1 노드(N41)의 전압은 저전압 Voff로 감소하게 된다. 이 때, 풀업 구동 트랜지스터(402) 및 제4 트랜지스터(T44)의 W/L 비율을 제5 및 제6 트랜지스터(T45 및 T46)의 W/L 비율 보다 크게 한다면, 즉 {(W/L)402/(W/L)T44} > (W/L)T45/(W/L)T46} 조건을 만족한다면, 제1 노드(N41)의 전압은 제2 노드(N42)의 전압 보다 크게 된다. 따라서, 제6 트랜지스터(T46)의 턴 온으로 인한 제2 노드(N42)의 방전이 제4 트랜지스터(T44)의 턴 온으로 인한 제1 노드(N41)의 방전 보다 빨라 지게 된다. 그 결과, 교차 결합된 피드 백에 의하여 제4 트랜지스터(T44)가 턴 오프되고, 제46 트랜지스터(T46)가 턴 온된다. 따라서, 최종적으로 제2 노드(N42)의 전압은 저전압 Voff가 되고 제1 노드(N41)의 전압은 고전압 Von이 된다.When the (n−1) th gate line voltage is applied to the gate of the pull-up driving transistor 402 and the pull-up driving transistor 402 is turned on, as shown in FIG. 5D, the first node N41 is charged. . At this time, since the fifth transistor T45 of the second cross-coupling feedback circuit 408 is turned on by the second clock signal clk2, the second node N42 is charged. As a result, the fourth transistor T44 is turned off. Is on. Therefore, the voltage of the first node N41 is reduced to the low voltage Voff. At this time, if the W / L ratio of the pull-up driving transistor 402 and the fourth transistor T44 is larger than the W / L ratio of the fifth and sixth transistors T45 and T46, that is, {(W / L) 402 / (W / L) T44}> (W / L) T45 / (W / L) T46}, the voltage of the first node N41 becomes greater than the voltage of the second node N42. Therefore, the discharge of the second node N42 due to the turn on of the sixth transistor T46 is faster than the discharge of the first node N41 due to the turn on of the fourth transistor T44. As a result, the fourth transistor T44 is turned off by the cross-coupled feedback and the 46th transistor T46 is turned on. Accordingly, the voltage of the second node N42 becomes the low voltage Voff and the voltage of the first node N41 becomes the high voltage Von.

또한, 제1 노드(N41)는 풀업 트랜지스터(410)의 게이트에 연결되어 있으므로, 풀업 트랜지스터(410)가 턴 온되면, 그 소오스인 n 번째 게이트 라인 전압은 도 5 e)에 도시된 바와 같이, 제1 클럭 신호 clk1을 따라 가게 된다. 따라서, 제2 클럭 신호 clk2가 고전압 레벨인 경우, 제1 클럭 신호 clk1은 저전압 레벨이므로, n 번째 게이트 라인 전압은 저전압 Voff가 되어 패널 어레이의 n 번째 행은 오프 상태를 유지한다.In addition, since the first node N41 is connected to the gate of the pull-up transistor 410, when the pull-up transistor 410 is turned on, the n-th gate line voltage, the source thereof, is shown in FIG. 5E). The first clock signal clk1 is followed. Therefore, when the second clock signal clk2 is at the high voltage level, since the first clock signal clk1 is at the low voltage level, the n-th gate line voltage becomes the low voltage Voff so that the n-th row of the panel array remains off.

이어서, 제1 노드(N41)의 전압이 충전 상태를 유지하고 있는 동안, 제1 클럭 신호 clk1은 고전압 레벨이 되면서 게이트-드레인 간의 기생 커패시턴스를 통하여 부트스트랩 효과를 일으켜 제1 노드(N41)의 전압을 더욱 증가시키게 된다. 따라서, 제1 클럭 신호 clk1의 고전압 레벨 Von을 완전히 n 번째 게이트 라인 전압으로 전송하여 패널 어레이의 n 번째 행을 턴 온시킨다.Subsequently, while the voltage of the first node N41 is maintained in a charged state, the first clock signal clk1 becomes a high voltage level and causes a bootstrap effect through parasitic capacitance between the gate and the drain, so that the voltage of the first node N41 is increased. Will be increased further. Thus, the high voltage level Von of the first clock signal clk1 is completely transferred to the nth gate line voltage to turn on the nth row of the panel array.

다음, 제1 클럭 신호 clk1이 저전압 레벨 Voff가 되면, 패널 어레이의 n 번째 행을 방전시켜 저전압 레벨 Voff로 떨어 뜨린다. 이 때, 제2 클럭 신호 clk2는 고전압 레벨 Von이 되면서, 제2 노드(N42)를 충전시켜 제4 트랜지스터(T44)를 턴 온시킴으로써, 제1 노드(N41)를 방전시키려 한다. 그러나, 여전히 제1 노드(N41)의 전압이 제2 노드(N42)의 전압 보다 크므로, 제4 트랜지스터(T44)는 턴 오프 상태이고, 제6 트랜지스터(T46)는 턴 온 상태를 유지하려 한다. 따라서, 도 5 f)에 도시된 바와 같이, 쉬프트 레지스터의 다음 단계 출력인 (n+1) 번째 게이트 라인 전압을 방전 트랜지스터(404)의 게이트로 입력받음으로써 제1 노드(N41)가 방전을 시작될 수 있도록 한다. 방전 트랜지스터(404)를 통하여 방전이 시작되면, 제1 노드(N41)의 전압은 차츰 감소하게 되고, 그 결과 교차 결합 피드 백에 의하여 제2 노드(N42)는 충전 상태를 유지하여 제4 트랜지스터(T44)를 턴 온시키므로 제1 노드(N41)의 전압은 저전압 Voff가 된다. Next, when the first clock signal clk1 reaches the low voltage level Voff, the nth row of the panel array is discharged to fall to the low voltage level Voff. At this time, while the second clock signal clk2 becomes the high voltage level Von, the second node N42 is charged to turn on the fourth transistor T44 to discharge the first node N41. However, since the voltage of the first node N41 is still greater than the voltage of the second node N42, the fourth transistor T44 is turned off and the sixth transistor T46 is about to remain turned on. . Accordingly, as shown in FIG. 5 f), the first node N41 may start discharging by receiving the (n + 1) th gate line voltage, which is the next stage output of the shift register, as the gate of the discharge transistor 404. To help. When the discharge starts through the discharge transistor 404, the voltage of the first node N41 gradually decreases, and as a result, the second node N42 maintains a charge state by the cross-coupling feedback and thus the fourth transistor ( Since the voltage T44 is turned on, the voltage of the first node N41 becomes the low voltage Voff.

다음, 제1 클럭 신호 clk1이 고전압 Von이 되면, 제7 트랜지스터(T47)에 의해 제2 노드(N42)는 저전압 Voff가 되어 제4 트랜지스터(T44)가 턴 오프되어 제1 노드(N41)는 플로팅된다. 이때, 제1 내지 제3 트랜지스터(T41, T42, 및 T43)로 이루어진 제1 교차 결합 피드백 회로(406)의 교차 결합 피드백에 의해 제1 노드(N41)는 저전압 Voff로 유지되는데, 제1 클럭 신호 clk1이 제1 트랜지스터(T41)를 통해 제3 노드(N43)를 충전시키고, 그에 따라 제2 트랜지스터(T42)를 턴 온시킴으로써, 제1 노드(N41)의 전압은 저전압 Voff로 계속 유지되며, 이에 따라 제1 및 제3 트랜지스터(T41 및 T43)는 턴 오프 상태를 유지하게 된다.Next, when the first clock signal clk1 becomes the high voltage Von, the second node N42 becomes the low voltage Voff by the seventh transistor T47 so that the fourth transistor T44 is turned off and the first node N41 floats. do. At this time, the first node N41 is maintained at the low voltage Voff by the cross coupling feedback of the first cross coupling feedback circuit 406 including the first to third transistors T41, T42, and T43. clk1 charges the third node N43 through the first transistor T41 and accordingly turns on the second transistor T42 so that the voltage at the first node N41 is kept at a low voltage Voff, thereby Accordingly, the first and third transistors T41 and T43 remain turned off.

이어서, 제1 클럭 신호 clk1이 다시 저전압 레벨 Voff가 되면, 제2 클럭 신호 clk2가 다시 고전압 레벨 Von이 되어 제8 트랜지스터(T48)를 턴 온시켜 제3 노드(N43)를 저전압 Voff로 감소시킨다. 이때, 제4 내지 제6 트랜지스터(T44, T45, 및 T46)로 이루어진 제2 교차 결합 피드백 회로(408)의 교차 결합 피드백에 의해 제1 노드(N41)는 저전압 Voff로 유지된다.Subsequently, when the first clock signal clk1 becomes the low voltage level Voff again, the second clock signal clk2 becomes the high voltage level Von again to turn on the eighth transistor T48 to reduce the third node N43 to the low voltage Voff. At this time, the first node N41 is maintained at the low voltage Voff by the cross coupling feedback of the second cross coupling feedback circuit 408 including the fourth to sixth transistors T44, T45, and T46.

상기한 바와 같이, 본 발명에서는 위상이 반대인 제1 및 제2 클럭 신호 clk1 및 clk2에 맞추어 2개의 교차 결합 피드백 회로, 즉 제1 및 제2 교차 결합 피드백 회로(406 및 408)가 교대로 동작하면서 제2 및 제3 노드(N42 및 N43)에 직류 고전압이 걸리지 않도록 하여 제2 및 제4 트랜지스터(T42 및 T44)에 걸리는 전압 스트레스를 해결할 수 있다. 또한 2개의 교차 결합 피드백 회로가 교대로 제1 노드(N41)의 전압을 저전압 Voff로 유지시켜 종래 회로가 가지고 있던 동작의 안정성도 유지한다. 도 5의 g) 및 도 5의 h)의 파형을 겹쳐 보면, 도 3의 b)와 같은 형태로 되면서 종래 회로와 동일하게 동작하는 것을 알 수 있다.As described above, in the present invention, two cross-coupled feedback circuits, namely, first and second cross-coupled feedback circuits 406 and 408 alternately operate in response to the first and second clock signals clk1 and clk2 having opposite phases. While the DC high voltage is not applied to the second and third nodes N42 and N43, the voltage stress applied to the second and fourth transistors T42 and T44 can be solved. In addition, the two cross-coupling feedback circuits alternately maintain the voltage of the first node N41 at the low voltage Voff to maintain the stability of the operation of the conventional circuit. When the waveforms of g) of FIG. 5 and h) of FIG. 5 are superimposed, it can be seen that the same operation as that of the conventional circuit is achieved with the form as shown in FIG.

따라서, 본 발명은 종래 회로 동작에 영향을 끼치지 않으면서 종래 회로가 가지고 있던 게이트 전압 스트레스의 문제를 해결한다. 또한 제2 클럭 신호 clk2에 의하여 풀 다운 트랜지스터(412)가 턴 온되어 n 번째 게이트 라인 전압의 방전을 도움으로써 n 번째 게이트 라인 전압이 방전 트랜지스터(404) 또는 제4 트랜지스터(T44)의 W/L의 값에 영향을 덜 받으면서 완전히 방전되고, n 번째 게이트 라인 전압을 주기적으로 풀 다운 트랜지스터(412)를 통하여 방전시켜 줌으로써 n 번째 게이트 라인 전압이 오프 레벨을 유지하게 한다.Thus, the present invention solves the problem of gate voltage stress that a conventional circuit has without affecting conventional circuit operation. In addition, the pull-down transistor 412 is turned on by the second clock signal clk2 to assist the discharge of the n-th gate line voltage so that the n-th gate line voltage is W / L of the discharge transistor 404 or the fourth transistor T44. Fully discharged while being less affected by the value of, the nth gate line voltage is periodically discharged through the pull-down transistor 412 to maintain the nth gate line voltage at an off level.

도 6은 제1 및 제2 클럭 신호의 고전압 레벨 구간이 저전압 레벨 구간보다 작은 경우, 도 4에 도시된 쉬프트 레지스터의 동작을 설명하는 파형도이다.FIG. 6 is a waveform diagram illustrating an operation of the shift register illustrated in FIG. 4 when the high voltage level section of the first and second clock signals is smaller than the low voltage level section.

도 6의 a)는 제1 클럭 신호 clk1, b)는 제2 클럭 신호 clk2, c)는 (n-1) 번째 게이트 라인 전압, d)는 제1 노드(N41)의 전압, e)는 n 번째 게이트 라인 전압, f)는 (n+1) 번째 게이트 라인 전압, g)는 제2 노드(N42)의 전압, 및 h)는 제3 노드(N43)의 전압을 나타낸다. 도 6에 도시된 바와 같이, 본 발명에 따른 쉬프트 레지스터는 제1 및 제2 클럭 신호 clk1 및 clk2의 고전압 레벨 구간이 저전압 레벨 구간 보다 작은 경우에도 정상 동작한다.6A shows the first clock signal clk1 and b) the second clock signal clk2 and c) the (n-1) th gate line voltage, d) the voltage of the first node N41, and e) n. Is the (n + 1) th gate line voltage, g is the voltage at the second node N42, and h is the voltage at the third node N43. As shown in FIG. 6, the shift register according to the present invention operates normally even when the high voltage level section of the first and second clock signals clk1 and clk2 is smaller than the low voltage level section.

도 7은 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 구성을 나타낸 회로도이다.7 is a circuit diagram showing the configuration of a shift register according to a second embodiment of the present invention.

본 발명의 제2 실시예에 따른 쉬프트 레지스터는 풀업 구동 트랜지스터(702), 방전 트랜지스터(704), 제1 교차 결합 피드백 회로(706), 제2 교차 결합 피드백 회로(708), 풀업 트랜지스터(710), 및 풀 다운 트랜지스터(712)를 포함한다.The shift register according to the second embodiment of the present invention includes a pull-up driving transistor 702, a discharge transistor 704, a first cross coupling feedback circuit 706, a second cross coupling feedback circuit 708, and a pull up transistor 710. And a pull down transistor 712.

풀업 구동 트랜지스터(702)는 전단 스테이지의 게이트 구동 신호 (n-1)에 따라 턴 온/오프되어 상기 전단 스테이지의 게이트 구동 신호 (n-1)를 노드(N71)에 공급하여 충전한다. 방전 트랜지스터(704)는 다음단 스테이지의 게이트 구동 신호 (n-1)에 따라 턴 온/오프되어 상기 풀업 구동 트랜지스터(702)에 의해 충전된 상기 노드(N71)를 방전시킨다.The pull-up driving transistor 702 is turned on / off according to the gate driving signal n-1 of the front end stage to supply and charge the gate driving signal n-1 of the front end stage to the node N71. The discharge transistor 704 is turned on / off according to the gate driving signal n-1 of the next stage to discharge the node N71 charged by the pull-up driving transistor 702.

제1 교차 결합 피드백 회로(706)는 제1 클럭 신호 clk1에 응답하여 상기 노드(N71)의 충전 및 방전을 제어한다. 제1 교차 결합 피드백 회로(706)는 상기 제1 클럭 신호를 수신하는 드레인과 게이트가 상호 연결된 제1 트랜지스터(T71), 게이트가 상기 제1 트랜지스터(T71)의 소오스에 연결되고 드레인이 상기 노드(N71)에 연결된 제2 트랜지스터(T72), 및 드레인이 상기 제1 트랜지스터(T71)의 소오스 및 제2 트랜지스터(T72)의 게이트에 연결되고 게이트가 상기 노드(N71)에 연결되는 제3 트랜지스터(T73)를 포함한다. The first cross coupled feedback circuit 706 controls the charging and discharging of the node N71 in response to the first clock signal clk1. The first cross-coupling feedback circuit 706 may include a first transistor T71 having a drain and a gate coupled to each other, a gate connected to a source of the first transistor T71, and a drain of the node receiving the first clock signal. A second transistor T72 connected to N71 and a drain connected to a source of the first transistor T71 and a gate of the second transistor T72, and a third transistor T73 connected to a gate of the node N71. ).

제2 교차 결합 피드백 회로(708)는 상기 제1 교차 결합 피드백 회로(706)와 상보적으로 동작하며, 제2 클럭 신호 clk2에 응답하여 상기 노드(N71)의 충전 및 방전을 제어한다. 상기 제2 교차 결합 피드백 회로(708)는 드레인 및 소오스가 각각 상기 노드(N71) 및 오프 전압 Voff에 연결된 제4 트랜지스터(T74), 드레인 및 게이트가 상호 연결되고, 소오스가 상기 제4 트랜지스터(T74)의 게이트에 연결된 제5 트랜지스터(T75), 드레인이 상기 제4 트랜지스터(T74)의 게이트 및 상기 제5 트랜지스터(T75)의 소오스에 연결된 제6 트랜지스터(T76)를 포함한다. 상기 제1 클럭 신호 clk1 및 상기 제2 클럭 신호 clk2의 위상은 상호 반전된 상태인 것이 바람직하다. 상기 제1 및 제2 클럭 신호 clk1 및 clk2의 고전압 레벨 구간은 저전압 레벨 구간과 같거나 작다.The second cross coupling feedback circuit 708 operates complementary to the first cross coupling feedback circuit 706, and controls charging and discharging of the node N71 in response to the second clock signal clk2. The second cross coupling feedback circuit 708 includes a fourth transistor T74 having a drain and a source connected to the node N71 and an off voltage Voff, a drain and a gate connected to each other, and a source of the fourth transistor T74. A fifth transistor T75 connected to a gate of the second transistor, and a drain thereof includes a sixth transistor T76 connected to a gate of the fourth transistor T74 and a source of the fifth transistor T75. Preferably, the phases of the first clock signal clk1 and the second clock signal clk2 are inverted with each other. The high voltage level section of the first and second clock signals clk1 and clk2 is less than or equal to the low voltage level section.

풀업 트랜지스터(710)는 상기 노드(N71)에 공급된 상기 전단 스테이지의 게이트 구동 신호 (n-1)에 따라 턴 온/오프되어 상기 제1 및 제2 클럭 신호 clk1 및 clk2 중 하나를 입력받아 출력 라인(714)으로 현재 스테이지의 게이트 구동 신호 n로서 출력한다. The pull-up transistor 710 is turned on / off according to the gate driving signal n-1 of the front stage supplied to the node N71 to receive and output one of the first and second clock signals clk1 and clk2. The line 714 outputs the gate driving signal n of the current stage.

풀 다운 트랜지스터(712)는 상기 풀업 트랜지스터(710)가 턴 오프된 경우, 상기 제2 클럭 신호 clk2에 따라 턴 온되어 상기 출력 라인(714)을 방전시킨다. 상기 풀 다운 트랜지스터(712)의 게이트는 제2 클럭 신호 clk2, 상기 풀 다운 트랜지스터(712)의 소오스는 오프 전압 Voff에 연결되며, 드레인은 상기 풀업 트랜지스터(710)의 소오스에 연결된다.When the pull-up transistor 710 is turned off, the pull-down transistor 712 is turned on according to the second clock signal clk2 to discharge the output line 714. A gate of the pull down transistor 712 is connected to a second clock signal clk2, a source of the pull down transistor 712 is connected to an off voltage Voff, and a drain is connected to a source of the pull up transistor 710.

도 7은 도 4의 회로에서 제9 트랜지스터(T79)가 추가된 것이 다르다. 제9 트랜지스터(T79)의 소오스는 저전압인 오프 전압 Voff, 드레인은 출력 라인(714), 게이트는 제3 노드(N73)에 연결된다. 상기 제9 트랜지스터(T79)는 상기 출력 라인(714)을 방전시키는 역할을 한다.FIG. 7 differs from the addition of the ninth transistor T79 in the circuit of FIG. 4. A source of the ninth transistor T79 is connected to an off voltage Voff having a low voltage, a drain is connected to an output line 714, and a gate is connected to the third node N73. The ninth transistor T79 serves to discharge the output line 714.

도 5의 h)에서 제3 노드(N43)의 전압은 n 번째 게이트 라인 전압이 Von이 되는 구간에서만 도 5의 a)의 제1 클럭 신호 clk1과 다르므로, 결국 n 번째 게이트 라인 전압이 Voff가 되어야 하는 구간에서 제1 클럭 신호 clk1에 맞추어 주기적으로 n 번째 게이트 라인을 방전시켜 주는 역할을 한다. 따라서, n 번째 게이트 라인 전압이 Voff가 되어야 하는 구간에서 풀 다운 트랜지스터(712) 및 제9 트랜지스터(T79)에 의해 n 번째 게이트 라인 전압은 Voff로 항상 유지된다. 따라서, 회로는 더욱 안정된 동작을 하게 된다.In h) of FIG. 5, the voltage of the third node N43 is different from the first clock signal clk1 of a) of FIG. 5 only in a period where the n-th gate line voltage becomes Von, so that the n-th gate line voltage becomes Voff. It plays a role of periodically discharging the n-th gate line in accordance with the first clock signal clk1 in a section to be performed. Therefore, the n-th gate line voltage is always maintained at Voff by the pull-down transistor 712 and the ninth transistor T79 in the section where the n-th gate line voltage should be Voff. Thus, the circuit becomes more stable in operation.

도 8은 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 구성을 나타낸 회로도이다.8 is a circuit diagram showing the configuration of a shift register according to a third embodiment of the present invention.

본 발명의 제3 실시예에 따른 쉬프트 레지스터는 풀업 구동 트랜지스터(802), 방전 트랜지스터(804), 제1 교차 결합 피드백 회로(806), 제2 교차 결합 피드백 회로(808), 풀업 트랜지스터(810), 및 풀 다운 트랜지스터(812)를 포함한다. 풀업 구동 트랜지스터(802)는 전단 스테이지의 게이트 구동 신호 (n-1)에 따라 턴 온/오프되어 상기 전단 스테이지의 게이트 구동 신호 (n-1)를 노드(N81)에 공급하여 충전한다.The shift register according to the third embodiment of the present invention includes a pull-up driving transistor 802, a discharge transistor 804, a first cross coupling feedback circuit 806, a second cross coupling feedback circuit 808, and a pull up transistor 810. , And a pull down transistor 812. The pull-up driving transistor 802 is turned on / off according to the gate driving signal n-1 of the previous stage to supply and charge the gate driving signal n-1 of the previous stage to the node N81.

방전 트랜지스터(804)는 다음단 스테이지의 게이트 구동 신호 (n-1)에 따라 턴 온/오프되어 상기 풀업 구동 트랜지스터(802)에 의해 충전된 상기 노드(N81)를 방전시킨다.The discharge transistor 804 is turned on / off according to the gate driving signal n-1 of the next stage to discharge the node N81 charged by the pull-up driving transistor 802.

제1 교차 결합 피드백 회로(806)는 제1 클럭 신호 clk1에 응답하여 상기 노드(N41)의 충전 및 방전을 제어한다. 제1 교차 결합 피드백 회로(806)는 상기 제1 클럭 신호를 수신하는 드레인과 게이트가 상호 연결된 제1 트랜지스터(T81), 게이트가 상기 제1 트랜지스터(T81)의 소오스에 연결되고 드레인이 상기 노드(N81)에 연결된 제2 트랜지스터(T82), 및 드레인이 상기 제1 트랜지스터(T81)의 소오스 및 제2 트랜지스터(T82)의 게이트에 연결되고 게이트가 상기 노드(N81)에 연결되는 제3 트랜지스터(T83)를 포함한다.The first cross coupled feedback circuit 806 controls the charging and discharging of the node N41 in response to the first clock signal clk1. The first cross-coupling feedback circuit 806 may include a first transistor T81 having a drain and a gate connected to each other, the gate of which is connected to a source of the first transistor T81, and a drain of the node receiving the first clock signal. A second transistor T82 connected to N81 and a drain connected to a source of the first transistor T81 and a gate of the second transistor T82, and a third transistor T83 connected to a gate of the node N81. ).

제2 교차 결합 피드백 회로(808)는 상기 제1 교차 결합 피드백 회로(806)와 상보적으로 동작하며, 제2 클럭 신호 clk2에 응답하여 상기 노드(N81)의 충전 및 방전을 제어한다. 상기 제2 교차 결합 피드백 회로(808)는 드레인 및 소오스가 각각 상기 노드(N81) 및 오프 전압 Voff에 연결된 제4 트랜지스터(T84), 드레인 및 게이트가 상호 연결되고, 소오스가 상기 제4 트랜지스터(T84)의 게이트에 연결된 제5 트랜지스터(T85), 드레인이 상기 제4 트랜지스터(T84)의 게이트 및 상기 제5 트랜지스터(T85)의 소오스에 연결된 제6 트랜지스터(T86)를 포함한다. 상기 제1 클럭 신호 clk1 및 상기 제2 클럭 신호 clk2의 위상은 상호 반전된 상태인 것이 바람직하다. 상기 제1 및 제2 클럭 신호 clk1 및 clk2의 고전압 레벨 구간은 저전압 레벨 구간과 같거나 작다.The second cross coupling feedback circuit 808 operates complementary to the first cross coupling feedback circuit 806, and controls charging and discharging of the node N81 in response to the second clock signal clk2. The second cross coupling feedback circuit 808 includes a fourth transistor T84 having a drain and a source connected to the node N81 and an off voltage Voff, a drain and a gate connected to each other, and a source of the fourth transistor T84. The fifth transistor T85 is connected to the gate of the gate, and the drain thereof includes a sixth transistor T86 connected to the gate of the fourth transistor T84 and the source of the fifth transistor T85. Preferably, the phases of the first clock signal clk1 and the second clock signal clk2 are inverted with each other. The high voltage level section of the first and second clock signals clk1 and clk2 is less than or equal to the low voltage level section.

풀업 트랜지스터(810)는 상기 노드(N81)에 공급된 상기 전단 스테이지의 게이트 구동 신호 (n-1)에 따라 턴 온/오프되어 상기 제1 및 제2 클럭 신호 clk1 및 clk2 중 하나를 입력받아 출력 라인(814)으로 현재 스테이지의 게이트 구동 신호 n로서 출력한다. The pull-up transistor 810 is turned on / off according to the gate driving signal n-1 of the front stage supplied to the node N81 to receive and output one of the first and second clock signals clk1 and clk2. Output as line gate driving signal n of the current stage.

풀 다운 트랜지스터(812)는 상기 풀업 트랜지스터(810)가 턴 오프된 경우, 상기 제2 클럭 신호 clk2에 따라 턴 온되어 상기 출력 라인(814)을 방전시킨다. 상기 풀 다운 트랜지스터(812)의 게이트는 상기 제4 트랜지스터(T84)의 게이트 및 제6 트랜지스터(T86)의 드레인, 즉 상기 노드(N82)에 연결된다. 상기 풀 다운 트랜지스터(812)의 소오스는 오프 전압 Voff에 연결되며, 드레인은 상기 풀업 트랜지스터(810)의 소오스에 연결된다.When the pull-up transistor 810 is turned off, the pull-down transistor 812 is turned on according to the second clock signal clk2 to discharge the output line 814. The gate of the pull-down transistor 812 is connected to the gate of the fourth transistor T84 and the drain of the sixth transistor T86, that is, the node N82. A source of the pull down transistor 812 is connected to an off voltage Voff and a drain is connected to a source of the pull up transistor 810.

도 4의 회로에서 풀 다운 트랜지스터(412)의 게이트가 제2 클럭 신호 clk2에 연결되는 반해. 도 8의 회로에서는 풀다운 트랜지스터(812)의 게이트가 제2 노드(N82)에 연결된 것이 다르다. 도 5의 g)에서 제2 노드(N42)의 전압을 도 5의 b)의 제2 클럭 신호 clk2와 비교하면, (n-1) 번째 게이트 라인 전압이 Von이 되는 구간만 다르고, 이 구간에서는 n 번째 게이트 라인 전압이 저전압 Voff이므로, 도 8에서와 같이, 풀 다운 트랜지스터(812)의 게이트를 제2 노드(N82)에 연결해도 회로의 동작에는 전혀 변화가 없다. 따라서, 도 8의 회로는 도 4의 회로 동작과 동일하며, 풀 다운 트랜지스터(812)는 풀 다운 트랜지스터(412)의 역할과 동일하다.In the circuit of FIG. 4, the gate of the pull down transistor 412 is connected to the second clock signal clk2. In the circuit of FIG. 8, the gate of the pull-down transistor 812 is connected to the second node N82. When the voltage of the second node N42 is compared with the second clock signal clk2 of b) of FIG. 5 in FIG. 5 g), only the section where the (n-1) th gate line voltage becomes Von is different. Since the n-th gate line voltage is the low voltage Voff, as shown in FIG. 8, even when the gate of the pull-down transistor 812 is connected to the second node N82, there is no change in the operation of the circuit. Thus, the circuit of FIG. 8 is identical to the circuit operation of FIG. 4, and the pull down transistor 812 is identical to the role of the pull down transistor 412.

도 9는 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 구성을 나타낸 회로도이다.9 is a circuit diagram showing the configuration of a shift register according to a fourth embodiment of the present invention.

본 발명의 제4 실시예에 따른 쉬프트 레지스터는 풀업 구동 트랜지스터(902), 방전 트랜지스터(904), 제1 교차 결합 피드백 회로(906), 제2 교차 결합 피드백 회로(908), 풀업 트랜지스터(910), 및 풀 다운 트랜지스터(912)를 포함한다.The shift register according to the fourth embodiment of the present invention includes a pull-up driving transistor 902, a discharge transistor 904, a first cross coupling feedback circuit 906, a second cross coupling feedback circuit 908, and a pull up transistor 910. And a pull down transistor 912.

풀업 구동 트랜지스터(902)는 전단 스테이지의 게이트 구동 신호 (n-1)에 따라 턴 온/오프되어 상기 전단 스테이지의 게이트 구동 신호 (n-1)를 노드(N91)에 공급하여 충전한다. 방전 트랜지스터(904)는 다음단 스테이지의 게이트 구동 신호 (n-1)에 따라 턴 온/오프되어 상기 풀업 구동 트랜지스터(902)에 의해 충전된 상기 노드(N91)를 방전시킨다.The pull-up driving transistor 902 is turned on / off according to the gate driving signal n-1 of the previous stage to supply and charge the gate driving signal n-1 of the previous stage to the node N91. The discharge transistor 904 is turned on / off according to the gate driving signal n-1 of the next stage to discharge the node N91 charged by the pull-up driving transistor 902.

제1 교차 결합 피드백 회로(906)는 제1 클럭 신호 clk1에 응답하여 상기 노드(N41)의 충전 및 방전을 제어한다. 제1 교차 결합 피드백 회로(906)는 상기 제1 클럭 신호를 수신하는 드레인과 게이트가 상호 연결된 제1 트랜지스터(T91), 게이트가 상기 제1 트랜지스터(T91)의 소오스에 연결되고 드레인이 상기 노드(N91)에 연결된 제2 트랜지스터(T92), 및 드레인이 상기 제1 트랜지스터(T91)의 소오스 및 제2 트랜지스터(T92)의 게이트에 연결되고 게이트가 상기 노드(N91)에 연결되는 제3 트랜지스터(T93)를 포함한다. The first cross coupled feedback circuit 906 controls the charging and discharging of the node N41 in response to the first clock signal clk1. The first cross-coupling feedback circuit 906 may include a first transistor T91 having a drain and a gate connected to each other, the gate of which is connected to a source of the first transistor T91, and the drain of the node receiving the first clock signal. A second transistor T92 connected to N91 and a drain connected to a source of the first transistor T91 and a gate of the second transistor T92, and a third transistor T93 connected to a gate of the node N91. ).

제2 교차 결합 피드백 회로(908)는 상기 제1 교차 결합 피드백 회로(906)와 상보적으로 동작하며, 제2 클럭 신호 clk2에 응답하여 상기 노드(N91)의 충전 및 방전을 제어한다. 상기 제2 교차 결합 피드백 회로(908)는 드레인 및 소오스가 각각 상기 노드(N91) 및 오프 전압 Voff에 연결된 제4 트랜지스터(T94), 드레인 및 게이트가 상호 연결되고, 소오스가 상기 제4 트랜지스터(T94)의 게이트에 연결된 제5 트랜지스터(T95), 드레인이 상기 제4 트랜지스터(T94)의 게이트 및 상기 제5 트랜지스터(T95)의 소오스에 연결된 제6 트랜지스터(T96)를 포함한다. 상기 제1 클럭 신호 clk1 및 상기 제2 클럭 신호 clk2의 위상은 상호 반전된 상태인 것이 바람직하다. 상기 제1 및 제2 클럭 신호 clk1 및 clk2의 고전압 레벨 구간은 저전압 레벨 구간과 같거나 작다.The second cross coupling feedback circuit 908 operates complementary to the first cross coupling feedback circuit 906 and controls charging and discharging of the node N91 in response to the second clock signal clk2. The second cross coupling feedback circuit 908 includes a fourth transistor T94 having a drain and a source connected to the node N91 and an off voltage Voff, a drain and a gate connected to each other, and a source of the fourth transistor T94. The fifth transistor T95 is connected to the gate of the second transistor, and the drain thereof includes the sixth transistor T96 connected to the gate of the fourth transistor T94 and the source of the fifth transistor T95. Preferably, the phases of the first clock signal clk1 and the second clock signal clk2 are inverted with each other. The high voltage level section of the first and second clock signals clk1 and clk2 is less than or equal to the low voltage level section.

풀업 트랜지스터(910)는 상기 노드(N91)에 공급된 상기 전단 스테이지의 게이트 구동 신호 (n-1)에 따라 턴 온/오프되어 상기 제1 및 제2 클럭 신호 clk1 및 clk2 중 하나를 입력받아 출력 라인(914)으로 현재 스테이지의 게이트 구동 신호 n로서 출력한다. The pull-up transistor 910 is turned on / off according to the gate driving signal n-1 of the front stage supplied to the node N91 to receive and output one of the first and second clock signals clk1 and clk2. Output as line 914 gate drive signal n of the current stage.

풀 다운 트랜지스터(912)는 상기 풀업 트랜지스터(910)가 턴 오프된 경우, 상기 제2 클럭 신호 clk2에 따라 턴 온되어 상기 출력 라인(914)을 방전시킨다. 상기 풀 다운 트랜지스터(912)의 게이트는 상기 제4 트랜지스터(T94)의 게이트 및 제6 트랜지스터(T96)의 드레인, 즉 상기 노드(N92)에 연결된다. 상기 풀 다운 트랜지스터(912)의 소오스는 오프 전압 Voff에 연결되며, 드레인은 상기 풀업 트랜지스터(910)의 소오스에 연결된다.The pull-down transistor 912 is turned on according to the second clock signal clk2 when the pull-up transistor 910 is turned off to discharge the output line 914. The gate of the pull-down transistor 912 is connected to the gate of the fourth transistor T94 and the drain of the sixth transistor T96, that is, the node N92. A source of the pull down transistor 912 is connected to an off voltage Voff and a drain is connected to a source of the pull up transistor 910.

도 9는 도 8의 회로에서 제9 트랜지스터(T99)가 추가된 것이 다르다. 제9 트랜지스터(T99)의 소오스는 저전압인 오프 전압 Voff, 드레인은 출력 라인(914), 게이트는 제3 노드(N93)에 연결된다. 상기 제9 트랜지스터(T99)는 상기 출력 라인(914)을 방전시키는 역할을 한다. 풀 다운 트랜지스터(912)의 동작은 도 8의 경우와 동일하고, 제9 트랜지스터(T99)의 동작은 도 7의 경우와 동일하므로, 도 9의 회로 동작은 도 7의 경우와 동일하다. 9 differs from the addition of the ninth transistor T99 in the circuit of FIG. 8. A source of the ninth transistor T99 is connected to an off voltage Voff having a low voltage, a drain is connected to an output line 914, and a gate is connected to the third node N93. The ninth transistor T99 serves to discharge the output line 914. Since the operation of the pull-down transistor 912 is the same as that of FIG. 8, and the operation of the ninth transistor T99 is the same as that of FIG. 7, the circuit operation of FIG. 9 is the same as that of FIG. 7.

이상에서는 본 발명을 특정의 바람직한 실시예로서 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.Although the present invention has been described as a specific preferred embodiment, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described embodiments without departing from the gist of the present invention as claimed in the claims. Anyone with a variety of variations will be possible.

따라서, 본 발명은 비정질 실리콘 TFT는 게이트 전압 스트레스에 의해 문턱 전압이 크게 이동하므로, 종래 쉬프트 레지스터에서는 이와 같은 게이트 전압 스트레스에 의해 TFT 소자의 신뢰성이 떨어지고 회로가 오동작을 하게 된다. 하지만, 본 발명에서는 회로 제어 역할을 하는 노드의 전압을 클럭에 맞추어 충방전될 수 있도록 함으로써 TFT 소자의 신뢰성 문제를 해결 함과 동시에 회로의 신뢰성을 확보하여 회로가 정상 동작하도록 한다.Therefore, in the present invention, since the threshold voltage of the amorphous silicon TFT is largely shifted by the gate voltage stress, the reliability of the TFT element is degraded by the gate voltage stress in the conventional shift register, and the circuit malfunctions. However, in the present invention, the voltage of a node serving as a circuit control can be charged and discharged according to a clock, thereby solving the reliability problem of the TFT device and ensuring the reliability of the circuit so that the circuit operates normally.

도 1은 종래의 쉬프트 레지스터를 나타낸 회로도.1 is a circuit diagram showing a conventional shift register.

도 2는 도 1에 도시된 쉬프트 레지스터의 동작을 설명하는 파형도.FIG. 2 is a waveform diagram illustrating the operation of the shift register shown in FIG. 1. FIG.

도 3은 도 1에 도시된 종래의 쉬프트 레지스터에서 제1 및 제2 클럭 신호의 고전압 레벨 구간 및 저전압 레벨 구간이 동일한 경우, 제1 및 제2 노드의 전압을 나타낸 파형도.3 is a waveform diagram illustrating voltages of first and second nodes when the high voltage level section and the low voltage level section of the first and second clock signals are the same in the conventional shift register shown in FIG.

도 4는 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 구성을 나타낸 회로도.4 is a circuit diagram showing a configuration of a shift register according to the first embodiment of the present invention.

도 5는 제1 및 제2 클럭 신호의 고전압 레벨 구간 및 저전압 레벨 구간이 동일한 경우, 도 4에 도시된 쉬프트 레지스터의 동작을 설명하는 파형도.FIG. 5 is a waveform diagram illustrating the operation of the shift register shown in FIG. 4 when the high voltage level section and the low voltage level section of the first and second clock signals are the same. FIG.

도 6은 제1 및 제2 클럭 신호의 고전압 레벨 구간이 저전압 레벨 구간보다 작은 경우, 도 4에 도시된 쉬프트 레지스터의 동작을 설명하는 파형도.FIG. 6 is a waveform diagram illustrating the operation of the shift register shown in FIG. 4 when the high voltage level section of the first and second clock signals is smaller than the low voltage level section. FIG.

도 7은 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 구성을 나타낸 회로도.7 is a circuit diagram showing a configuration of a shift register according to a second embodiment of the present invention.

도 8은 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 구성을 나타낸 회로도.8 is a circuit diagram showing a configuration of a shift register according to a third embodiment of the present invention.

도 9는 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 구성을 나타낸 회로도. 9 is a circuit diagram showing a configuration of a shift register according to a fourth embodiment of the present invention.

*도면의 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

402: 풀업 구동 트랜지스터 404: 방전 트랜지스터 402: pull-up driving transistor 404: discharge transistor

406: 제1 교차 결합 피드백 회로 408: 제2 교차 결합 피드백 회로 406: first cross coupled feedback circuit 408: second cross coupled feedback circuit

410: 풀업 트랜지스터 412: 풀 다운 트랜지스터 410: pull-up transistor 412: pull-down transistor

414: 출력 라인 702: 풀업 구동 트랜지스터 414: output line 702: pull-up driving transistor

704: 방전 트랜지스터 706: 제1 교차 결합 피드백 회로 704: discharge transistor 706: first cross-coupled feedback circuit

708: 제2 교차 결합 피드백 회로 710: 풀업 트랜지스터 708: second cross-coupled feedback circuit 710: pull-up transistor

712: 풀 다운 트랜지스터 714: 출력 라인712: pull-down transistor 714: output line

802: 풀업 구동 트랜지스터 804: 방전 트랜지스터 802: pull-up driving transistor 804: discharge transistor

806: 제1 교차 결합 피드백 회로 808: 제2 교차 결합 피드백 회로 806: First cross coupled feedback circuit 808: Second cross coupled feedback circuit.

810: 풀업 트랜지스터 812: 풀 다운 트랜지스터810: pull up transistor 812: pull down transistor

904: 출력 라인 902: 풀업 구동 트랜지스터904: Output line 902: Pull-up drive transistor

804: 방전 트랜지스터 906: 제1 교차 결합 피드백 회로 804: discharge transistor 906: first cross-coupling feedback circuit

908: 제2 교차 결합 피드백 회로 910: 풀업 트랜지스터 908: second cross-coupled feedback circuit 910: pull-up transistor

912: 풀 다운 트랜지스터 914: 출력 라인912: pull-down transistor 914: output line

Claims

A pull-up driving transistor turned on / off according to a gate driving signal of a previous stage to supply and charge a gate driving signal of the previous stage to a node;

A discharge transistor that is turned on / off according to a gate driving signal of a next stage to discharge the node charged by the pull-up driving transistor;

A first cross coupled feedback circuit for controlling charging and discharging of the node in response to a first clock signal;

A second cross coupled feedback circuit operatively complementary to the first cross coupled feedback circuit, the second cross coupled feedback circuit controlling charge and discharge of the node in response to a second clock signal;

A pull-up transistor which is turned on / off according to a gate driving signal of the front stage stage supplied to the node and receives one of the first and second clock signals and outputs the output line as a gate driving signal of the current stage; And

And a pull-down transistor that is turned on to discharge the output line when the pull-up transistor is turned off.

The method of claim 1, wherein the phases of the first clock signal and the second clock signal are inverted with each other, and the high voltage level section of the first and second clock signals is equal to or smaller than the low voltage level section. Shift register.

The shift register of claim 1, wherein the pull-up driving transistor has a drain and a gate commonly connected to a gate driving signal of a front stage, and a source connected to the node.

The shift register of claim 1, wherein the discharge transistor includes a drain connected to the node, a source connected to an off voltage, and a gate connected to a gate driving signal of a next stage.

2. The circuit of claim 1, wherein the first cross-coupling feedback circuit comprises: a first transistor having a drain and a gate interconnected to receive the first clock signal; a gate connected to a source of the first transistor; A second transistor connected to an off voltage and a drain connected to a source of the first transistor and a gate of a second transistor, and a third transistor connected at a gate thereof to the node,

The second cross-coupled feedback circuit may include a fourth transistor having a drain and a source connected to the node and an off voltage, respectively, and a fifth transistor having a source connected to the gate of the fourth transistor, and a drain having the fourth transistor. And a sixth transistor connected to the gate of the fourth transistor and the source of the fifth transistor.

2. The method of claim 1, wherein a source and a drain of the pull-down transistor are connected to an off voltage and a source of the pull-up transistor, respectively, and the gate of the pull-down transistor is connected to the second clock signal, the gate of the fourth transistor, and the second transistor. A shift register, characterized in that it is connected to one of the drains of six transistors.

The transistor of claim 5, wherein the transistor is turned on / off according to the second clock signal to discharge a node formed between a gate of the second transistor, a source of the first transistor, and a drain of the third transistor. And a transistor configured to be turned on / off in response to a clock signal to discharge a node formed between the gate of the fourth transistor, the source of the fifth transistor, and the drain of the sixth transistor.

8. The device of claim 7, wherein a source and a drain are respectively connected to an off voltage and the output line, and a gate is connected to a node formed between the source of the first transistor, the gate of the second transistor, and the drain of the third transistor. And a transistor for discharging said output line.