KR20050086075A - 메모리 모듈 및 이의 신호 라인 배치 방법 - Google Patents

메모리 모듈 및 이의 신호 라인 배치 방법 Download PDF

Info

Publication number
KR20050086075A
KR20050086075A KR1020040012406A KR20040012406A KR20050086075A KR 20050086075 A KR20050086075 A KR 20050086075A KR 1020040012406 A KR1020040012406 A KR 1020040012406A KR 20040012406 A KR20040012406 A KR 20040012406A KR 20050086075 A KR20050086075 A KR 20050086075A
Authority
KR
South Korea
Prior art keywords
group
branch
signal line
memories
point
Prior art date
Application number
KR1020040012406A
Other languages
English (en)
Other versions
KR100593439B1 (ko
Inventor
윤칠남
소병세
이정준
이재준
박영준
유일성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040012406A priority Critical patent/KR100593439B1/ko
Priority to US11/064,671 priority patent/US7106613B2/en
Priority to JP2005049383A priority patent/JP4354922B2/ja
Publication of KR20050086075A publication Critical patent/KR20050086075A/ko
Application granted granted Critical
Publication of KR100593439B1 publication Critical patent/KR100593439B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09254—Branched layout
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

본 발명은 메모리 모듈 및 이의 신호라인 배치 방법을 공개한다. 이 메모리 모듈의 신호라인 배치 방법은 메모리들을 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 1 그룹과 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 2 그룹으로 분류하여 배치하는 단계; 상기 메모리들 각각과 대응되는 제 1 분기점들을 배치하고, 각 메모리와 상기 메모리에 대응되는 상기 제 1 분기점을 제 1 신호라인으로 각각 연결하는 단계; 상기 제 2 그룹의 중앙지점에 제 2 분기점을 배치하고, 상기 제 2 그룹의 제 1 분기점들간 및 상기 제 2 그룹의 제 1 분기점과 상기 제 2 분기점간을 제 2 신호라인으로 각각 연결하는 단계; 상기 제 2 그룹의 중앙 지점에 외부의 신호를 수신하기 위한 제 3 분기점을 배치하고, 상기 제 3 분기점과 상기 제 2 그룹의 제 2 분기점을 제 3 신호라인으로 연결하는 단계; 및 상기 제 2 그룹의 제 2 분기점과 상기 제 1 그룹의 제 1 분기점을 제 4 신호라인으로 연결하는 단계를 구비하는 것을 특징으로 한다. 따라서 현재의 적층 구조 및 메모리의 배치 구조를 유지하면서도 메모리들 각각에 항상 안정된 신호를 제공하여 줄 수 있도록 하여 메모리 모듈의 타임 마진을 증대시켜 반도체가 보다 고속화 및 고밀도화 될 수 있도록 지원하여 준다.

Description

메모리 모듈 및 이의 신호 라인 배치 방법{Memory module and method for arranging signal line of it}
본 발명은 메모리 모듈에 관한 것으로, 특히 메모리 모듈의 신호 라인 배치 방법에 관한 것이다.
메모리 모듈(Memory Module)은 컴퓨터 시스템들에서 메모리 확장을 위해 사용되는 것으로, 복수개의 메모리(RAM, DRAM, SDRAM)들이 위치되는 하나의 카드 형태로 구성되어, 컴퓨터 시스템의 주기판(mother-board)에 위치하는 확장 슬롯에 연결된다.
도 1은 일반적인 메모리 모듈의 외관을 도시한 도면으로, 도면에 도시된 바와 같이, 메모리 모듈은 입출력 패드(1)와, 레지스터(2)와, 동기화 신호 발생부(3)와, 복수개의 메모리들(41~49)로 구성된다.
입출력 패드(1)는 컴퓨터 시스템의 주기판의 확장 슬롯과 연결되어, 컴퓨터 시스템으로부터 전송되는 데이터와 커맨드 신호와 어드레스 신호와 속도조절 정보를 수신하여 메모리 모듈의 내부회로에 재전송하고, 메모리 모듈의 내부회로로부터 발생되는 데이터를 수신하여 컴퓨터 시스템의 주기판으로 재전송하여 준다.
레지스터(2)는 컴퓨터 시스템으로부터 전송되는 커맨드 신호와 어드레스 신호를 입출력 패드(1)를 통해 수신하여, 버퍼하고, 동기화 신호 발생부(3)로부터 전송되는 동기화 신호에 따라 버퍼링된 커맨드 신호와 어드레스 신호를 각 메모리들(41 ~49)에전송한다.
동기화 신호 발생부(3)는 입출력 패드(1)를 통해 전송되는 속도 조절 정보를 응답하여 메모리 모듈의 내부회로에서 필요로 하는 동기화 신호를 발생하여, 레지스터(2)와 복수개의 메모리들(41 ~49)에 제공한다.
일반적으로 동기화 신호 발생부(3)로는 PLL(Phase Locked-Loop) 회로가 적용된다.
복수개의 메모리들(41 ~ 49) 각각은 입출력 패드(1)를 통해 전송되는 데이터를 수신하고, 레지스터(2)로부터 전송되는 커맨트 신호와 어드레스 신호에 따라 해당 동작을 수행하여 준다.
이와 같이 구성되는 메모리 모듈은 메모리 패키지 형태에 따라 크게 SIMM(Single In-Line memory Module)과 DIMM(Dual In-Line Memory Module)으로 나뉜다.
SIMM은 도 1 과 같이 구성되는 메모리 모듈이 단면 또는 양면에 배치되고, 단면 또는 양면의 입출력 패드가 전기적으로 연결되어 동일한 동작을 수행하여 주는 것이고, DIMM(Dual In-line Memory Module)은 각 단면의 입출력 패드들이 전기적으로 완전히 독립되어, 각 입출력 패드를 통해 개별적인 데이터를 전송하는 것으로, 이와 같은 DIMM은 모듈의 물리적인 크기 증가를 억제하면서 메모리 모듈의 밀도를 증가시켜 준다.
이와 같은 메모리 모듈에서 특히 관심을 가지는 분야는 도 1의 복수개의 메모리들이 컴퓨터 시스템으로부터 전송되는 커맨드 신호 및 어드레스 신호를 수신하기 위한 신호 라인 배치 방법에 관한 것이다.
도 2는 종래의 기술에 따른 메모리 모듈의 신호 라인 배치 구조를 도시한 도면이다.
도면에 도시된 바와 같이, 홀수개 즉, 아홉 개의 메모리들(41 ~ 49)을 구비하는 경우, 홀수개 즉, 다섯 개의 메모리들(41 ~ 45)로 구성되는 제 1 그룹(G1)과, 짝수개 즉, 네 개의 메모리들(46 ~ 49)로 구성되는 제 2 그룹(G2)으로 분류한다.
그리고 메모리 모듈의 중앙 즉, 제 1 그룹(G1)과 제 2 그룹(G2)의 중앙 지점에 레지스터(2)를 배치한다.
제 1 레이어에 먼저 레지스터(2), 홀수개의 메모리들(41 ~ 49)들을 배치하고, 홀수개의 메모리들(41 ~ 49) 각각에 대응되는 홀수개의 제 1 VIA들(V11~ V19)을 배치하고, 홀수개의 메모리들(41 ~ 49) 각각과, 각 메모리(41 ~ 49)에 대응되는 제 1 VIA들(V11~ V19)을 각각 연결하는 제 1 신호라인들(SL11 ~ SL19)을 배치한다.
이때 각 VIA는 상이한 레이어에 위치하되, 동일한 지점에 위치하는 VIA와 연결되어 각 층간을 연결하여 준다.
또한 컴퓨터 시스템으로부터 전송되는 커맨드 신호 및 어드레스 신호를 수신하는 입출력 패드(1)와 레지스터(2)를 연결하는 제 4 신호라인(SL41)을 배치한다.
또한 제 1 그룹(G1)과 제 2 그룹(G2)으로 레지스터(2)의 출력 신호를 각각 인가하기 위한 제 4 VIA들(V41, 42)을 배치하고, 레지스터(2)와 제 4 VIA들(V41, V42) 각각을 연결하는 제 4 신호라인들(SL42, SL43)을 배치한다.
제 2 레이어에는 제 1 레이어에 배치된 제 1 VIA들(V11~ V19) 각각과 층간 연결을 수행하기 위한 제 2 VIA들(V21~ V210)을 배치한다. 또한 제 2 그룹(G2)의 중앙 지점에는 제 3 레이어와의 층간 연결을 수행하기 위한 제 2 VIA(V28)을 더 배치한다.
또한, 제 1 그룹(G1)의 제 2 VIA들(V21~ V25)사이를 연결하기 위한 제 2 신호라인들(SL21 ~ SL24)과, 제 2 그룹(G2)의 제 2 VIA들(V26~V210)사이를 연결하기 위한 제 2 신호라인들(SL25 ~ SL28)을 배치한다.
제 3 레이어에는 각 그룹(G1, G2)의 중앙 지점에 제 2 VIA들(V23, V28) 각각과 층간 연결을 수행하기 위한 제 3 VIA들(V31, V33)을 배치한다. 그리고 제 1 그룹(G1)과 제 2 그룹(G2)의 중앙 지점에 레지스터(2)의 출력신호를 각 그룹(G1, G2)으로 분배하기 위한 제 4 VIA(V41, V42)와 층간 연결을 수행하기 위한 제 3 VIA들(V32, V34)을 배치하여 준다.
그리고 제 1 그룹(G1)과 제 2 그룹(G2)의 중앙 지점에 위치하는 제 3 VIA(V32)와 각 그룹(G1, G2)의 중앙 지점에 위치하는 각 제 3 VIA(V31, V33)사이를 연결하는 제 3 신호라인들(SL31 ~ SL32)을 제 3 레이어에 배치하여 준다.
이상과 같은 신호라인 배치 구조를 가지는 메모리 모듈은 도면에 도시된 바와 같이 적층 구조를 가지는 적층 패키지 메모리 모듈로서, 제 1 신호라인들(SL11 ~ SL19) 및 제 4 신호라인들(SL41, SL42), 제 2 신호라인들(SL21 ~ SL28), 제 3 신호라인들(SL31 ~ SL32)은 각기 다른 레이어에 배치되고, 각기 다른 레이어에 배치된 이들 신호라인은 상이한 레이어에 위치하되, 동일한 지점에 배치되는 VIA을 통해 연결되어 진다.
그러나 메모리 모듈이 홀수개의 메모리를 구비하는 경우, 이상과 같은 방법으로 신호라인을 배치하면, 레지스터(2) 즉, 메모리 모듈의 중앙 지점의 좌측 또는 우측에는 필연적으로 홀수개의 메모리들이 배치되게 된다.
만약, 도면에서와 같이, 좌측 즉, 제 1 그룹(G1)에는 홀수개의 메모리(41 ~ 45)가 배치되고, 우측에는 즉, 제 2 그룹(G2)에는 짝수개의 메모리들(46 ~ 49)이 배치되면, 제 2 그룹(G2)의 짝수개의 메모리들(41 ~ 45) 각각은 제 1 신호라인들(SL16 ~ SL19)과 제 2 신호라인들(SL25 ~ SL28)과 제 3 신호라인(SL31)을 구비하고, 레지스터(2)로부터 출력되는 신호를 이들 신호라인들을 통해 수신하게 된다.
즉, 우측에 배치된 짝수개의 메모리들(46 ~ 49)의 신호라인 로딩은 거의 일정하게 되고, 이에 따라 각 메모리(46 ~ 49)는 일정한 신호 라인 로딩에 의해 일정 값이 감쇄된 크기를 가지는 신호를 인가받게 된다.
또한 제 1 그룹(G2) 메모리들의 신호라인 로딩 구조는 대칭구조로서, 이는 입력 신호의 반사(reflection)를 상쇄시켜 주어 각 메모리에 인가되는 신호의 왜곡을 감소시켜준다.
반면에, 제 1 그룹(G1)의 일부 메모리들(41, 42, 44, 45)은 제 1 신호라인들(SL11, SL12, SL14, S15), 제 2 신호라인들(SL21 ~ SL24), 및 제 3 신호라인(SL32)을 신호라인 로딩으로 가지고, 제 1 그룹(G1)의 중앙 지점에 배치된 메모리(43)는 제 1 신호라인(SL13)과 제 3 신호라인(SL31)을 신호라인 로딩으로 가지게 된다.
이에 중앙지점에 배치된 메모리(43)의 신호라인 로딩은 작아지게 되어 항상 다른 메모리들(41, 42, 44, 45)보다 상대적으로 크기가 큰 신호를 입력받게 되는 문제가 있었다.
또한, 중앙지점에 배치된 메모리(43)의 신호라인 로딩 구조는 다른 메모리들(41, 42, 44, 45)의 신호라인 로딩 구조에 대해 비대칭적인 구조를 가지게 되어, 메모리(43)의 입력 신호가 반사(reflection)로 인한 왜곡(distortion)을 가지게 되는 문제가 발생하게 되었다.
도 3은 종래의 기술에 따른 각 메모리에 인가되는 신호들의 다이아그램을 도시한 도면으로, 종래의 메모리 모듈의 신호 라인 배치 구조에 의해 발생되는 상기의 문제점을 잘 나타내어 준다.
도면에 도시된 바와 같이, 제 1 그룹(G1)의 중앙 지점에 위치하는 메모리(43)에 입력되는 신호는 KNEE의 형태의 왜곡을 가지게 된다.
이러한 KNEE의 발생은 가장 최악(worst)의 형태로 신호 유효 창(Valid Window)의 크기를 감소시켜, 신호의 타임 마진을 해치는 요인이 된다.
이러한 문제점은 반도체가 점차 고속화 및 고밀도화 되어가고 있는 시점에서 더욱 큰 문제로 대두되고 있다.
이를 해결하기 위해 종래에는 홀수개의 메모리들의 중앙에 위치하는 메모리(43)의 제 1 신호라인(SL13)을 다른 메모리(41 ~ 42, 44 ~ 49)의 제 1 신호라인들(SL41 ~ SL42, SL44 ~ SL49)보다 길도록 하여 신호라인 로딩을 증가시켜 종래의 문제점을 해결하고자 하였으나, 제 1 신호라인이 배치되는 공간의 제한으로 인해 별다른 효과를 제공하지 못하였었다.
본 발명의 목적은 메모리들 각각의 신호라인의 로딩을 균일하도록 하여 보다 메모리들 각각에 안정화된 신호를 제공할 수 있도록 하는 메모리 모듈 및 이의 신호라인 배치 방법을 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 제 1 형태에 따른 메모리 모듈은 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 1 그룹과 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 2 그룹으로 분류되는 메모리들; 상기 메모리들 각각과 대응되는 제 1 분기점들을 구비하고, 상기 각 메모리와 상기 각 제 1 분기점을 연결하는 제 1 신호라인들; 상기 제 2 그룹의 중앙 지점에 위치되는 제 2 분기점을 구비하고, 상기 제 2 그룹의 제 1 분기점들간 및 상기 제 2 그룹의 제 1 분기점과 상기 제 2 분기점간을 각각 연결하는 제 2 신호라인들; 외부의 신호를 수신하기 위한 제 3 분기점을 구비하고, 상기 제 3 분기점과 상기 제 2 그룹의 제 2 분기점을 연결하는 제 3 신호라인; 및 상기 제 2 그룹의 제 2 분기점과 상기 제 1 그룹의 제 1 분기점을 연결하는 제 4 신호라인을 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 2 형태에 따른 메모리 모듈은 적어도 3개 이상의 홀수개의 메모리를 동일하게 구비하는 적어도 2 개 이상의 짝수개의 그룹들을 가지며, 상기 그룹들 각각은 상기 짝수개의 그룹들의 중앙 지점으로부터 먼 곳에 위치하는 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 1 소그룹과, 상기 짝수개의 그룹들의 중앙 지점에 인접하여 위치하는 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 2 소그룹으로 분류되는 메모리들과, 상기 메모리들 각각과 대응되는 제 1 분기점들을 구비하고, 상기 각 메모리와 상기 각 제 1 분기점을 연결하는 제 1 신호라인들과, 상기 각 제 2 소그룹의 중앙 지점에 위치되는 제 2 분기점들을 구비하고, 상기 제 2 분기점들 각각과, 상기 제 2 분기점과 동일한 소그룹내에 위치하며 상기 제 2 분기점에 인접 배치된 제 1 분기점들 각각을 연결하는 제 2 신호라인들과, 외부의 신호를 수신하고, 상기 짝수개의 그룹들의 중앙 지점에 위치되는 제 3 분기점을 구비하고, 상기 제 3 분기점과 상기 제 3 분기점과 인접하여 위치되는 상기 그룹의 제 1 분기점을 각각 연결하는 제 3 신호라인들과, 상기 제 2 분기점들 각각과, 상기 각 제 2 분기점과 동일한 그룹내에 위치되는 상기 제 1 소그룹의 제 1 분기점을 연결하는 제 4 신호라인들을 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 1 형태에 따른 메모리 모듈의 신호라인 배치 방법은 메모리들을 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 1 그룹과 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 2 그룹으로 분류하여 배치하는 단계; 상기 메모리들 각각과 대응되는 제 1 분기점들을 배치하고, 각 메모리와 상기 메모리에 대응되는 상기 제 1 분기점을 제 1 신호라인으로 각각 연결하는 단계; 상기 제 2 그룹의 중앙지점에 제 2 분기점을 배치하고, 상기 제 2 그룹의 제 1 분기점들간 및 상기 제 2 그룹의 제 1 분기점과 상기 제 2 분기점간을 제 2 신호라인으로 각각 연결하는 단계; 상기 제 2 그룹의 중앙 지점에 외부의 신호를 수신하기 위한 제 3 분기점을 배치하고, 상기 제 3 분기점과 상기 제 2 그룹의 제 2 분기점을 제 3 신호라인으로 연결하는 단계; 및 상기 제 2 그룹의 제 2 분기점과 상기 제 1 그룹의 제 1 분기점을 제 4 신호라인으로 연결하는 단계를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 2 형태에 따른 메모리 모듈의 신호라인 배치 방법은 메모리들을 적어도 3개 이상의 홀수개의 메모리를 동일하게 구비하는 적어도 2 개 이상의 짝수개의 그룹들로 분류하고, 상기 짝수개의 그룹들 각각을 다시 상기 짝수개의 그룹들의 중앙 지점으로부터 먼 곳에 위치하는 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 1 소그룹과 상기 짝수개의 그룹들의 중앙 지점에 인접하여 위치하는 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 2 소그룹으로 분류하여 배치하는 단계와, 상기 메모리들 각각과 대응되는 제 1 분기점들을 배치하고, 상기 각 메모리와 상기 각 제 1 분기점을 제 1 신호라인으로 각각 연결하는 단계와, 상기 각 제 2 소그룹의 중앙 지점에 위치되는 제 2 분기점들을 배치하고, 상기 제 2 분기점들 각각과, 상기 제 2 분기점과 동일한 소그룹내에 위치하며 상기 제 2 분기점에 인접 배치된 제 1 분기점들 각각을 제 2 신호라인으로 연결하는 단계와, 외부의 신호를 수신하고, 상기 짝수개의 그룹들의 중앙 지점에 위치되는 제 3 분기점을 구비하고, 상기 제 3 분기점과 상기 제 3 분기점과 인접하여 위치되는 상기 그룹의 제 1 분기점들 각각을 제 3 신호라인으로 연결하는 단계와, 상기 제 2 분기점들 각각과, 상기 각 제 2 분기점과 동일한 그룹내에 위치되는 상기 제 1 소그룹의 제 1 분기점들 각각을 제 4 신호라인으로 연결하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 메모리 모듈 및 이의 신호라인 배치 방법을 설명하면 다음과 같다.
도 4는 본 발명의 제 1 실시예에 따른 메모리 모듈의 신호 라인 배치 구조를 도시한 도면이다.
도면에 도시된 바와 같이, 본 발명의 메모리 모듈의 적층 구조, 제 1 레이어에 배치되는 구성요소(메모리와 레지스터)와 제 1 및 제 4신호라인의 배치 구조는 종래의 기술에서와 동일하도록 한다. 이와 관련된 상세한 설명은 생략하기로 한다.
또한 레지스터(2)의 우측에 배치되는 제 2 그룹(G2)의 메모리들(46 ~ 49) 의 신호라인 배치 구조는 종래의 기술과 동일하도록 하고, 이에 대한 상세한 설명은 생략하기로 한다.
반면에 레지스터(2)의 좌측에 배치되는 제 1 그룹(G1)의 메모리들(41 ~ 45)의 신호라인을 이하의 방법을 통해 배치하여 종래의 문제점을 해결한다.
먼저, 제 2 레이어에는 제 1 레이어에 배치된 제 1 VIA들(V11~ V19) 각각과 층간 연결을 수행하기 위한 제 2 VIA들(V21~ V23, V25 ~ V211)을 배치하고. 제 1 그룹(G1)의 제 2 소그룹(G12)의 중앙 지점에는 제 3 레이어와의 층간 연결을 수행하기 위한 제 2 VIA(V24)을 배치한다.
그리고 제 1 그룹(G1)의 제 2 소그룹(G12)의 제 2 VIA들(V22~ V26) 사이를 연결하기 위한 제 2 신호라인들(SL21 ~ SL24)을 배치한다.
제 3 레이어에는 제 1 소그룹(G11)의 제 2 VIA(V21)와, 제 2 소그룹(G12)의 중앙 지점에 위치하는 제 2 VIA(V24)와 층간 연결을 수행하기 위한 제 3 VIA들(V31, V32)을 배치한다.
또한 레지스터(2)의 출력신호를 제 1 그룹(G1)으로 분배하기 위한 제 4 VIA(V41)와 층간 연결을 수행하기 위한 제 3 VIA(V33)을 배치하여 준다.
그리고 제 1 그룹(G1)의 제 3 VIA들(V31, V33)사이를 연결하는 제 3 신호라인들(SL31, SL32)을 배치한다.
이와 같이 본 발명의 기술에서는 메모리 모듈이 홀수개의 메모리를 구비할 경우, 제 3 레이어에 별도의 신호라인(SL31)을 추가로 더 배치하고, 이 신호라인(SL31)을 통해 메모리 모듈의 가장자리에 위치하는 메모리(41)에 외부의 신호를 인가하여 준다.
이에 홀수개의 메모리들 모두가 균일한 신호라인의 로딩을 거치는 신호를 인가받도록 하여, 종래에서와 같이 특정 메모리가 레지스터의 출력 신호를 직접 인가받게 되는 것을 방지하였다.
이때 제 3 신호라인(SL31)은 비교적 공간이 여유가 있는 제 3 레이어에 배치되게 되므로, 라우팅의 제약 없이 종래의 메모리 모듈의 적층을 그대로 유지할 수 있다.
따라서 도 4의 각 메모리에 인가되는 신호는 도 5에 도시된 바와 같이, KNEE의 형태의 왜곡을 가지지 않게 된다.
또한, 가장자리에 배치된 메모리 이외의 짝수개 메모리들의 신호라인의 로딩은 대칭적 구조를 가지게 됨에 따라, 이들에 인가되는 신호의 특성도 보다 좋아지게 된다.
따라서 본 발명의 기술은 특정 메모리에 인가되는 신호가 KNEE 형태의 왜곡을 가지는 것을 방지할 뿐만 아니라, 신호 유효 창의 크기도 증대하여 준다. 즉, 신호의 타임 마진을 증대시켜 반도체가 보다 고속화 및 고밀도화 될 수 있도록 지원하여 준다.
상기에서는 레지스터를 구비하는 메모리 모듈의 신호 라인 배치 구조에 대하여 설명하였으나, 이하의 도 6에서는 레지스터를 구비하지 않는 메모리 모듈의 신호 라인 배치 구조에 대해 설명하기로 한다.
도 6은 본 발명의 제 2 실시예에 따른 메모리 모듈의 신호 라인 배치 구조를 도시한 도면이다.
도 4와 동일한 구조를 가지는 도 6의 신호라인 배치구조에 대해서는 상세한 설명은 생략하기로 한다.
도면에 도시된 바와 같이, 도 6의 메모리 모듈은 도 4의 제 3 VIA들(V31 ~ V34) 및 제 3 신호 라인들(SL31~ SL34)과, 제 4 VIA(V41) 및 제 4 신호 라인(SL41)을 다음과 같이 배치하여 준다.
제 1 레이어에는 제 1 그룹(G1)과 제 2 그룹(G2)의 중앙 지점에 외부의 신호를 내부의 레이어에 인가하기 위한 제 4 VIA(V41)을 배치하고, 컴퓨터 시스템으로부터 전송되는 커맨드 신호 및 어드레스 신호를 수신하는 입출력 패드(1)와 제 4 VIA(V41)를 제 4 신호라인(SL41)으로 연결한다.
또한 제 3 레이어에는 제 1 그룹(G1)과 제 2 그룹(G2)의 중앙 지점에 제 4 VIA(V41)와 층간 연결을 수행하기 위한 제 3 VIA(V33)를 배치한다.
그리고 제 1 그룹(G1)의 제 2 VIA들(V21 ~ V23, V25, V26), 제 2 소그룹(G12)의 중앙 지점에 위치하는 제 2 VIA(V24), 및 제 2 그룹(G2)의 중앙 지점에 위치하는 제 2 VIA(V29)와 층간 연결을 수행하기 위한 제 3 VIA들(V31, V32, V34)을 배치한다.
그리고 인접 배치된 제 3 VIA들(V31 ~ V34)사이를 제 3 신호라인들(SL31 ~ SL33) 각각으로 연결한다.
상기에서는 현재의 적층 구조 및 메모리의 배치 구조를 유지하면서 메모리들 각각의 로딩을 균일하도록 하는 메모리 모듈의 신호 라인 배치 구조에 대하여 한정하여 설명하였으나, 사용자의 필요에 따라서 본 발명의 개념을 다양한 형태로 적용하여 줄 수 있다.
이하의 도 7의 메모리 모듈의 신호 라인 배치 구조는 홀수개의 메모리들을 계층적으로 그룹으로 분류하고, 이들을 연결하는 방법에 대한 것이다.
도 7은 본 발명의 제 3 실시예에 따른 메모리 모듈의 신호 라인 배치 구조를 도시한 도면이다.
도 7의 메모리 모듈은 도면에 도시된 바와 같이, 홀수개 즉, 아홉 개의 메모리들을 홀수개 즉, 세 개의 메모리들로 구성되는 제 1 그룹(G1)과, 짝수개 즉, 여섯 개의 메모리들로 구성되는 제 2 그룹(G2)으로 분류하고, 제 2 그룹(G2)은 다시 홀수개 즉, 세 개의 메모리들로 구성되는 제 21 그룹(G21), 제 22 그룹(G22)으로 분류한다.
제 1 그룹(G1)은 제 1 그룹(G1)과 제 2 그룹(G2)의 중앙 지점으로부터 먼곳에 위치되는 하나의 메모리(41)로 구성되는 제 1 소그룹(G11)과, 제 1 그룹(G1)과 제 2 그룹(G2)의 중앙 지점에 인접하여 위치되는 두개의 메모리(42, 43)로 구성되는 제 2 소그룹(G12)으로 분류한다.
제 2 그룹(G2)의 제 21 그룹(G21), 제 22 그룹(G22)은 각각은 제 2 그룹(G2)의 중앙 지점으로부터 먼곳에 위치되는 하나의 메모리(44)로 구성되는 제 1 소그룹(G211, G221)과, 제 2 그룹(G2)의 중앙 지점에 인접하여 위치되는 두개의 메모리(45, 46)로 구성되는 제 1 소그룹(G212, G222)으로 분류한다.
이와 같이 계층적 분류가 완료되면, 제 1 레이어에는 메모리들(41 ~ 49) 각각에 대응되는 복수개의 제 1 VIA(V11 ~ V19)들을 배치하고, 복수개의 메모리들(41 ~ 49) 각각과, 각 메모리(41 ~ 49) 에 대응되는 제 1 VIA(V1 ~ V19)을 연결하는 제 1 신호라인들(SL11 ~ SL19)을 배치한다.
제 2 레이어에는 제 2 소그룹들(G12, G212, G222) 각각의 중앙 지점에는 외부의 신호를 인가받기 위한 제 2 VIA들(V23, V27, V211)을 배치하여 준다. 그리고 제 2 그룹(G2)의 중앙 지점에는 외부의 신호를 인가받기 위한 제 2 VIA(V29)를 배치한다.
그리고 제 1 레이어에 배치된 제 1 VIA들(V11 ~ V19) 각각과 층간 연결을 수행하기 위한 제 2 VIA들(V21, V22, V24, V25, V26, V28, V210, V212, V213)을 배치한다.
이어서, 동일한 각 제 2 소그룹(G12) 별로, 인접 배치된 제 2 VIA들(V22~V24, )간을 각각 연결하는 제 2 신호라인들(SL21, SL22)을 배치한다.
그리고 제 2 그룹(G2)의 중앙 지점에 배치된 제 2 VIA(V29)와 이와 인접 배치된 제 21 그룹(G21)의 제 2 소그룹(G212)의 제 2 VIA(V28), 및 제 22 그룹(G22)의 제 1 소그룹(G221)의 제 1 VIA(V210)을 각각 연결하기 위한 제 2 신호라인들(SL25, SL26)을 배치한다.
제 3 레이어에는 각 제 1 소그룹(G11, G211, G221)에 해당하는 제 2 VIA들(V21, V25, V213), 각 제 2 소그룹(G12, G212, G222)의 중앙 지점에 배치된 제 2 VIA들(V23, V27, V211), 및 제 2 그룹(G2)의 중앙 지점에 배치된 제 2 VIA(V29)와 층간 연결을 수행하기 위한 제 3 VIA들(V31~37)을 배치한다.
그리고 제 1 그룹(G1), 제 21 그룹(G21), 제 22 그룹(G22)들 각각에 포함되며 인접 배치된 제 3 VIA들(V31~ V32, V33~ V34, V36~ V37)간을 연결하는 제 3 신호라인들(SL31, SL32, SL33)을 배치하여 준다.
그리고 제 4 레이어에는 제 1 그룹(G1)의 제 2 소그룹(G12)의 중앙 지점에 배치된 제 3 VIA(V32)와 제 2 그룹(G2)의 중앙 지점에 배치된 제 3 VIA(V35)와 층간 연결을 수행하기 위한 제 4 VIA들(V41, V42)을 배치하고, 인접 배치된 제 4 VIA들(V41, V42)을 연결하는 제 4 신호라인(SL42)을 배치하여 준다.
상기에서는 레지스터를 구비하지 않는 메모리 모듈을 실시예로 들어 신호 라인 배치 구조에 대하여 설명하였으나, 레지스터를 구비하는 메모리 모듈의 경우에도 동일하게 적용할 수 있음은 당연하다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 해당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서 본 발명의 메모리 모듈 및 이의 신호라인 배치 방법은 현재의 적층 구조 및 메모리의 배치 구조를 유지하면서도 복수개의 메모리들 각각의 로딩을 균일하도록 하여 복수개의 메모리들 각각에 항상 안정된 신호를 제공하여 줄 수 있도록 한다. 이에 따라 메모리 모듈의 타임 마진을 증대시켜 반도체가 보다 고속화 및 고밀도화 될 수 있도록 지원하여 준다.
도 1은 일반적인 메모리 모듈의 외관을 도시한 도면.
도 2는 종래의 기술에 따른 메모리 모듈의 신호 라인 배치 구조를 도시한 도면.
도 3은 종래의 기술에 따른 신호들의 다이아그램을 도시한 도면.
도 4는 본 발명의 제 1 실시예에 따른 메모리 모듈의 신호 라인 배치 구조를 도시한 도면.
도 5는 본 발명의 기술에 따른 신호들의 다이아그램을 도시한 도면.
도 6은 본 발명의 제 2 실시예에 따른 메모리 모듈의 신호 라인 배치 구조를 도시한 도면.
도 7은 본 발명의 제 3 실시예에 따른 메모리 모듈의 신호 라인 배치 구조를 도시한 도면.

Claims (15)

  1. 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 1 그룹과 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 2 그룹으로 분류되는 메모리들;
    상기 메모리들 각각과 대응되는 제 1 분기점들을 구비하고, 상기 각 메모리와 상기 각 제 1 분기점을 연결하는 제 1 신호라인들;
    상기 제 2 그룹의 중앙 지점에 위치되는 제 2 분기점을 구비하고, 상기 제 2 그룹의 제 1 분기점들간 및 상기 제 2 그룹의 제 1 분기점과 상기 제 2 분기점간을 각각 연결하는 제 2 신호라인들;
    외부의 신호를 수신하기 위한 제 3 분기점을 구비하고, 상기 제 3 분기점과 상기 제 2 그룹의 제 2 분기점을 연결하는 제 3 신호라인; 및
    상기 제 2 그룹의 제 2 분기점과 상기 제 1 그룹의 제 1 분기점을 연결하는 제 4 신호라인을 구비하는 것을 특징으로 하는 메모리 모듈.
  2. 상기 제 1 항에 있어서,
    상기 외부로부터 전송되는 신호를 버퍼링한 후, 버퍼링된 신호를 상기 제 3 분기점으로 전송하는 레지스터를 더 구비하는 것을 특징으로 하는 메모리 모듈.
  3. 상기 제 1 항에 있어서, 상기 제 4 신호라인은
    상기 제 3 신호 라인과 동일한 레이어에 배치되는 것을 특징으로 하는 메모리 모듈.
  4. 적어도 3개 이상의 홀수개의 메모리를 동일하게 구비하는 적어도 2 개 이상의 짝수개의 그룹들을 가지며, 상기 그룹들 각각은 상기 짝수개의 그룹들의 중앙 지점으로부터 먼 곳에 위치하는 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 1 소그룹과, 상기 짝수개의 그룹들의 중앙 지점에 인접하여 위치하는 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 2 소그룹으로 분류되는 메모리들;
    상기 메모리들 각각과 대응되는 제 1 분기점들을 구비하고, 상기 각 메모리와 상기 각 제 1 분기점을 연결하는 제 1 신호라인들;
    상기 각 제 2 소그룹의 중앙 지점에 위치되는 제 2 분기점들을 구비하고, 상기 제 2 분기점들 각각과, 상기 제 2 분기점과 동일한 소그룹내에 위치하며 상기 제 2 분기점에 인접 배치된 제 1 분기점들 각각을 연결하는 제 2 신호라인들;
    외부의 신호를 수신하고, 상기 짝수개의 그룹들의 중앙 지점에 위치되는 제 3 분기점을 구비하고, 상기 제 3 분기점과 상기 제 3 분기점과 인접하여 위치되는 상기 그룹의 제 1 분기점을 각각 연결하는 제 3 신호라인들; 및
    상기 제 2 분기점들 각각과, 상기 각 제 2 분기점과 동일한 그룹내에 위치되는 상기 제 1 소그룹의 제 1 분기점을 연결하는 제 4 신호라인들을 구비하는 것을 특징으로 하는 메모리 모듈.
  5. 제 4 항에 있어서, 상기 제 3 신호라인들은
    상기 제 2 신호라인들과 동일한 레이어에 배치되는 것을 특징으로 하는 메모리 모듈.
  6. 제 4 항에 있어서,
    상기 그룹의 메모리 개수와 동일하며, 상기 짝수개의 그룹들의 중앙 지점으로부터 먼곳에 위치하는 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 3 소그룹과, 상기 짝수개의 그룹들의 중앙 지점에 인접하여 위치하는 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 4 소그룹으로 분류되는 메모리들;
    상기 메모리들 각각과 대응되는 제 4 분기점들을 구비하고, 상기 각 메모리와 상기 각 제 4 분기점을 연결하는 제 5 신호라인들;
    상기 제 4 소그룹의 중앙 지점에 위치되는 제 5 분기점들을 구비하고, 상기 제 5 분기점과, 상기 제 4 소그룹내에 위치하며 상기 제 5 분기점에 인접 배치된 제 4 분기점들 각각을 연결하는 제 6 신호라인들;
    상기 제 4 소그룹의 제 5 분기점과, 상기 제 3 소그룹의 제 4 분기점을 연결하는 제 7 신호라인; 및
    상기 짝수개의 그룹들의 중앙 지점에 위치되는 제 3 분기점과, 상기 제 4 소그룹의 제 5 분기점을 연결하는 제 8 신호라인을 더 구비하는 것을 특징으로 하는 메모리 모듈.
  7. 제 6 항에 있어서, 상기 제 6 신호라인들은
    상기 제 2 신호라인들과 동일한 레이어에 배치되는 것을 특징으로 하는 메모리 모듈.
  8. 제 6 항에 있어서, 상기 제 7 신호라인은
    상기 제 4 신호라인들과 동일한 레이어에 배치되는 것을 특징으로 하는 메모리 모듈.
  9. 메모리들을 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 1 그룹과 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 2 그룹으로 분류하여 배치하는 단계;
    상기 메모리들 각각과 대응되는 제 1 분기점들을 배치하고, 각 메모리와 상기 메모리에 대응되는 상기 제 1 분기점을 제 1 신호라인으로 각각 연결하는 단계;
    상기 제 2 그룹의 중앙지점에 제 2 분기점을 배치하고, 상기 제 2 그룹의 제 1 분기점들간 및 상기 제 2 그룹의 제 1 분기점과 상기 제 2 분기점간을 제 2 신호라인으로 각각 연결하는 단계;
    상기 제 2 그룹의 중앙 지점에 외부의 신호를 수신하기 위한 제 3 분기점을 배치하고, 상기 제 3 분기점과 상기 제 2 그룹의 제 2 분기점을 제 3 신호라인으로 연결하는 단계; 및
    상기 제 2 그룹의 제 2 분기점과 상기 제 1 그룹의 제 1 분기점을 제 4 신호라인으로 연결하는 단계를 구비하는 것을 특징으로 하는 메모리 모듈의 신호라인 배치 방법.
  10. 상기 제 9 항에 있어서, 상기 제 4 신호라인은
    상기 제 3 신호 라인과 동일한 레이어에 배치하는 것을 특징으로 하는 메모리 모듈의 신호라인 배치 방법.
  11. 메모리들을 적어도 3개 이상의 홀수개의 메모리를 동일하게 구비하는 적어도 2 개 이상의 짝수개의 그룹들로 분류하고, 상기 짝수개의 그룹들 각각을 다시 상기 짝수개의 그룹들의 중앙 지점으로부터 먼 곳에 위치하는 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 1 소그룹과 상기 짝수개의 그룹들의 중앙 지점에 인접하여 위치하는 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 2 소그룹으로 분류하여 배치하는 단계;
    상기 메모리들 각각과 대응되는 제 1 분기점들을 배치하고, 상기 각 메모리와 상기 각 제 1 분기점을 제 1 신호라인으로 각각 연결하는 단계;
    상기 각 제 2 소그룹의 중앙 지점에 위치되는 제 2 분기점들을 배치하고, 상기 제 2 분기점들 각각과, 상기 제 2 분기점과 동일한 소그룹내에 위치하며 상기 제 2 분기점에 인접 배치된 제 1 분기점들 각각을 제 2 신호라인으로 연결하는 단계;
    외부의 신호를 수신하고, 상기 짝수개의 그룹들의 중앙 지점에 위치되는 제 3 분기점을 구비하고, 상기 제 3 분기점과 상기 제 3 분기점과 인접하여 위치되는 상기 그룹의 제 1 분기점들 각각을 제 3 신호라인으로 연결하는 단계; 및
    상기 제 2 분기점들 각각과, 상기 각 제 2 분기점과 동일한 그룹내에 위치되는 상기 제 1 소그룹의 제 1 분기점들 각각을 제 4 신호라인으로 연결하는 단계를 구비하는 것을 특징으로 하는 메모리 모듈의 신호라인 배치 방법.
  12. 제 11 항에 있어서, 상기 제 3 신호라인들은
    상기 제 2 신호라인들과 동일한 레이어에 배치하는 것을 특징으로 하는 메모리 모듈의 신호라인 배치 방법.
  13. 제 11 항에 있어서,
    상기 그룹의 메모리 개수와 동일한 개수를 가지는 메모리들을 상기 짝수개의 그룹들의 중앙 지점으로부터 먼곳에 위치하는 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 3 소그룹과, 상기 짝수개의 그룹들의 중앙 지점에 인접하여 위치하는 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 4 소그룹으로 분류하여 배치하는 단계;
    상기 메모리들 각각과 대응되는 제 4 분기점들을 구비하고, 상기 각 메모리와 상기 각 제 4 분기점을 제 5 신호라인으로 연결하는 단계;
    상기 제 4 소그룹의 중앙 지점에 위치되는 제 5 분기점들을 구비하고, 상기 제 5 분기점과, 상기 제 4 소그룹내에 위치하며 상기 제 5 분기점에 인접 배치된 제 4 분기점들 각각을 제 6 신호라인으로 연결하는 단계;
    상기 제 4 소그룹의 제 5 분기점과, 상기 제 3 소그룹의 제 4 분기점을 제 7 신호라인으로 연결하는 단계; 및
    상기 짝수개의 그룹들의 중앙 지점에 위치되는 제 3 분기점과, 상기 제 4 소그룹의 제 5 분기점을 제 8 신호라인으로 연결하는 단계를 더 구비하는 것을 특징으로 하는 메모리 모듈의 신호라인 배치 방법.
  14. 제 13 항에 있어서, 상기 제 6 신호라인들은
    상기 제 2 신호라인들과 동일한 레이어에 배치되는 것을 특징으로 하는 메모리 모듈의 신호라인 배치 방법.
  15. 제 13 항에 있어서, 상기 제 7 신호라인은
    상기 제 4 신호라인들과 동일한 레이어에 배치되는 것을 특징으로 하는 메모리 모듈의 신호라인 배치 방법.
KR1020040012406A 2004-02-24 2004-02-24 메모리 모듈 및 이의 신호 라인 배치 방법 KR100593439B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040012406A KR100593439B1 (ko) 2004-02-24 2004-02-24 메모리 모듈 및 이의 신호 라인 배치 방법
US11/064,671 US7106613B2 (en) 2004-02-24 2005-02-24 Memory module and a method of arranging a signal line of the same
JP2005049383A JP4354922B2 (ja) 2004-02-24 2005-02-24 メモリモジュール及びその信号ライン配置方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040012406A KR100593439B1 (ko) 2004-02-24 2004-02-24 메모리 모듈 및 이의 신호 라인 배치 방법

Publications (2)

Publication Number Publication Date
KR20050086075A true KR20050086075A (ko) 2005-08-30
KR100593439B1 KR100593439B1 (ko) 2006-06-28

Family

ID=34858817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040012406A KR100593439B1 (ko) 2004-02-24 2004-02-24 메모리 모듈 및 이의 신호 라인 배치 방법

Country Status (3)

Country Link
US (1) US7106613B2 (ko)
JP (1) JP4354922B2 (ko)
KR (1) KR100593439B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761832B1 (ko) * 2006-01-09 2007-09-28 삼성전자주식회사 메모리 모듈의 구성을 변경할 수 있는 메모리 시스템

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US38404A (en) * 1863-05-05 Improvement in saddles
US5513135A (en) 1994-12-02 1996-04-30 International Business Machines Corporation Synchronous memory packaged in single/dual in-line memory module and method of fabrication
US5991850A (en) 1996-08-15 1999-11-23 Micron Technology, Inc. Synchronous DRAM modules including multiple clock out signals for increasing processing speed
US6414868B1 (en) * 1999-06-07 2002-07-02 Sun Microsystems, Inc. Memory expansion module including multiple memory banks and a bank control circuit
US6683372B1 (en) 1999-11-18 2004-01-27 Sun Microsystems, Inc. Memory expansion module with stacked memory packages and a serial storage unit
US6348728B1 (en) * 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
US6747478B2 (en) * 2002-07-08 2004-06-08 Viciciv Field programmable gate array with convertibility to application specific integrated circuit

Also Published As

Publication number Publication date
KR100593439B1 (ko) 2006-06-28
US7106613B2 (en) 2006-09-12
JP4354922B2 (ja) 2009-10-28
JP2005243028A (ja) 2005-09-08
US20050185439A1 (en) 2005-08-25

Similar Documents

Publication Publication Date Title
US7181584B2 (en) Dynamic command and/or address mirroring system and method for memory modules
US7764564B2 (en) Semiconductor device
JP4534132B2 (ja) 積層型半導体メモリ装置
US7830692B2 (en) Multi-chip memory device with stacked memory chips, method of stacking memory chips, and method of controlling operation of multi-chip package memory
US8261004B2 (en) Stacked semiconductor memory device with compound read buffer
US10380053B2 (en) Folded memory modules
US9076500B2 (en) Memory module including plural memory devices and data register buffer
US20130138898A1 (en) Memory module including plural memory devices and command address register buffer
US9978438B2 (en) Device having multiple switching buffers for data paths controlled based on IO configuration modes
CN113643739A (zh) 一种llc芯片及缓存系统
US8305789B2 (en) Memory/logic conjugate system
US6594167B1 (en) Semiconductor integrated circuit having a structure for equalizing interconnection lengths and memory module provided with the semiconductor integrated circuit
US8705262B1 (en) Stacked memory device for a configurable bandwidth memory interface
US20110103162A1 (en) Semiconductor memory apparatus
US6681271B2 (en) Computer system for multi-type DRAM support
KR100593439B1 (ko) 메모리 모듈 및 이의 신호 라인 배치 방법
US7515451B2 (en) Memory apparatus with a bus architecture
CN216119560U (zh) 一种llc芯片及缓存系统
US6538928B1 (en) Method for reducing the width of a global data bus in a memory architecture
CN107845401B (zh) 阻变存储装置
US20130010514A1 (en) Semiconductor module having module substrate and plural semiconductor devices mounted thereon
CN117389459A (zh) 存储器、芯片堆叠结构、芯片封装结构及电子设备
US20110103171A1 (en) Semiconductor memory apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120531

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee