KR20050083303A

KR20050083303A - Polysilicon thin film transistor and manufacturing method thereof

Info

Publication number: KR20050083303A
Application number: KR1020040011784A
Authority: KR
Inventors: 김덕회
Original assignee: 삼성전자주식회사
Priority date: 2004-02-23
Filing date: 2004-02-23
Publication date: 2005-08-26

Abstract

본 발명에 따른 박막 트랜지스터의 제조 방법에서는, 우선, 절연 기판의 상부에 비정질 규소 박막을 적층하고 레이저를 조사하여 결정화함으로써 다결정 규소 박막을 형성한다. 이어, O₂ 플라스마 처리 및 H₂O 증기 어닐링 중 적어도 어느 하나를 수행함으로써 다결정 규소 박막 위에 평탄화막을 형성한다. 그 상부에 게이트 절연막을 형성한 다음, 그 위에 게이트 전극을 형성한다. 반도체층에 불순물을 주입하여 게이트 전극의 양쪽에 소스 영역과 드레인 영역을 형성하고, 소스 및 드레인 영역과 각각 전기적으로 연결되는 소스 및 드레인 전극을 각각 형성한다.In the method for manufacturing a thin film transistor according to the present invention, a polycrystalline silicon thin film is first formed by laminating an amorphous silicon thin film on top of an insulating substrate and crystallizing by irradiating a laser. Next, a planarization film is formed on the polycrystalline silicon thin film by performing at least one of O ₂ plasma treatment and H ₂ O steam annealing. A gate insulating film is formed thereon, and then a gate electrode is formed thereon. Impurities are injected into the semiconductor layer to form source and drain regions on both sides of the gate electrode, and source and drain electrodes electrically connected to the source and drain regions, respectively, are formed.

Description

POLYSILICON THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF

이 발명은 다결정 규소 박막 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a polycrystalline silicon thin film transistor and a method of manufacturing the same.

일반적으로 액정 표시 장치는 전극이 형성되어 있는 두 기판 및 그 사이에 주입되어 있는 액정 물질을 포함하며, 두 기판은 가장자리에 둘레에 인쇄되어 있으며 액정 물질을 가두는 봉인재로 결합되어 있으며, 두 기판 사이에 산포되어 있는 간격재에 의해 지지되고 있다.In general, a liquid crystal display device includes two substrates on which electrodes are formed and a liquid crystal material injected therebetween, and the two substrates are printed around the edge and bonded with a sealing material to trap the liquid crystal material. It is supported by the space | interval distributed in between.

이러한 액정 표시 장치는 두 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정 물질에 전극을 이용하여 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 빛의 양을 조절함으로써 화상을 표시하는 장치이다. 이때, 전극에 전달되는 신호를 제어하기 위해 박막 트랜지스터를 사용한다. The liquid crystal display device displays an image by applying an electric field to a liquid crystal material having an anisotropic dielectric constant injected between two substrates by using an electrode, and controlling the amount of light transmitted through the substrate by adjusting the intensity of the electric field. to be. In this case, a thin film transistor is used to control a signal transmitted to the electrode.

액정 표시 장치에 사용되는 가장 일반적인 박막 트랜지스터는 비정질 규소를 반도체층으로 사용한다. The most common thin film transistor used in a liquid crystal display device uses amorphous silicon as a semiconductor layer.

이러한 비정질 규소 박막 트랜지스터는 대략 0.5 - 1 ㎠/Vsec 정도의 이동도(mobility)를 가지고 있는 바, 액정 표시 장치의 스위칭 소자로는 사용이 가능하지만, 이동도가 작아 액정 패널 또는 유기 EL(electro luminescence) 등의 표시 장치에서 직접 구동 회로를 형성하기는 부적합한 단점이 있다. Since the amorphous silicon thin film transistor has a mobility of about 0.5-1 cm 2 / Vsec, it can be used as a switching element of the liquid crystal display device, but the mobility is small, so that the liquid crystal panel or organic electroluminescence (EL) There is an inadequate disadvantage in that a direct driving circuit is formed in a display device such as).

따라서 이러한 문제점을 극복하기 위해 전류 이동도가 대략 20 - 150 ㎠/Vsec 정도가 되는 다결정 규소를 반도체층으로 사용하는 다결정 규소 박막 트랜지스터 액정 표시 장치 또는 유기 EL(electro luminescence) 표시 장치가 개발되었는 바, 다결정 규소 박막 트랜지스터는 비교적 높은 전류 이동도를 갖고 있으므로 구동 회로를 표시 장치용 패널에 내장하는 칩 인 글래스(Chip In Glass)를 구현할 수 있다.Therefore, in order to overcome such a problem, a polycrystalline silicon thin film transistor liquid crystal display device or an organic electroluminescence (EL) display device using polycrystalline silicon having a current mobility of about 20 to 150 cm 2 / Vsec as a semiconductor layer has been developed. Since the polycrystalline silicon thin film transistor has a relatively high current mobility, it is possible to implement a chip in glass that embeds a driving circuit into a panel for a display device.

현재 낮은 융점을 가지는 유리 기판 상부에 다결정 규소의 박막을 형성하는 방법 중 가장 많이 쓰이는 방법은 엑시머 레이저 어닐링(eximer laser annealing)하는 기술로, 기판의 상부에 직접 비정질 규소를 적층하고 비정질 규소가 흡수하는 파장대의 엑시머 레이저를 조사하여 비정질 규소를 1400℃ 정도의 온도로 용융시켜 다결정으로 결정화시킨다. 이때, 결정립(grain)의 크기는 3,000-5,000Å 정도로 비교적 균일하게 형성되며, 결정화되는 시간은 30-200 ns에 불과하여 유리 기판에는 손상을 주지 않는다. 하지만, 결정립계(grain boundary)가 불균일함으로 인하여 박막 트랜지스터의 전기적인 특성의 균일도가 저하하거나 입자의 미세 구조가 조절되지 못하는 단점을 가지고 있다. Currently, the most widely used method of forming a thin film of polycrystalline silicon on a low melting point glass substrate is an excimer laser annealing technique, in which amorphous silicon is directly deposited on top of a substrate and amorphous silicon is absorbed. Irradiation of excimer lasers in the wavelength band causes the amorphous silicon to melt to a temperature of about 1400 ° C. to crystallize into polycrystals. At this time, the size of the grain (grain) is formed relatively uniformly about 3,000-5,000 kPa, the crystallization time is only 30-200 ns does not damage the glass substrate. However, due to non-uniform grain boundaries, the uniformity of electrical characteristics of the thin film transistor may be degraded or the microstructure of the particles may not be controlled.

이러한 문제점을 해결하기 위해서 결정립계의 분포를 인위적으로 조절할 수 있는 순차적 측면 고상 결정(sequential lateral solidification) 공정이 개발되었다. 이는 다결정 규소의 결정립이 레이저가 조사된 액상 영역과 레이저가 조사되지 않은 고상 영역의 경계에서 그 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 기술이다. 이때, 레이저빔은 슬릿 모양을 가지는 마스크의 투과 영역을 통과하여 비정질 규소를 완전히 녹이고 이에 따라 비정질 규소층에 슬릿 모양의 액상 영역이 형성된다. 이어, 액상의 비정질 규소는 냉각되면서 결정화되는데, 결정은 레이저가 조사되지 않은 고상 영역의 경계에서부터 그 경계면에 대하여 수직 방향으로 성장하고 성장하는 결정립들이 액상 영역의 중앙에서 만나면 성장을 멈추게 된다. 이러한 과정을 마스크의 슬릿 패턴을 결정립의 성장 방향으로 이동하면서 반복함으로써 순차적 측면 고상 결정화를 규소층의 전 영역에 모두 수행할 수 있으며, 이때 결정립을 슬릿의 폭만큼 성장시킬 수 있다. To solve this problem, a sequential lateral solidification process has been developed that can artificially control the distribution of grain boundaries. This technique takes advantage of the fact that the grains of polycrystalline silicon grow in a direction perpendicular to the interface at the boundary between the liquid region to which the laser is irradiated and the solid region to which the laser is not irradiated. At this time, the laser beam passes through the transmission region of the slit-shaped mask to completely dissolve the amorphous silicon, thereby forming a slit-shaped liquid region in the amorphous silicon layer. Subsequently, the liquid amorphous silicon is crystallized as it is cooled. The crystal grows in a direction perpendicular to the interface from the boundary of the solid region where the laser is not irradiated and stops when the growing grains meet at the center of the liquid region. By repeating this process while moving the slit pattern of the mask in the direction of grain growth, sequential lateral solid crystallization can be performed all over the silicon layer, and the grains can be grown by the width of the slit.

다결정 규소 박막 트랜지스터(Poly-Si TFT)의 특성 향상을 위해서는 게이트 절연막이나 층간 절연막, 보호막 등의 막질 및 막간 계면 특성의 제어가 매우 중요하다고 알려져 있다. 현재 다결정 표준 공정에서는 비정질 규소 증착, O₂ 플라스마 처리, 결정화의 순서로 공정을 진행하고 있다. 일반적으로는 O₂ 플라스마 처리를 통해 Si-O 결합을 증가시켜 계면의 트랩을 감소시켜 이동도를 증가시키는 것으로 알려져 있다. 또한 바이어스(bias) 응력(stress)에 대한 신뢰성도 증가되는 것으로 알려져 있다.In order to improve the characteristics of a poly-silicon thin film transistor (Poly-Si TFT), it is known that controlling film quality and interfacial interface characteristics of a gate insulating film, an interlayer insulating film, a protective film, and the like is very important. Currently, polycrystalline standard processes proceed in the order of amorphous silicon deposition, O ₂ plasma treatment, and crystallization. In general, it is known that O ₂ plasma treatment increases Si-O bonds, thereby reducing the trap at the interface to increase mobility. It is also known that reliability against bias stress is increased.

하지만, 결정화 후 표면에는 400-1,000Å 정도의 돌기가 결정립계를 따라 형성되어 다결정 규소층의 상부에 형성되는 게이트 절연막의 계면에 응력이 생기며, 이는 엑시머 레이저 어닐링에 비해 10배 이상 크게 나타나며, 박막 트랜지스터의 특성을 저하시키는 원인으로 작용한다. 이러한 문제점을 해결하기 위해 산화 공정을 실시하여 다결정 규소 박막의 표면에 산화막을 형성한 다음, 산화막을 다시 제거하여 반도체층의 표면을 평탄화하는 방법이 제시되었다. However, after the crystallization, a protrusion of about 400-1,000 Å is formed along the grain boundary on the surface to generate a stress at the interface of the gate insulating film formed on the top of the polysilicon layer, which is 10 times larger than the excimer laser annealing, and is a thin film transistor. It acts as a cause of deterioration of the properties. In order to solve this problem, a method of forming an oxide film on the surface of a polysilicon thin film by performing an oxidation process and then removing the oxide film again has been proposed to planarize the surface of the semiconductor layer.

하지만, 이러한 돌기 제거 방법은 산화 조건이나 산화막을 제거하기 위한 식각 조건을 설정하는 것이 매우 어렵다는 문제점이 있다.However, the protrusion removal method has a problem that it is very difficult to set the etching conditions for removing the oxidation conditions or the oxide film.

본 발명의 기술적 과제는 다결정화 공정시 돌기의 형성을 억제할 수 있는 다결정 규소 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.The technical problem of the present invention is to provide a polycrystalline silicon thin film transistor capable of suppressing the formation of protrusions in the polycrystallization process and a method of manufacturing the same.

위와 같은 과제를 해결하기 위하여 본 발명에서는 비정질 규소층을 다결정 규소층으로 결정화하기 전, 또는 그 후에 규소층을 O₂ 플라스마 처리 및 H₂O 증기처리 중 적어도 하나를 수행한다. 다결정화 방법으로는 엑시머 레이저 결정 또는 측면 고상 결정화를 사용한다.In order to solve the above problems, in the present invention, at least one of O ₂ plasma treatment and H ₂ O steam treatment is performed before or after the amorphous silicon layer is crystallized into the polycrystalline silicon layer. The polycrystallization method uses excimer laser crystal or lateral solid phase crystallization.

더욱 상세하게, 본 발명에 따른 박막 트랜지스터의 제조 방법에서는, 우선, 절연 기판의 상부에 비정질 규소 박막을 형성하고, 레이저를 조사하는 고상 결정 공정으로 비정질 규소 박막을 결정화하여 다결정 규소 박막을 형성한다. 이어, O₂ 플라스마 처리 및 H₂O 증기 어닐링 중 적어도 하나를 수행함으로써 평탄화막(90)을 형성한 다음, 다결정 규소 박막을 패터닝하여 반도체층을 형성하고, 게이트 절연막을 형성한 다음, 반도체층의 게이트 절연막의 상부에 게이트 전극을 형성한다. 이어, 반도체층에 불순물을 주입하여 게이트 전극을 중심으로 양쪽에 소스 및 드레인 영역을 형성하고, 소스 및 드레인 영역과 각각 전기적으로 연결되는 소스 및 드레인 전극을 각각 형성한다.More specifically, in the method for manufacturing a thin film transistor according to the present invention, first, an amorphous silicon thin film is formed on an insulating substrate, and the amorphous silicon thin film is crystallized in a solid phase crystal process of irradiating a laser to form a polycrystalline silicon thin film. Subsequently, the planarization film 90 is formed by performing at least one of an O ₂ plasma treatment and an H ₂ O vapor annealing, and then a polysilicon thin film is patterned to form a semiconductor layer, and then a gate insulating film is formed. A gate electrode is formed on the gate insulating film. Next, impurities are injected into the semiconductor layer to form source and drain regions on both sides of the gate electrode, and source and drain electrodes electrically connected to the source and drain regions, respectively, are formed.

여기서, 드레인 전극을 드러내는 접촉 구멍을 가지는 보호막과 접촉 구멍을 통하여 드레인 전극과 연결되어 있는 화소 전극을 추가로 형성할 수 있다. 보호막은 질화 규소 또는 SiOC 또는 SiOF 또는 유기 절연 물질로 형성할 수 있다.The pixel electrode connected to the drain electrode may be further formed through the passivation layer and the contact hole having the contact hole exposing the drain electrode. The protective film may be formed of silicon nitride or SiOC or SiOF or an organic insulating material.

그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 다결정 규소를 이용한 박막 트랜지스터 및 그의 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Next, a thin film transistor using polycrystalline silicon and a method for manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings so that a person skilled in the art can easily carry out the present invention. .

본 발명의 실시예에서는 국부적으로 엑시머 레이저를 조사하여 비정질 규소를 완전히 용융시켜 액상 영역을 형성하고 냉각하면서 결정화 공정을 진행하거나, 또는 레이저빔을 슬릿 모양을 가지는 마스크의 투과 영역을 통과시켜 비정질 규소를 완전히 녹여 비정질 규소층에 슬릿 모양의 액상 영역을 형성한 다음 고상 영역의 경계면에 수직하게 결정립을 성장시키는 순차적 측면 고상 결정(sequential lateral solidification) 공정을 실시하여 비정질 규소를 다결정 규소로 결정화한다. 이때, 결정화 공정에서 결정립계를 따라 형성되는 돌기의 성장을 억제하기 위해 엑시머 레이저 결정 또는 측면 고상 결정화 공정을 진행한 후 또는 그 전후에 O₂ 플라스마처리 및 H₂O 증기처리 중 적어도 하나를 수행함으로써 반도체층의 표면을 평탄화한다.In an embodiment of the present invention, the excimer laser is locally irradiated to completely melt the amorphous silicon to form a liquid phase region, and the crystallization process may be performed while cooling, or the laser beam may be passed through a transmission region of a mask having a slit shape to form amorphous silicon. The amorphous silicon is crystallized into polycrystalline silicon by performing a sequential lateral solidification process of completely melting to form a slit-like liquid region in the amorphous silicon layer and growing grains perpendicular to the interface of the solid region. In this case, after the excimer laser crystal or the side solid phase crystallization process or before or after the excimer laser crystal to suppress the growth of the protrusions formed along the grain boundary in the crystallization process, at least one of the O ₂ plasma treatment and the H ₂ O vapor treatment may be performed. Planarize the surface of the layer.

이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.This will be described in detail with reference to the drawings.

먼저, 도 1을 참조하여 본 발명의 한 실시예에 따른 다결정 규소 박막 트랜지스터에 대하여 설명한다.First, a polysilicon thin film transistor according to an exemplary embodiment of the present invention will be described with reference to FIG. 1.

도 1은 본 발명의 한 실시예에 따른 다결정 규소 박막 트랜지스터의 단면도이다.1 is a cross-sectional view of a polycrystalline silicon thin film transistor according to an embodiment of the present invention.

도 1에서 보는 바와 같이, 절연 기판(10)의 상부에는 채널 영역(21)과 채널 영역(21)을 중심으로 서로 마주보는 소스 영역(22) 및 드레인 영역(23)을 가지며 다결정 규소로 이루어진 반도체층(20)이 형성되어 있다. 소스 및 드레인 영역(22, 23)은 n형 또는 p형의 불순물로 도핑되어 있으며 실리사이드층을 포함할 수 있다. As shown in FIG. 1, a semiconductor made of polycrystalline silicon having a source region 22 and a drain region 23 facing each other centering on the channel region 21 and the channel region 21 on the insulating substrate 10. Layer 20 is formed. The source and drain regions 22 and 23 are doped with n-type or p-type impurities and may include a silicide layer.

반도체층(20)의 상부에는 평탄화막(90)이 형성되어 있다. 평탄화막(90)은 제조 공정 시 반도체층(20)의 표면에 결정립계를 따라 생기는 돌기로 인한 요철을 완화시키기 위한 것이다. 이때, 평탄화막(90)은 반도체층(20)을 다결정화한 후에 O₂ 플라스마 처리 H₂O 증기 처리 중 적어도 하나를 수행함으로써 만들어진다.The planarization film 90 is formed on the semiconductor layer 20. The planarization film 90 is for alleviating the unevenness caused by protrusions along the grain boundaries on the surface of the semiconductor layer 20 during the manufacturing process. At this time, the planarization film 90 is made by performing at least one of the O ₂ plasma treatment and the H ₂ O vapor treatment after polycrystallizing the semiconductor layer 20.

반도체층(20) 위에는 산화규소(SiO₂)나 질화규소(SiNx)로 이루어진 게이트 절연막(30)이 형성되어 있으며, 채널 영역(21) 상부의 게이트 절연막(30) 상부에는 게이트 전극(40)이 형성되어 있다. 이때, 도면에는 나타나 있지 않지만 게이트 절연막(30)의 상부에는 게이트 전극(40)과 연결되어 있는 게이트선이 추가될 수 있다.A gate insulating film 30 made of silicon oxide (SiO ₂ ) or silicon nitride (SiNx) is formed on the semiconductor layer 20, and a gate electrode 40 is formed on the gate insulating film 30 above the channel region 21. It is. In this case, although not shown in the drawing, a gate line connected to the gate electrode 40 may be added on the gate insulating layer 30.

게이트 절연막(30)의 상부에는 게이트 전극(40)을 덮는 층간 절연막(50)이 형성되어 있으며 게이트 절연막(30)과 층간 절연막(50)은 반도체층(20)의 소스 및 드레인 영역(22, 23)을 드러내는 접촉구(52, 53)를 가지고 있다. An interlayer insulating film 50 covering the gate electrode 40 is formed on the gate insulating film 30, and the gate insulating film 30 and the interlayer insulating film 50 are the source and drain regions 22 and 23 of the semiconductor layer 20. Has contact holes 52, 53.

층간 절연막(50)의 상부에는 접촉구(52)를 통하여 소스 영역(22)과 연결되어 있는 소스 전극(62)과 게이트 전극(40)을 중심으로 소스 전극(62)과 마주하며 접촉구(53)를 통하여 드레인 영역(23)과 연결되어 있는 드레인 전극(63)이 형성되어 있다. 이때, 층간 절연막(50)의 상부에는 도면에 나타나 있지 않지만 소스 전극(62)과 연결되어 있는 데이터선이 추가로 형성될 수 있다. An upper portion of the interlayer insulating layer 50 faces the source electrode 62 with the source electrode 62 and the gate electrode 40 connected to the source region 22 through the contact hole 52, and faces the contact hole 53. A drain electrode 63 connected to the drain region 23 is formed through. In this case, although not shown in the drawing, a data line connected to the source electrode 62 may be further formed on the interlayer insulating layer 50.

층간 절연막(50)의 상부에는 질화규소 또는 산화규소 또는 SiOC 또는 SiOF 또는 유기 절연 물질로 이루어진 보호막(70)이 형성되어 있으며, 그 상부에는 보호막(70)의 접촉 구멍(72)을 통하여 드레인 전극(63)과 연결되어 있는 화소 전극(80)이 형성되어 있다.A passivation layer 70 made of silicon nitride, silicon oxide, SiOC, SiOF, or an organic insulating material is formed on the interlayer insulating layer 50, and a drain electrode 63 is formed thereon through the contact hole 72 of the passivation layer 70. ) And a pixel electrode 80 is formed.

기판(10)과 반도체층(20) 사이에 버퍼층이 추가될 수 있다. A buffer layer may be added between the substrate 10 and the semiconductor layer 20.

다음은 도 1에 도시한 다결정 규소 박막 트랜지스터를 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 1 및 도 2a 내지 2f를 참조하여 설명한다.Next, a method of manufacturing the polycrystalline silicon thin film transistor shown in FIG. 1 according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2A to 2F.

도 2a 내지 도 2f는 본 발명의 한 실시예에 따른 다결정 규소 박막 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a polysilicon thin film transistor according to an exemplary embodiment of the present invention in a process sequence thereof.

우선, 도 2a에서 보는 바와 같이 기판(10)의 상부에 저압 화학 기상 증착 또는 플라스마 화학 기상 증착 또는 스퍼터링 방법으로 비정질 규소 박막을 적층한다. 비정질 규소 박막(25)에 레이저를 조사하여 비정질 규소를 액상으로 녹인 다음 냉각하면서 결정립을 성장시키는 엑시머 레이저 결정 또는 측면 고상 결정 공정을 진행하여 다결정 규소 박막(25)을 형성한다. First, as shown in FIG. 2A, an amorphous silicon thin film is deposited on the substrate 10 by low pressure chemical vapor deposition or plasma chemical vapor deposition or sputtering. The amorphous silicon thin film 25 is irradiated with a laser to dissolve the amorphous silicon in a liquid phase, and then an excimer laser crystal or a side solid phase crystal process of growing crystals while cooling to form a polycrystalline silicon thin film 25.

이어, O₂ 플라스마 처리 및 H₂O 증기 어닐링 중 적어도 하나를 수행함으로써 평탄화막(90)을 형성한다. 이러한 처리는 돌기가 형성된 표면을 산화물로 살짝 덮어 평탄화하는 것으로서 결정화 이전에도 추가적으로 수행할 수 있다. 이렇게, 본 실시예에서와 같이 비정질 규소 박막을 다결정화한 후 또는 결정화 전후에 O₂ 플라스마 처리 및 H₂O 증기 처리 중 적어도 하나를 진행하는 경우에는 다결정 규소 박막(25)의 표면에서 성장하는 돌기의 요철을 완화할 수 있다. 결정화 온도 약 2,000C에서 결정화한 다결정 규소 박막 표면의 거칠기를 측정한 결과 ±100Å 미만으로 나타났으며, 이 박막에 O₂ 플라스마 처리를 한 결과 그 거칠기가 사라진 것을 확인하였다. 이는 H₂O 증기 처리를 한 경우에도 마찬가지였다.Subsequently, the planarization film 90 is formed by performing at least one of O ₂ plasma treatment and H ₂ O steam annealing. This treatment may be additionally performed even before crystallization by slightly planarizing the surface on which the projection is formed with oxide. As described above, when the amorphous silicon thin film is polycrystallized or before or after crystallization, at least one of O ₂ plasma treatment and H ₂ O steam treatment is used, the projections are grown on the surface of the polycrystalline silicon thin film 25. I can alleviate irregularities. As a result of measuring the roughness of the surface of the polycrystalline silicon thin film crystallized at a crystallization temperature of about 2,000C, it was found to be less than ± 100 kPa, and it was confirmed that the roughness disappeared as a result of the O ₂ plasma treatment. The same was true for the H ₂ O steam treatment.

이어, 도 2b에서 보는 바와 같이, 액티브용 마스크를 이용한 사진 식각 공정으로 다결정 규소 박막(25) 및 그 상부의 평탄화막(90)을 패터닝하여 반도체층(20)을 형성한다.Next, as shown in FIG. 2B, the semiconductor layer 20 is formed by patterning the polycrystalline silicon thin film 25 and the planarization film 90 thereon by a photolithography process using an active mask.

이어, 도 2c에서 보는 바와 같이, 산화규소 나 질화규소를 증착하여 게이트 절연막(30)을 형성한 다음, 게이트 배선용 도전성 물질을 증착한 후 패터닝하여 반도체층(20)의 채널 영역(21) 상부에 게이트 전극(40)을 형성한다. 이어, 게이트 전극(40)을 마스크로 하여 반도체층(20)에 n형 또는 p형의 불순물을 이온 주입하고 활성화하여 채널 영역(21)의 양쪽에 소스 및 드레인 영역(22, 23)을 형성한다. Subsequently, as shown in FIG. 2C, silicon oxide or silicon nitride is deposited to form a gate insulating layer 30, and then a conductive material for gate wiring is deposited and then patterned to form a gate over the channel region 21 of the semiconductor layer 20. The electrode 40 is formed. Subsequently, n-type or p-type impurities are ion-implanted and activated in the semiconductor layer 20 using the gate electrode 40 as a mask to form source and drain regions 22 and 23 on both sides of the channel region 21. .

이어, 도 2d에서 보는 바와 같이, 게이트 절연막(30)의 상부에 층간 절연막(50)을 적층한 다음, 게이트 절연막(30) 및 평탄화막(90)과 함께 패터닝하여 반도체층(20)의 소스 및 드레인 영역(22, 23)을 드러내는 접촉구(52, 53)를 형성한다.Subsequently, as shown in FIG. 2D, an interlayer insulating film 50 is stacked on the gate insulating film 30, and then patterned together with the gate insulating film 30 and the planarization film 90 to form a source and a source of the semiconductor layer 20. Contact holes 52 and 53 exposing the drain regions 22 and 23 are formed.

이어, 도 2e에서 보는 바와 같이, 절연 기판(10)의 상부에 데이터 배선용 금속을 증착하고 패터닝하여, 접촉구(52, 53)를 통하여 소스 및 드레인 영역(22, 23)과 각각 연결되는 소스 및 드레인 전극(62, 63)을 형성한다.Subsequently, as shown in FIG. 2E, a metal for data wiring is deposited and patterned on the insulating substrate 10 so as to be connected to the source and drain regions 22 and 23 through the contact holes 52 and 53, respectively. Drain electrodes 62 and 63 are formed.

이어, 도 2f에서 보는 바와 같이, 절연 기판(10)의 상부에 절연 물질을 적층하여 보호막(70)을 형성하고, 패터닝하여 드레인 전극(63)을 드러내는 접촉 구멍(72)을 형성한다.Subsequently, as shown in FIG. 2F, an insulating material is stacked on the insulating substrate 10 to form a passivation layer 70, and patterned to form a contact hole 72 exposing the drain electrode 63.

이어, 도 1에서 보는 바와 같이 보호막(70)의 상부에 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등과 같은 투명한 도전 물질 또는 반사성 도전 물질을 적층하고 패터닝하여 화소 전극(80)을 형성한다. Subsequently, as shown in FIG. 1, a transparent conductive material or a reflective conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), or the like is formed on the passivation layer 70 to form the pixel electrode 80. .

본 발명은 유기 EL 표시 장치 등의 표시 장치에 스위칭 소자로 사용되는 다결정 규소 박막 트랜지스터의 제조 공정에도 동일하게 적용할 수 있다.The present invention can be similarly applied to the manufacturing process of a polycrystalline silicon thin film transistor used as a switching element in a display device such as an organic EL display device.

이처럼, 본 발명에서는 결정화 후 또는 결정화 전후에 모두 O₂ 플라스마 처리를 하여 결정화시 결정립계에서 형성되는 수십~수백Å의 돌기를 산화물(oxide)로 덮어서 거칠기를 줄임으로써 박막 트랜지스터의 특성 및 신뢰성을 향상시킬 수 있다. 또한 O₂ 플라스마 처리뿐 아니라 H₂O 증기(vapor) 어닐링(annealing)을 통해서도 유사한 효과를 얻을 수 있다.As described above, in the present invention, after the crystallization or before and after crystallization, O ₂ plasma treatment is performed to cover roughly tens to hundreds of microns of protrusions formed at the grain boundaries during crystallization with oxide to reduce roughness, thereby improving characteristics and reliability of the thin film transistor. Can be. Similar effects can also be obtained through H ₂ O vapor annealing as well as O ₂ plasma treatment.

도 1은 본 발명의 한 실시예에 따른 다결정 규소 박막 트랜지스터의 단면도이고, 1 is a cross-sectional view of a polycrystalline silicon thin film transistor according to an embodiment of the present invention,

도 2a 내지 도 2f는 본 발명의 한 실시예에 따른 다결정 규소 박막 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다. 2A to 2F are cross-sectional views illustrating a method of manufacturing a polysilicon thin film transistor according to an exemplary embodiment of the present invention in a process sequence thereof.

Claims

A semiconductor layer made of polycrystalline silicon and including a channel region and a source and drain region facing each other,

A planarization film formed on the semiconductor layer,

A gate insulating film covering the semiconductor layer and the planarization film,

A gate electrode formed on the gate insulating film in the channel region, and

Source and drain electrodes electrically connected to the source and drain regions, respectively

Thin film transistor comprising a.

In claim 1,

And the polycrystalline silicon thin film is made of excimer laser crystallization or lateral solid phase crystallization.

In claim 1,

The planarization film is a thin film transistor formed by performing at least one of O ₂ plasma treatment and H ₂ O steam annealing.

In claim 1,

The planarization film is a thin film transistor having a thickness in the range of 500-1,500Å.

In claim 1,

The thin film transistor is used as a switching element of the liquid crystal display device.

In claim 1,

The thin film transistor is a thin film transistor used as a switching element of an organic EL.

Forming an amorphous silicon thin film on the insulating substrate,

Irradiating a laser on top of the amorphous silicon thin film to crystallize to form a polycrystalline silicon thin film,

Forming a planarization film by performing at least one of an O ₂ plasma treatment and an H ₂ O vapor treatment on the polycrystalline silicon thin film,

Patterning the polycrystalline silicon thin film to form a semiconductor layer,

Forming a gate insulating film on the semiconductor layer;

Forming a gate electrode on the gate insulating film,

Implanting impurities into the semiconductor layer to form source and drain regions on both sides of the gate electrode; and

Forming source and drain electrodes electrically connected to the source and drain regions, respectively;

Method of manufacturing a thin film transistor for a display device comprising a.

In claim 7,

Forming a protective film having a contact hole exposing the drain electrode, and

Forming a pixel electrode connected to the drain electrode through the contact hole

Method of manufacturing a thin film transistor for a display device further comprising.

In claim 7,

And the planarization film is formed to a thickness in the range of 500-1,500 GHz.

In claim 7,

The display device is a liquid crystal display device or an organic EL, a method of manufacturing a thin film transistor for a display device.