KR20050081393A - Memory device having hierarchy bit line architecture - Google Patents

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Abstract

본 발명에 따른 계층적 비트 라인 구조(hierarchy bit line architecture)를 갖는 메모리 장치는 병합된 메인 비트 라인 구조(merged main bit line architecture)를 이용하여 메인 비트 라인의 수를 줄이고 셀 사이즈를 줄일 수 있기 때문에 셀 밀도를 향상시킬 수 있는 계층적 비트 라인 구조를 갖는 메모리 장치에 관한 것으로, 메인 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 메인 비트 라인 감지 증폭기와, 메인 비트 라인 감지 증폭기를 기준으로 대칭적으로 배치된 다수의 메모리 블록을 포함하는데, 각 메모리 블록은 다수의 메모리 셀을 포함하는 다수의 서브 메모리 셀 어레이 블록과, 다수의 메모리 셀이 접속되고, 메인 비트 라인에 접속된 다수의 서브 비트 라인과, 서브 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 서브 비트 라인 감지 증폭기와, 메인 비트 라인에 기준전류를 공급하는 적어도 하나 이상의 기준전류 발생수단을 포함하는 것을 특징으로 한다.Since a memory device having a hierarchical bit line architecture according to the present invention can use a merged main bit line architecture, the number of main bit lines can be reduced and the cell size can be reduced. The present invention relates to a memory device having a hierarchical bit line structure capable of improving cell density. Each memory block includes a plurality of sub memory cell array blocks including a plurality of memory cells, and a plurality of sub bit lines connected to a main bit line. And a plurality of sub bit line sense amplifiers for sensing and amplifying data carried on the sub bit line; And at least one reference current generating means for supplying a reference current to the main bit line.

Description

계층적 비트 라인 구조를 갖는 메모리 장치{Memory device having hierarchy bit line architecture}Memory device having hierarchy bit line architecture

본 발명은 계층적 비트 라인 구조(hierarchy bit line architecture)를 갖는 메모리 장치에 관한 것으로, 보다 상세하게는 병합된 메인 비트 라인 구조(merged main bit line architecture)를 이용하여 셀 사이즈를 줄이고, 메인 비트 라인의 수를 줄일 수 있기 때문에 셀 밀도를 향상시킬 수 있는 계층적 비트 라인 구조를 갖는 메모리 장치에 관한 것이다.The present invention relates to a memory device having a hierarchical bit line architecture, and more particularly, to reduce cell size by using a merged main bit line architecture, and to reduce a main bit line. The present invention relates to a memory device having a hierarchical bit line structure capable of improving cell density because the number of s is reduced.

일반적으로 DRAM(Dynamic Random Access Memory)이 고집적화 됨에 따라 셀 크기가 작아진다. 따라서 셀 정전 용량(cell capacity)도 작아진다.In general, as the dynamic random access memory (DRAM) is highly integrated, the cell size becomes smaller. As a result, cell capacity is also reduced.

또한 비트 라인 감지증폭기가 이러한 작은 셀 정전 용량을 이용하여 안정적으로 감지 및 증폭 동작을 수행하기 위해서는 셀 정전용량에 대한 비트 라인의 정전용량이 작아야 한다.In addition, in order for the bit line sense amplifier to stably sense and amplify using this small cell capacitance, the bit line capacitance to the cell capacitance must be small.

그러나 DRAM이 고집적화 됨에 따라 하나의 비트 라인에 연결되는 메모리 셀의 개수가 증가하기 때문에 셀 정전용량에 대한 비트 라인의 정전용량은 커지게 된다.However, as the number of memory cells connected to one bit line increases as the DRAM becomes more integrated, the bit line capacitance with respect to the cell capacitance becomes larger.

따라서 셀 밀도를 증가시키는데 한계가 있으며 비트 라인 감지 증폭기의 감지 동작에 필요한 시간이 증가하여 전체 동작 속도가 느려지는 문제점이 있다.Therefore, there is a limit to increase the cell density, and the time required for the sensing operation of the bit line sense amplifier is increased, resulting in a decrease in the overall operation speed.

상기 문제점을 해결하기 위한 본 발명의 목적은 비트 라인을 계층적으로 구성하여 셀 정전용량에 대한 비트 라인 정전용량을 줄이는 것이다.An object of the present invention to solve the above problems is to reduce the bit line capacitance to cell capacitance by hierarchically configuring the bit line.

본 발명의 다른 목적은 메인 비트 라인을 병합하여 전제 비트 라인 수를 줄이는 것이다.Another object of the present invention is to merge the main bit lines to reduce the total number of bit lines.

본 발명의 또 다른 목적은 메인 비트 라인 감지 증폭기를 기준으로 선택된 셀 어레이와 대칭적으로 동일한 거리에 배치된 기준 전압 발생회로를 이용하여 감지 능력을 향상시키는 것이다.It is still another object of the present invention to improve sensing capability by using a reference voltage generator circuit symmetrically disposed at the same distance from the cell array selected based on the main bit line sense amplifier.

상기 목적을 달성하기 위한 본 발명의 계층적 비트 라인 구조를 갖는 메모리 장치는 메인 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 메인 비트 라인 감지 증폭기; 및 상기 메인 비트 라인 감지 증폭기를 기준으로 대칭적으로 배치된 다수의 메모리 블록을 포함하는데, 상기 각 메모리 블록은 상기 다수의 메모리 셀을 포함하는 다수의 서브 메모리 셀 어레이 블록; 다수의 메모리 셀이 접속되고, 상기 메인 비트 라인에 접속된 다수의 서브 비트 라인; 상기 서브 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 서브 비트 라인 감지 증폭기; 및 상기 메인 비트 라인에 기준전류를 공급하는 적어도 하나 이상의 기준전류 발생수단을 포함하는 것을 특징으로 한다.A memory device having a hierarchical bit line structure of the present invention for achieving the above object comprises a plurality of main bit line sense amplifiers for sensing and amplifying data carried on the main bit line; And a plurality of memory blocks symmetrically disposed with respect to the main bit line sense amplifier, wherein each memory block comprises: a plurality of sub memory cell array blocks including the plurality of memory cells; A plurality of sub bit lines connected with a plurality of memory cells and connected to the main bit lines; A plurality of sub bit line sense amplifiers for sensing and amplifying data carried on the sub bit lines; And at least one reference current generating means for supplying a reference current to the main bit line.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 계층적 비트 라인 구조를 갖는 메모리 장치의 주요 부분을 나타낸 블록도이다.1 is a block diagram illustrating a main part of a memory device having a hierarchical bit line structure according to the present invention.

메모리 장치는 다수의 메모리 블록(2), 워드라인 구동부(4) 및 메인 비트 라인 감지 증폭기 어레이 블록(6)을 포함한다.The memory device includes a plurality of memory blocks 2, a word line driver 4 and a main bit line sense amplifier array block 6.

메모리 블록(2)은 메인 비트 라인 감지 증폭기 어레이(6)를 기준으로 대칭을 이루며 배치된다.The memory blocks 2 are arranged symmetrically with respect to the main bit line sense amplifier array 6.

여기서 메모리 블록(2)은 기준전류 발생부(7), 다수의 서브 메모리 셀 어레이 블록(8) 및 다수의 서브 비트 라인 감지 증폭기 어레이 블록(10)을 포함한다.The memory block 2 may include a reference current generator 7, a plurality of sub memory cell array blocks 8, and a plurality of sub bit line sense amplifier array blocks 10.

서브 메모리 셀 어레이 블록(8)은 다수의 서브 비트 라인 SBL0을 포함하고, 서브 비트 라인 SBL0은 메인 비트 라인 MBLT0 및 MBLB0에 접속된다.The sub memory cell array block 8 includes a plurality of sub bit lines SBL0, which are connected to the main bit lines MBLT0 and MBLB0.

기준전류 발생부(7)는 메인 비트 라인 MBLT0에 실린 데이터를 감지하기 위한 기준전류를 발생한다.The reference current generator 7 generates a reference current for sensing data carried on the main bit line MBLT0.

도 2는 도 1에 개시된 서브 셀 어레이 블록(8)과 서브 비트 라인 감지 증폭기 어레이(10)를 나타낸 상세 회로도이다. 여기서는 폴디드(folded) 비트 라인 구조를 예를 들어 설명한다. FIG. 2 is a detailed circuit diagram illustrating the sub cell array block 8 and the sub bit line sense amplifier array 10 disclosed in FIG. 1. Here, the folded bit line structure will be described as an example.

서브 메모리 셀 어레이 블록(8)은 서브 비트 라인 SBL0 및 SBL1에 접속된 다수의 메모리 셀(14)을 포함한다. 여기서 다수의 메모리 셀(14)은 워드라인 WL0 내지 WLn에 의해 선택된다.The sub memory cell array block 8 includes a plurality of memory cells 14 connected to the sub bit lines SBL0 and SBL1. Here, the plurality of memory cells 14 are selected by the word lines WL0 to WLn.

서브 비트 라인 감지 증폭기 어레이 블록(10)은 다수의 서브 비트 라인 감지 증폭기(16)를 포함한다. 서브 비트 라인 감지 증폭기(16)는 드레인이 서브 비트 라인 SBL0 및 SBL1에 접속되고, 소스에는 서브 비트 라인 감지 증폭기 제어신호 SBLVOL이 인가되고, 게이트가 크로스 커플드 연결된 NMOS 트랜지스터 NM1 및 NM2를 포함한다. 여기서 서브 비트 라인 감지 증폭기(16)는 사용되는 시스템에 따라 다양한 형태의 감지 증폭기가 사용될 수 있다.The sub bit line sense amplifier array block 10 includes a plurality of sub bit line sense amplifiers 16. The sub bit line sense amplifier 16 includes NMOS transistors NM1 and NM2 whose drains are connected to the sub bit lines SBL0 and SBL1, the sub bit line sense amplifier control signal SBLVOL is applied to the source, and the gates are cross coupled. Here, the sub bit line sense amplifier 16 may use various types of sense amplifiers depending on the system used.

또한 서브 메모리 셀 어레이 블록(8)은 두 개의 서브 비트 라인 SBL0 및 SBL1이 하나의 쌍으로 하나의 메인 비트 라인 MBLT0에 스위치부(12)를 통해 접속된 병합된(merged) 메인 비트 라인 구조를 갖는다. The sub memory cell array block 8 also has a merged main bit line structure in which two sub bit lines SBL0 and SBL1 are connected via a switch unit 12 to one main bit line MBLT0 as a pair. .

스위치부(12)는 NMOS 트랜지스터 NM3 및 NM4를 포함한다. NMOS 트랜지스터 NM3 및 NM4는 게이트에 스위치 제어신호 SBSWL 및 SBSWR이 각각 인가되어 서브 비트 라인 SBL0 및 SBL1을 메인 비트 라인 MBLT0에 선택적으로 접속한다. The switch section 12 includes NMOS transistors NM3 and NM4. The NMOS transistors NM3 and NM4 are supplied with switch control signals SBSWL and SBSWR at their gates, respectively, to selectively connect the sub bit lines SBL0 and SBL1 to the main bit line MBLT0.

도 3은 도 1에 도시된 메인 비트 라인 감지 증폭기 어레이 블록(6)을 나타낸 상세 회로도이다.FIG. 3 is a detailed circuit diagram of the main bit line sense amplifier array block 6 shown in FIG. 1.

메인 비트 라인 감지 증폭기 어레이 블록(6)은 다수의 메인 비트 라인 감지 증폭기(18)를 포함한다. 여기서 메인 비트 라인 감지 증폭기(18)는 래치형 감지 증폭기로 구현되는 경우를 예를 들어 설명한다. The main bit line sense amplifier array block 6 includes a plurality of main bit line sense amplifiers 18. Here, the case where the main bit line sense amplifier 18 is implemented as a latch type sense amplifier will be described as an example.

메인 비트 라인 감지 증폭기(18)는 PMOS 트랜지스터 PM1 및 PM2와 NMOS 트랜지스터 NM5 및 NM6을 포함한다. 여기서, PMOS 트랜지스터 PM1 및 PM2는 게이트가 크로스 커플드 연결되고, 소스에 메인 비트 라인 풀업 신호 MBLPU가 인가되고, 드레인이 메인 비트 라인 MBLT0 및 MBLB0에 각각 연결되고, NMOS 트랜지스터 NM5 및 NM6은 게이트가 크로스 커플드 연결되고, 소스에 메인 비트 라인 풀다운 신호 MBLPD가 인가되고, 드레인이 메인 비트 라인 MBLT0 및 MBLB0에 각각 연결된다.Main bit line sense amplifier 18 includes PMOS transistors PM1 and PM2 and NMOS transistors NM5 and NM6. Here, the PMOS transistors PM1 and PM2 have a gate cross-coupled, a source bit line pull-up signal MBLPU is applied to a source, a drain is connected to the main bit line MBLT0 and MBLB0, respectively, and the NMOS transistors NM5 and NM6 have a gate crossed. Coupled, the main bit line pulldown signal MBLPD is applied to the source, and the drain is connected to the main bit lines MBLT0 and MBLB0, respectively.

예를 들어 메인 비트 라인 감지 증폭기(18)가 메인 비트 라인 감지 증폭기 어레이 블록(6)을 기준으로 상부에 배치된 메모리 블록(2)의 메모리 셀에 저장된 데이터를 증폭하는 경우, 대칭적으로 동일한 거리에 배치된 하부 메모리 블록(2)의 기준전류 발생기(7)로부터 발생된 기준전류를 이용하여 메인 비트 라인 MBLT0에 실린 데이터를 감지 및 증폭한다.For example, when the main bit line sense amplifier 18 amplifies the data stored in the memory cell of the memory block 2 disposed above the main bit line sense amplifier array block 6, the symmetrically equal distances. The data loaded on the main bit line MBLT0 is sensed and amplified using the reference current generated from the reference current generator 7 of the lower memory block 2 disposed in the second memory block 2.

도 4는 도 1에 도시된 기준전류 발생부(7)를 나타낸 상세 회로도이다. 4 is a detailed circuit diagram illustrating the reference current generator 7 shown in FIG. 1.

기준전류 발생부(7)는 메인 비트 라인 MBLB0에 기준전류 IREF를 발생하는 다수의 정전류원(19)을 포함한다.The reference current generator 7 includes a plurality of constant current sources 19 for generating the reference current IREF on the main bit line MBLB0.

정전류원(19)은 메인 비트 라인 MBLB0과 접지전압 VSS 사이에 직렬 연결된 NMOS 트랜지스터 NM7 및 NM8을 포함한다. 여기서 NMOS 트랜지스터 NM7은 서브 비트 라인 감지 증폭기(16)를 구성하는 NMOS 트랜지스터 NM1 및 NM2의 절반의 크기를 가지며, 게이트에는 반전압 HVCC이 인가된다. 따라서, 기준 전류 IREF에 의한 메인 비트 라인 MBLB0의 전위는 메인 비트 라인 MBLT0에 실린 로우 레벨 데이터에 의한 전위와 반전압 HVCC 사이에 존재한다. NMOS 트랜지스터 NM8은 게이트에 기준전류 발생 활성화 신호 REFEN가 인가된다.The constant current source 19 includes NMOS transistors NM7 and NM8 connected in series between the main bit line MBLB0 and the ground voltage VSS. Here, the NMOS transistor NM7 has half the size of the NMOS transistors NM1 and NM2 constituting the sub bit line sense amplifier 16, and a half voltage HVCC is applied to the gate. Thus, the potential of the main bit line MBLB0 due to the reference current IREF is present between the potential due to the low level data carried on the main bit line MBLT0 and the half voltage HVCC. In the NMOS transistor NM8, a reference current generation activation signal REFEN is applied to the gate.

도 5a 및 도 5b는 도 1에 도시된 실시예의 리드 동작을 나타낸 동작 타이밍도이다.5A and 5B are operation timing diagrams illustrating a read operation of the embodiment shown in FIG. 1.

도 5a는 하이 레벨 데이터를 리드하는 경우를 나타낸 타이밍도이다.5A is a timing diagram illustrating a case where high level data is read.

먼저, 프리차지 구간(t0)에서 서브 비트 라인 SBL0 및 SBL1, 메인 비트 라인 MBLT0 및 MBLB0, 서브 비트 라인 감지 증폭기 제어신호 SBLVOL, 메인 비트 라인 풀업 신호 MBLPU 및 메인 비트 라인 풀다운 신호 MBLPD가 반전압 HVCC으로 프리차지 된다. 일반적으로 반전압 HVCC는 하이 레벨 데이터 전압 VCC의 절반(half) 값을 갖는다.First, in the precharge period t0, the sub bit lines SBL0 and SBL1, the main bit lines MBLT0 and MBLB0, the sub bit line sense amplifier control signal SBLVOL, the main bit line pull-up signal MBLPU, and the main bit line pull-down signal MBLPD are driven to the half voltage HVCC. Precharged. In general, the half voltage HVCC has a half value of the high level data voltage VCC.

어드레스 디코딩 구간(t1)에서 선택된 워드라인 WL0이 활성화되기 위해 입력된 어드레스가 디코딩 된다.The input address is decoded to activate the selected word line WL0 in the address decoding section t1.

셀 데이터 감지 구간(t2)에서 선택된 워드라인 WL0이 활성화되어 메모리 셀(14)에 저장된 하이 레벨 데이터가 전하분배(charge sharing)에 의해 서브 비트 라인 SBL0으로 전송된다.The selected word line WL0 is activated in the cell data sensing period t2 so that the high level data stored in the memory cell 14 is transferred to the sub bit line SBL0 by charge sharing.

서브 비트 라인 증폭 구간(t3)에서 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 로우 레벨로 활성화되어 서브 비트 라인 감지 증폭기(16)에 의해 기준 서브 비트 라인 SBL1의 전위가 로우 레벨로 증폭된다. In the sub bit line amplification period t3, the sub bit line sense amplifier control signal SBLVOL is activated to a low level, and the potential of the reference sub bit line SBL1 is amplified to a low level by the sub bit line sense amplifier 16.

데이터 전달 구간(t4)에서 스위치 제어신호 SBSWL가 하이 레벨로 활성화되어 NMOS 트랜지스터 NM3이 턴 온 된다. 따라서 서브 비트 라인 SBL0에 실린 데이터가 메인 비트 라인 MBLT0에 전달된다. 이때 기준전류 발생 활성화 신호 REFEN가 하이 레벨로 활성화되어 기준 메인 비트 라인 MBLB0의 전위가 소정 레벨로 낮아진다.In the data transfer period t4, the switch control signal SBSWL is activated to a high level, and the NMOS transistor NM3 is turned on. Therefore, data carried on the sub bit line SBL0 is transferred to the main bit line MBLT0. At this time, the reference current generation activation signal REFEN is activated to a high level, thereby lowering the potential of the reference main bit line MBLB0 to a predetermined level.

메인 비트 라인 증폭 구간(t5)에서 메인 비트 라인 풀업 신호 MBLPU가 하이 레벨이 되어 메인 비트 라인 MBLT0에 실린 데이터가 하이 레벨로 증폭되고, 메인 비트 라인 풀다운 신호 MBLPD가 로우 레벨이 되어 기준 메인 비트 라인 MBLB0이 로우 레벨이 된다. 이때 NMOS 트랜지스터 NM3이 턴 온 되어 있기 때문에 서브 비트 라인 SBL0의 전위도 함께 하이 레벨로 증폭되어 셀 데이터 감지 구간(t2)에서 전하 분배에 의해 파괴된 데이터를 복구한다(restore).In the main bit line amplification section t5, the main bit line pull-up signal MBLPU becomes high level and the data loaded on the main bit line MBLT0 is amplified to high level, and the main bit line pull-down signal MBLPD becomes low level so that the reference main bit line MBLB0 This is the low level. At this time, since the NMOS transistor NM3 is turned on, the potential of the sub-bit line SBL0 is also amplified to a high level to restore data destroyed by charge distribution in the cell data sensing period t2.

도 5b는 로우 레벨 데이터를 리드하는 경우의 동작 타이밍도이다.5B is an operation timing diagram when the low level data is read.

먼저, 프리차지 구간(t0)에서 서브 비트 라인 SBL0 및 SBL1, 메인 비트 라인 MBLT0 및 MBLB0, 서브 비트 라인 감지 증폭기 제어신호 SBLVOL, 메인 비트 라인 풀업 신호 MBLPU 및 메인 비트 라인 풀다운 신호 MBLPD가 반전압 HVCC으로 프리차지 된다. First, in the precharge period t0, the sub bit lines SBL0 and SBL1, the main bit lines MBLT0 and MBLB0, the sub bit line sense amplifier control signal SBLVOL, the main bit line pull-up signal MBLPU, and the main bit line pull-down signal MBLPD are driven to the half voltage HVCC. Precharged.

어드레스 디코딩 구간(t1)에서 선택된 워드라인 WL0이 활성화되기 위해 입력된 어드레스가 디코딩 된다.The input address is decoded to activate the selected word line WL0 in the address decoding section t1.

셀 데이터 감지 구간(t2)에서 선택된 워드라인 WL0이 활성화되어 메모리 셀(14)에 저장된 로우 레벨 데이터가 전하분배(charge sharing)에 의해 서브 비트 라인 SBL0으로 전송된다.In the cell data sensing period t2, the selected word line WL0 is activated, and low-level data stored in the memory cell 14 is transferred to the sub bit line SBL0 by charge sharing.

서브 비트 라인 증폭 구간(t3)에서 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 로우 레벨로 활성화되어 서브 비트 라인 감지 증폭기(16)에 의해 서브 비트 라인 SBL0에 실린 데이터가 로우 레벨로 증폭된다. In the sub bit line amplification period t3, the sub bit line sense amplifier control signal SBLVOL is activated to a low level, and the data carried on the sub bit line SBL0 is amplified to a low level by the sub bit line sense amplifier 16.

데이터 전달 구간(t4)에서 스위치 제어신호 SBSWL가 하이 레벨로 활성화되어 NMOS 트랜지스터 NM3이 턴 온 된다. 따라서 서브 비트 라인 SBL0에 실린 데이터가 메인 비트 라인 MBLT0에 전달된다. 이때 기준전류 발생 활성화 신호 REFEN가 하이 레벨로 활성화되어 기준 메인 비트 라인 MBLB0의 전위가 소정 레벨로 낮아진다. 여기서 기준전류 발생부(19)를 구성하는 NMOS 트랜지스터 NM7의 크기가 서브 비트 라인 감지 증폭기(16)를 구성하는 NMOS 트랜지스터 NM1 및 NM2의 크기의 절반이고 동일하게 게이트에 반전압 HVCC가 인가되기 때문에, 기준 메인 비트 라인 MBLB0의 전위는 로우 레벨 데이터가 실린 메인 비트 라인 MBLT0의 전위와 반전압 HVCC 사이에 존재한다. In the data transfer period t4, the switch control signal SBSWL is activated to a high level, and the NMOS transistor NM3 is turned on. Therefore, data carried on the sub bit line SBL0 is transferred to the main bit line MBLT0. At this time, the reference current generation activation signal REFEN is activated to a high level, thereby lowering the potential of the reference main bit line MBLB0 to a predetermined level. Since the size of the NMOS transistor NM7 constituting the reference current generator 19 is half the size of the NMOS transistors NM1 and NM2 constituting the sub bit line sense amplifier 16, the same voltage is applied to the gate as the half voltage HVCC. The potential of the reference main bit line MBLB0 is present between the potential of the main bit line MBLT0 on which the low level data is loaded and the half voltage HVCC.

메인 비트 라인 증폭 구간(t5)에서 메인 비트 라인 풀다운 신호 MBLPD가 로우 레벨이 되어 메인 비트 라인 MBLT0에 실린 데이터가 로우 레벨로 증폭되고, 메인 비트 라인 풀업 신호 MBLPU가 하이 레벨이 되어 기준 메인 비트 라인 MBLB0이 하이 레벨이 된다. In the main bit line amplification section t5, the main bit line pull-down signal MBLPD becomes low level and the data loaded on the main bit line MBLT0 is amplified to low level, and the main bit line pull-up signal MBLPU becomes high level so that the reference main bit line MBLB0 This is the high level.

도 6은 본 발명에 따른 계층적 비트 라인 구조를 갖는 메모리 장치의 다른 실시예의 주요 부분을 나타낸 블록도이다.FIG. 6 is a block diagram illustrating an essential part of another embodiment of a memory device having a hierarchical bit line structure according to the present invention.

메모리 장치는 다수의 메모리 블록(2), 워드라인 구동부(4) 및 메인 비트 라인 감지 증폭기 어레이 블록(6)을 포함한다.The memory device includes a plurality of memory blocks 2, a word line driver 4 and a main bit line sense amplifier array block 6.

메모리 블록(2)은 메인 비트 라인 감지 증폭기 어레이(6)를 기준으로 대칭을 이루며 배치되고, 다수의 기준전류 발생부(7), 다수의 서브 메모리 셀 어레이 블록(8) 및 다수의 서브 비트 라인 감지 증폭기 어레이 블록(10)을 포함한다.The memory block 2 is disposed symmetrically with respect to the main bit line sense amplifier array 6, and includes a plurality of reference current generators 7, a plurality of sub memory cell array blocks 8, and a plurality of sub bit lines. A sense amplifier array block 10 is included.

서브 메모리 셀 어레이 블록(8)은 다수의 서브 비트 라인 SBL0을 포함하고, 서브 메모리 셀 어레이 블록(8)의 서브 비트 라인 SBL0은 메인 비트 라인 MBLT0 및 MBLB0에 접속된다.The sub memory cell array block 8 includes a plurality of sub bit lines SBL0, and the sub bit lines SBL0 of the sub memory cell array block 8 are connected to the main bit lines MBLT0 and MBLB0.

기준전류 발생부(7)는 메인 비트 라인 MBLT0 또는 MBLB0에 실린 데이터를 증폭하기 위한 기준전류 IREF를 발생한다.The reference current generator 7 generates a reference current IREF for amplifying the data carried on the main bit line MBLT0 or MBLB0.

따라서, 메인 비트 라인 감지 증폭기 어레이 블록(6)을 기준으로 선택된 서브 메모리 셀 어레이 블록(8)과 대칭적인 위치에 배치된 기준전류 발생부(7)가 선택되어 기준전류 IREF를 발생하기 때문에 RC 지연에 의한 감지 마진(sensing margin) 감소를 방지할 수 있다.Therefore, the RC delay because the reference current generator 7 disposed in a symmetrical position with the sub memory cell array block 8 selected based on the main bit line sense amplifier array block 6 is selected to generate the reference current IREF. It is possible to prevent the sensing margin from being reduced.

도 6에 개시된 실시예의 동작은 상기한 도 1에 개시된 실시예의 동작과 동일하기 때문에 여기서는 이의 상세한 설명은 생략한다.Since the operation of the embodiment disclosed in FIG. 6 is the same as the operation of the embodiment disclosed in FIG. 1, detailed description thereof will be omitted herein.

이상에서 살펴본 바와 같이, 본 발명에 따른 계층적 비트 라인 구조를 갖는 메모리 장치는 비트 라인을 계층적으로 구성하여 셀 정전용량에 대한 비트 라인 정전용량을 줄일 수 있는 효과가 있다.As described above, the memory device having a hierarchical bit line structure according to the present invention has an effect of reducing bit line capacitance to cell capacitance by hierarchically configuring bit lines.

또한 본 발명은 메인 비트 라인을 병합하여 전제 비트 라인 수를 줄일 수 있는 효과가 있다.In addition, the present invention has the effect of reducing the total number of bit lines by merging the main bit lines.

게다가 본 발명은 메인 비트 라인 감지 증폭기를 기준으로 선택된 셀 어레이와 같은 거리에 배치된 기준 전압 발생회로를 이용하여 감지 능력을 향상시킬 수 있는 효과가 있다.In addition, the present invention has an effect of improving the sensing capability by using a reference voltage generator circuit disposed at the same distance as the cell array selected based on the main bit line sense amplifier.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

도 1은 본 발명에 따른 계층적 비트 라인 구조를 갖는 메모리 장치의 주요 부분을 나타낸 블록도.1 is a block diagram illustrating a major part of a memory device having a hierarchical bit line structure according to the present invention.

도 2는 도 1에 도시된 서브 메모리 셀 어레이 블록과 서브 비트 라인 감지 증폭기 어레이 블록을 나타낸 상세 회로도.FIG. 2 is a detailed circuit diagram illustrating the sub memory cell array block and the sub bit line sense amplifier array block shown in FIG.

도 3은 도 1에 도시된 메인 비트 라인 감지 증폭기 어레이 블록을 나타낸 상세 회로도.3 is a detailed circuit diagram illustrating a main bit line sense amplifier array block shown in FIG.

도 4는 도 1에 도시된 기준전류 발생부를 나타낸 상세 회로도.4 is a detailed circuit diagram illustrating a reference current generator shown in FIG. 1.

도 5a 및 도 5b는 도 1에 도시된 실시예의 리드 동작을 나타낸 동작 타이밍도.5A and 5B are operation timing diagrams showing a read operation of the embodiment shown in FIG.

도 6은 본 발명에 따른 계층적 비트 라인 구조를 갖는 메모리 장치의 다른 실시예의 주요 부분을 나타낸 블록도.Figure 6 is a block diagram illustrating the major portions of another embodiment of a memory device having a hierarchical bit line structure in accordance with the present invention.

Claims (10)

메인 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 메인 비트 라인 감지 증폭기; 및A plurality of main bit line sense amplifiers for sensing and amplifying data carried on the main bit line; And 상기 메인 비트 라인 감지 증폭기를 기준으로 대칭적으로 배치된 다수의 메모리 블록을 포함하는데,A plurality of memory blocks are arranged symmetrically with respect to the main bit line sense amplifier, 상기 각 메모리 블록은 Each memory block is 다수의 메모리 셀을 포함하는 다수의 서브 메모리 셀 어레이 블록;A plurality of sub memory cell array blocks including a plurality of memory cells; 상기 다수의 메모리 셀이 접속되고, 상기 메인 비트 라인에 접속된 다수의 서브 비트 라인;A plurality of sub bit lines to which the plurality of memory cells are connected and connected to the main bit lines; 상기 서브 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 서브 비트 라인 감지 증폭기; 및A plurality of sub bit line sense amplifiers for sensing and amplifying data carried on the sub bit lines; And 상기 메인 비트 라인에 기준전류를 공급하는 적어도 하나 이상의 기준전류 발생수단을 포함하는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.And at least one reference current generating means for supplying a reference current to the main bit line. 제 1 항에 있어서, The method of claim 1, 상기 서브 비트 라인에 실린 데이터를 상기 메인 비트 라인으로 전송하는 전달 수단을 더 포함하는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.And transfer means for transmitting the data carried in the sub bit line to the main bit line. 제 2 항에 있어서, The method of claim 2, 상기 서브 메모리 셀 어레이 블록의 소정 개수의 상기 서브 비트 라인이 그룹으로 상기 메인 비트 라인에 접속되는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.And a predetermined number of sub bit lines of the sub memory cell array block are connected to the main bit line in groups. 제 3 항에 있어서,The method of claim 3, wherein 상기 메인 비트 라인에 접속된 상기 서브 비트 라인 그룹 중에 선택된 상기 메모리 셀이 접속되지 않은 적어도 하나 이상의 상기 서브 비트 라인은 기준 전위로 설정되는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.And at least one sub bit line to which the memory cell selected from among the sub bit line groups connected to the main bit line is not connected is set to a reference potential. 제 1 항에 있어서,The method of claim 1, 상기 메인 비트 라인 감지 증폭기는 상기 메인 비트 라인에 실린 데이터를 상기 기준전류 발생수단으로부터 공급된 기준전류를 이용하여 감지 및 증폭하는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.And the main bit line sense amplifier senses and amplifies data loaded on the main bit line using a reference current supplied from the reference current generating means. 제 5 항에 있어서,The method of claim 5, 상기 메인 비트 라인 감지 증폭기는 래치형 감지 증폭기인 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.And the main bit line sense amplifier is a latch type sense amplifier. 제 1 항에 있어서,The method of claim 1, 상기 기준전류 발생수단은 상기 서브 메모리 셀 어레이 블록에 대칭적으로 대응하는 동일한 위치에 배치되는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.And the reference current generating means is disposed at the same position symmetrically corresponding to the sub memory cell array block. 제 1 항 또는 제 7 항에 있어서,The method according to claim 1 or 7, 상기 기준전류 발생수단은 바이어스 전압에 의해 상기 기준전류를 발생하는 정전류원을 포함하는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.And the reference current generating means includes a constant current source generating the reference current by a bias voltage. 제 8 항에 있어서,The method of claim 8, 상기 바이어스 전압은 하이 레벨 데이터 전압의 절반 크기를 갖는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.And the bias voltage has a magnitude of half of a high level data voltage. 제 9 항에 있어서,The method of claim 9, 상기 정전류원은 상기 서브 비트 라인 감지 증폭기를 구성하는 소자의 구동능력보다 작은 구동능력을 갖는 구성소자로 구성되는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.The constant current source is a memory device having a hierarchical bit line structure, characterized in that consisting of a component having a drive capacity less than the drive capacity of the device constituting the sub-bit line sense amplifier.
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