KR20050079803A - A level shifter - Google Patents

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Abstract

본 발명은 레벨 쉬프트 회로의 바이어스 전압이 변동하는 경우에도, 안정된 동작 특성을 나타낼 수 있는 레벨 쉬프트 회로에 관한 것이다. The present invention relates to a level shift circuit that can exhibit stable operating characteristics even when the bias voltage of the level shift circuit changes.

본 발명의 레벨 쉬프트 회로는 제 1 및 제 2 트랜지스터로 구성되는 풀업 트랜지스터와, 풀 다운 트랜지스터를 구비하며, 상기 풀업 트랜지스터의 구동 전압은 제 1 전압과 이보다 더 높은 제 2 전압중의 하나가 인가되며, 상기 제 1 전압이 인가되는 경우에는 상기 제 1 및 제 2 트랜지스터가 모두 동작하며, 상기 제 2 전압이 인가되는 경우에는 상기 제 1 및 제 2 트랜지스터중의 하나만이 동작하는 것을 특징으로 한다.The level shift circuit of the present invention includes a pull-up transistor composed of first and second transistors, and a pull-down transistor, wherein a driving voltage of the pull-up transistor is applied with one of a first voltage and a second higher voltage. When the first voltage is applied, both the first and second transistors operate, and when the second voltage is applied, only one of the first and second transistors operates.

Description

레벨 쉬프트 회로{A level shifter}A level shifter

본 발명은 레벨 쉬프트 회로에 관한 것으로, 특히 레벨 쉬프트 회로의 바이어스 전압이 변동하는 경우에도, 안정된 동작 특성을 나타낼 수 있는 레벨 쉬프트 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shift circuit, and more particularly, to a level shift circuit that can exhibit stable operating characteristics even when a bias voltage of a level shift circuit varies.

도 1은 종래의 일반적인 레벨 쉬프트의 일예이다.1 is an example of a conventional general level shift.

도 1에서, VREF1과 VREF2는 기준 전압으로서, 레벨 쉬프트의 바이어스 전압을 나타내고, VIN은 레벨 쉬프트 회로의 입력 전압을 나타내고, VOUT은 레벨 쉬프트 회로의 출력 전압을 나타낸다. In Fig. 1, VREF1 and VREF2 are reference voltages, which represent the bias voltage of the level shift, VIN represents the input voltage of the level shift circuit, and VOUT represents the output voltage of the level shift circuit.

도 1에서, 특히 VREF1은 로우 레벨의 기준 전압이고, VREF2는 하이 레벨의 기준 전압이다. 예컨대, VREF1이 1.8V인 경우, VREF2는 그 보다 전위가 높은 2.5V 또는 3.6V 등이 될 수 있다. 통상, VIN 전압의 하이 레벨은 VREF1의 전위 레벨과 동일 레벨인 것이 일반적이다.In FIG. 1, in particular VREF1 is a low level reference voltage and VREF2 is a high level reference voltage. For example, when VREF1 is 1.8V, VREF2 may be 2.5V or 3.6V having a higher potential. Usually, the high level of the VIN voltage is generally the same level as the potential level of VREF1.

동작에 있어서, 예컨대, 1.8V 의 VIN 이 인가되는 경우, VOUT 은 로우 레벨(VSS, 또는 VBB)을 출력하며, 0V 의 VIN 이 인가되는 경우, VOUT 은 VREF2 의 전위 레벨을 출력한다. 따라서, VREF2가 2.5V 인 경우, VOUT은 2.5V이고, VREF2가 3.6V 인 경우, VOUT은 3.6V이다, 즉, 출력 신호의 레벨이 쉬프트되어 출력됨을 알 수 있다. In operation, for example, when VIN of 1.8V is applied, VOUT outputs a low level (VSS, or VBB), and when VIN of 0V is applied, VOUT outputs a potential level of VREF2. Therefore, when VREF2 is 2.5V, VOUT is 2.5V, and when VREF2 is 3.6V, VOUT is 3.6V. That is, it can be seen that the level of the output signal is shifted and output.

도 2는 도 1에 도시된 레벨 쉬프트 회로의 동작 특성을 나타낸는 시뮬레이션도로서, VREF1이 1.8V이고, VREF2는 2.5V인 경우를 나타낸다. FIG. 2 is a simulation diagram showing the operating characteristics of the level shift circuit shown in FIG. 1, wherein VREF1 is 1.8V and VREF2 is 2.5V.

도 3은 도 1에 도시된 레벨 쉬프트 회로의 동작 특성을 나타낸는 시뮬레이션도로서, VREF1이 1.8V이고, VREF2는 3.6V인 경우를 나타낸다. FIG. 3 is a simulation diagram showing the operating characteristics of the level shift circuit shown in FIG. 1, wherein VREF1 is 1.8V and VREF2 is 3.6V.

도 2, 3에서, tRD는 VIN 이 로우 레벨에서 하이 레벨로 천이하기까지의 지연 시간을 나타내고, tFD는 VIN 에 반응하여 VOUT가 하이 레벨에서 로우 레벨로 천이하기까지의 지연 시간을 나타낸다. 따라서, tRD-tFD는 입력에 대한 출력의 반응시간 차이를 나타낸다. In Figures 2 and 3, tRD represents the delay time until VIN transitions from the low level to the high level, and tFD represents the delay time until VOUT transitions from the high level to the low level in response to VIN. Thus, tRD-tFD represents the difference in response time of the output to the input.

도 2, 3에서, 세로축은 tRD-tFD의 절대치를 나타내고, 가로축은 도 1에 도시된 트랜지스터(N2)의 게이트 폭을 나타낸다. 2 and 3, the vertical axis represents the absolute value of tRD-tFD, and the horizontal axis represents the gate width of the transistor N2 shown in FIG.

도시된 바와같이, 도 2의 경우 응답속도가 가장 빠른 경우는 트랜지스터의 게이트 폭이 10㎛일 때이고, 도 3의 경우 응답속도가 가장 빠른 경우는 트랜지스터의 게이트 폭이 15㎛일 때이다. 따라서, 레벨 쉬프트 회로의 VREF2의 전압이 상재적으로 높은 경우, 빠른 응답시간을 위하여서는 트랜지스터의 게이트 폭을 증가시켜야 함을 알 수 있다.As shown in FIG. 2, the fastest response speed is when the gate width of the transistor is 10 μm, and the fastest response speed is when the gate width of the transistor is 15 μm. Therefore, it can be seen that when the voltage of VREF2 of the level shift circuit is substantially high, the gate width of the transistor must be increased for a fast response time.

기존의 경우, VREF1과 VREF2의 전압차가 변동하는 경우 초래되는 응답시간을 줄이고, 레벨 쉬프트 회로의 동작을 최적으로 유지하기 위해서는 출력단에 연결된 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 게이트 폭의 비를 1 : n (n 은 1 이상의 실수)이 되도록 설계하였다.In the conventional case, in order to reduce the response time caused when the voltage difference between VREF1 and VREF2 fluctuate, and to optimally maintain the operation of the level shift circuit, the ratio of the gate width of the PMOS transistor P2 connected to the output terminal to the NMOS transistor N2 Is designed to be 1: n (n is a real number of 1 or more).

그런데, VREF1과 VREF2의 전압차가 커질 경우, 사전에 NMOS 트랜지스터(N2)의 게이트 폭을 키워서 설계하였으나, 설계시에 미리 NMOS 트랜지스터의 게이트 폭을 키우지 않은 상태에서 번인 테스트 등의 경우와 같이 VREF1과 VREF2의 전압차가 달라지는 경우 회로의 응답 특성 변화에 대한 대처 방법이 미흡하다는 문제점이 있었다. By the way, when the voltage difference between VREF1 and VREF2 increases, the gate width of the NMOS transistor N2 is designed in advance. However, VREF1 and VREF2 are designed as in the case of burn-in test without increasing the gate width of the NMOS transistor in advance. When the voltage difference is different, there is a problem in that the coping method for the response characteristic change of the circuit is insufficient.

본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 레벨 쉬프트 회로의 출력단 PMOS 트랜지스터를 추가하여 고전압 기준전위 레벨이 변동하는 경우에도 안정된 응답 시간을 출력할 수 있는 레벨 쉬프트 회로를 제공하고자 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-described problem, and an object of the present invention is to provide a level shift circuit capable of outputting a stable response time even when a high voltage reference potential level varies by adding an output terminal PMOS transistor of a level shift circuit.

본 발명의 레벨 쉬프트 회로는 제 1 및 제 2 트랜지스터로 구성되는 풀업 트랜지스터와, 풀 다운 트랜지스터를 구비하며, 상기 풀업 트랜지스터의 구동 전압은 제 1 전압과 이보다 더 높은 제 2 전압중의 하나가 인가되며, 상기 제 1 전압이 인가되는 경우에는 상기 제 1 및 제 2 트랜지스터가 모두 동작하며, 상기 제 2 전압이 인가되는 경우에는 상기 제 1 및 제 2 트랜지스터중의 하나만이 동작하는 것을 특징으로 한다.The level shift circuit of the present invention includes a pull-up transistor composed of first and second transistors, and a pull-down transistor, wherein a driving voltage of the pull-up transistor is applied with one of a first voltage and a second higher voltage. When the first voltage is applied, both the first and second transistors operate, and when the second voltage is applied, only one of the first and second transistors operates.

(실시예)(Example)

이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 레벨 쉬프트 회로의 일예이다.4 is an example of a level shift circuit according to the present invention.

도 4의 레벨 쉬프트 회로는 제 1 기준전압(VREF1)을 게이트로 수신하는 제 1 NMOS 트랜지스터(N1)와, 드레인을 통하여 제 2 기준전압(VREF2)을 수신하는 제 1 내지 제 3 PMOS 트랜지스터(P1, P2, P3)와, 상기 제 2 PMOS 트랜지스터(P2)의 소오스와 접지 사이에 연결되며 게이트를 통하여 입력 신호(VIN)를 수신하는 제 2 NMOS 트랜지스터(N2)와, 제어 신호를 수신하는 제 1 입력 단자와 상기 제 1 NMOS 트랜지스터의 소오스(노드 A) 및 상기 제 2 PMOS 트랜지스터의 게이트와 공통 연결된 제 2 입력 단자를 갖는 노아 게이트(41)와, 노아 게이트(41)의 출력 신호를 수신하는 인버터(42)와, 인버터(42)의 출력신호를 게이트를 통하여 수신하는 제 3 PMOS 트랜지스터(P3)를 구비한다.The level shift circuit of FIG. 4 includes a first NMOS transistor N1 for receiving a first reference voltage VREF1 as a gate and a first to third PMOS transistor P1 for receiving a second reference voltage VREF2 through a drain. , A second NMOS transistor N2 connected between the source and the ground of the second PMOS transistor P2 and receiving an input signal VIN through a gate, and a first receiving a control signal; An inverter receiving an output signal of the noah gate 41 and a noah gate 41 having an input terminal and a second input terminal commonly connected to a source (node A) of the first NMOS transistor and a gate of the second PMOS transistor 42 and a third PMOS transistor P3 for receiving the output signal of the inverter 42 through the gate.

도 4에서, 제 1 NMOS 트랜지스터의 드레인(노드 C)은 제 2 NMOS 트랜지스터(N2)의 게이트와 연결되며, 제 2 PMOS 트랜지스터의 소오스(노드 C)는 제 1 PMOS 트랜지스터(P1)의 게이트 및 제 3 PMOS 트랜지스터의 소오스(노드 C)와 공통 연결되는 출력단자(VOUT)이며, 제 1 기준전압(VREF1)은 제 2 기준전압(VREF2)보다 낮다. In FIG. 4, the drain (node C) of the first NMOS transistor is connected to the gate of the second NMOS transistor N2, and the source (node C) of the second PMOS transistor is connected to the gate and the first PMOS transistor P1. The output terminal VOUT is commonly connected to the source (node C) of the 3 PMOS transistor, and the first reference voltage VREF1 is lower than the second reference voltage VREF2.

도 4에서, PMOS 트랜지스터(P2, P3)는 풀업 트랜지스터이며, NMOS 트랜지스터(N2)는 풀다운 트랜지스터이다. In Fig. 4, the PMOS transistors P2 and P3 are pull-up transistors, and the NMOS transistor N2 is a pull-down transistor.

이하, 동작에 대하여 설명하기로 한다.The operation will be described below.

종래의 경우, 도 2와 3에서 언급한 바와같이, 최소 응답시간과 관련하여, VREF2 전압의 레벨이 높은 경우 풀 다운 트랜지스터의 게이트 트랜지스터 폭을 넓혀야 하는 문제점이 있었다. In the related art, as mentioned in FIGS. 2 and 3, in relation to the minimum response time, there is a problem in that the gate transistor width of the pull-down transistor needs to be widened when the level of the VREF2 voltage is high.

본 발명은 이를 해결하기 위하여 풀 업 트랜지스터를 구성하는 트랜지스터를 2 개의 PMOS 트랜지스터(P2, P3)로 형성하였다. 여기서, 예컨대, PMOS 트랜지스터(P2)와 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N2)의 게이트 폭의 비는 1: 1: 4 로 구성된다. 따라서, PMOS 트랜지스터(P2)의 게이트 폭이 5㎛ 이면, PMOS 트랜지스터(P3)의 게이트 폭은 5㎛ 이고, NMOS 트랜지스터(N2)의 게이트 폭은 20㎛ 이다. In order to solve this problem, the present invention has formed two PMOS transistors P2 and P3 constituting a pull-up transistor. Here, for example, the ratio of the gate widths of the PMOS transistor P2, the PMOS transistor P3, and the NMOS transistor N2 is 1: 1: 4. Therefore, when the gate width of the PMOS transistor P2 is 5 μm, the gate width of the PMOS transistor P3 is 5 μm, and the gate width of the NMOS transistor N2 is 20 μm.

동작에 있어서, 예컨대, VREF2 의 전압이 2.5V 인 경우를 살펴본다. 이 경우, 노아 게이트(41)에 인가되는 제어 신호의 전위는 로우 레벨이다. 참고로, VREF1은 1.8V 로 가정한다.In operation, for example, consider a case where the voltage of VREF2 is 2.5V. In this case, the potential of the control signal applied to the NOR gate 41 is at a low level. For reference, assume that VREF1 is 1.8V.

입력 신호(VIN)가 로우에서 하이 레벨로 천이하는 경우, 출력신호(VOUT)는 하이 에서 로우 레벨(접지)로 천이한다.When the input signal VIN transitions from low to high level, the output signal VOUT transitions from high to low level (ground).

입력 신호(VIN)가 하이에서 로우 레벨로 천이하는 경우, 출력신호(VOUT)는 로우에서 하이 레벨(2.5V)로 천이한다. 이 경우, 풀 업 트랜지스터(P2, P3)가 턴온된다. When the input signal VIN transitions from high to low level, the output signal VOUT transitions from low to high level (2.5V). In this case, pull-up transistors P2 and P3 are turned on.

따라서, 위의 경우, 풀업 트랜지스터와 풀 다운 트랜지스터의 게이트 폭의 비는 1: 2 라고 볼 수 있다.Therefore, in the above case, the ratio of the gate widths of the pull-up transistor and the pull-down transistor can be regarded as 1: 2.

다음, VREF2의 전압이 상승한 경우, 예컨대, VREF2 의 전압이 3.6V 인 경우를 살펴본다. 이 경우, 노아 게이트(41)에 인가되는 제어 신호의 전위는 하이 레벨로 유지된다. 따라서, 풀 업 트랜지스터(P3)는 항상 턴온프이다. 참고로, VREF1은 1.8V 로 가정한다.Next, the case where the voltage of VREF2 rises, for example, the case of the voltage of VREF2 is 3.6V. In this case, the potential of the control signal applied to the NOR gate 41 is maintained at a high level. Therefore, pull-up transistor P3 is always turned on. For reference, assume that VREF1 is 1.8V.

입력 신호(VIN)가 로우에서 하이 레벨로 천이하는 경우, 출력신호(VOUT)는 하이 에서 로우 레벨(접지)로 천이한다.When the input signal VIN transitions from low to high level, the output signal VOUT transitions from high to low level (ground).

입력 신호(VIN)가 하이에서 로우 레벨로 천이하는 경우, 출력신호(VOUT)는 로우에서 하이 레벨(3.6V)로 천이한다. 이 경우, 풀 업 트랜지스터(P2)가 턴온된다. When the input signal VIN transitions from high to low level, the output signal VOUT transitions from low to high level (3.6V). In this case, the pull-up transistor P2 is turned on.

따라서, 위의 경우, 풀업 트랜지스터와 풀 다운 트랜지스터의 게이트 폭의 비는 1: 4 라고 볼 수 있다.Therefore, in the above case, the ratio of the gate widths of the pull-up transistor and the pull-down transistor can be regarded as 1: 4.

도 5는 도 4에 도시된 레벨 쉬프트 회로의 동작 특성을 나타낸는 시뮬레이션도로서, VREF1이 1.8V이고, VREF2는 3.6V인 경우를 나타낸다. FIG. 5 is a simulation diagram showing the operating characteristics of the level shift circuit shown in FIG. 4, wherein VREF1 is 1.8V and VREF2 is 3.6V.

도 5에서, tRD는 VIN 이 로우 레벨에서 하이 레벨로 천이하기까지의 지연 시간을 나타내고, tFD는 VIN 에 반응하여 VOUT가 하이 레벨에서 로우 레벨로 천이하기까지의 지연 시간을 나타낸다. 따라서, tRD-tFD는 입력에 대한 출력의 반응시간 차이를 나타낸다. In FIG. 5, tRD represents a delay time until VIN transitions from a low level to a high level, and tFD represents a delay time until VOUT transitions from a high level to a low level in response to VIN. Thus, tRD-tFD represents the difference in response time of the output to the input.

도 5에서, 세로축은 tRD-tFD의 절대치를 나타내고, 가로축은 도 5에 도시된 트랜지스터(N2)의 게이트 폭을 나타낸다. In FIG. 5, the vertical axis represents the absolute value of tRD-tFD, and the horizontal axis represents the gate width of the transistor N2 shown in FIG.

도 3과 비교하여 보면, 최소 응답 시간은 도 2의 경우와 마찬가지로 풀 다운 트랜지스터의 게이트 폭이 10㎛ 일때와 동일함을 알 수 있다. As compared with FIG. 3, it can be seen that the minimum response time is the same as that of the gate width of the pull-down transistor as in the case of FIG. 2.

이상에서 알 수 있는 바와같이, 본 발명은 VREF2 의 전압 레벨이 상승하는 경우, 풀 업 트랜지스터의 게이트 폭과 풀 다운 트랜지스터의 게이트 폭의 비를 변화시킴으로써 응답 시간의 차이가 일정하도록 하는 방법을 제시하고 있음을 알 수 있다.As can be seen from the above, the present invention proposes a method in which the difference in response time is constant by changing the ratio of the gate width of the pull-up transistor and the gate width of the pull-down transistor when the voltage level of VREF2 increases. It can be seen that.

도 1은 종래의 일반적인 레벨 쉬프트의 일예이다.1 is an example of a conventional general level shift.

도 2는 도 1에 도시된 레벨 쉬프트 회로의 동작 특성을 나타낸는 시뮬레이션도로서, VREF1이 1.8V이고, VREF2는 2.5V인 경우를 나타낸다. FIG. 2 is a simulation diagram showing the operating characteristics of the level shift circuit shown in FIG. 1, wherein VREF1 is 1.8V and VREF2 is 2.5V.

도 3은 도 1에 도시된 레벨 쉬프트 회로의 동작 특성을 나타낸는 시뮬레이션도로서, VREF1이 1.8V이고, VREF2는 3.6V인 경우를 나타낸다. FIG. 3 is a simulation diagram showing the operating characteristics of the level shift circuit shown in FIG. 1, wherein VREF1 is 1.8V and VREF2 is 3.6V.

도 4는 본 발명에 따른 레벨 쉬프트 회로의 일예이다.4 is an example of a level shift circuit according to the present invention.

도 5는 도 4에 도시된 레벨 쉬프트 회로의 동작 특성을 나타낸는 시뮬레이션도로서, VREF1이 1.8V이고, VREF2는 3.6V인 경우를 나타낸다. FIG. 5 is a simulation diagram showing the operating characteristics of the level shift circuit shown in FIG. 4, wherein VREF1 is 1.8V and VREF2 is 3.6V.

Claims (3)

제 1 기준전압을 게이트로 수신하는 제 1 NMOS 트랜지스터와,A first NMOS transistor receiving a first reference voltage as a gate; 드레인을 통하여 제 2 기준전압을 수신하는 제 1 내지 제 3 PMOS 트랜지스터와,First to third PMOS transistors receiving a second reference voltage through a drain; 상기 제 2 PMOS 트랜지스터의 소오스와 접지 사이에 연결되며 게이트를 통하여 입력 신호를 수신하는 제 2 NMOS 트랜지스터와,A second NMOS transistor connected between a source of the second PMOS transistor and a ground and receiving an input signal through a gate; 제어 신호를 수신하는 제 1 입력 단자와, 상기 제 1 NMOS 트랜지스터의 소오스 및 상기 제 2 PMOS 트랜지스터의 게이트와 공통 연결된 제 2 입력 단자를 갖는 노아 게이트와,A noah gate having a first input terminal for receiving a control signal, a second input terminal in common connection with a source of the first NMOS transistor and a gate of the second PMOS transistor; 상기 노아 게이트의 출력 신호를 수신하는 인버터와,An inverter receiving the output signal of the noah gate; 상기 인버터의 출력신호를 게이트를 통하여 수신하는 제 3 PMOS 트랜지스터를 구비하며,A third PMOS transistor configured to receive an output signal of the inverter through a gate; 상기 제 1 NMOS 트랜지스터의 드레인은 상기 제 2NMOS 트랜지스터의 게이트와 연결되며, The drain of the first NMOS transistor is connected to the gate of the second NMOS transistor, 상기 제 2 PMOS 트랜지스터의 소오스는 상기 제 1 PMOS 트랜지스터의 게이트 및 상기 제 3 PMOS 트랜지스터의 소오스와 공통 연결되는 출력단자이며,The source of the second PMOS transistor is an output terminal commonly connected to the gate of the first PMOS transistor and the source of the third PMOS transistor. 상기 제 1 기준전압은 상기 제 2 기준전압보다 낮은 것을 특징으로 하는 레벨 쉬프트 회로. And the first reference voltage is lower than the second reference voltage. 제 1 항에 있어서, The method of claim 1, 상기 제 2 기준전압은 제 1 전위와 이보다 더 높은 제 2 전위중의 하나이며, 상기 제 1 전위가 인가되는 경우에는 상기 제어 신호는 로우 레벨이며, 상기 제 2 전위가 인가되는 경우에는 상기 제어 신호는 하이 레벨인 것을 특징으로 하는 레벨 쉬프트 회로. The second reference voltage is one of a first potential and a second potential higher than this, wherein the control signal is low when the first potential is applied, and the control signal when the second potential is applied. Is a high level. 제 1 및 제 2 트랜지스터로 구성되는 풀업 트랜지스터와A pull-up transistor composed of first and second transistors 풀 다운 트랜지스터를 구비하며,With a pull-down transistor, 상기 풀업 트랜지스터의 구동 전압은 제 1 전압과 이보다 더 높은 제 2 전압중의 하나가 인가되며, The driving voltage of the pull-up transistor is applied to one of a first voltage and a second voltage higher than this. 상기 제 1 전압이 인가되는 경우에는 상기 제 1 및 제 2 트랜지스터가 모두 동작하며, 상기 제 2 전압이 인가되는 경우에는 상기 제 1 및 제 2 트랜지스터중의 하나만이 동작하는 것을 특징으로 하는 레벨 쉬프트 회로.The first and second transistors operate when the first voltage is applied, and only one of the first and second transistors operate when the second voltage is applied. .
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