KR20050079134A - Method for manufacturing array substrate having reduced contact resistance - Google Patents

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Abstract

본 발명은 게이트 금속층과 데이터 금속층을 직접 접촉시킴으로써 접촉 저항을 감소시킬 수 있는 어레이 기판 제조방법을 개시한다. 개시된 본 발명의 감소된 접촉 저항을 갖는 어레이 기판 제조방법은, 기판 상에 금속층을 증착한 후 이를 패터닝하여 게이트 금속층을 형성하는 단계와, 상기 게이트 금속층을 덮도록 기판 전면 상에 절연층과 a-Si층 및 n+ a-Si층을 차례로 형성하는 단계와, 상기 n+ a-Si층 상에 하프톤 노광 공정을 적용하여 게이트 금속층을 노출시키는 비아홀 형성 영역에서는 풀 노광이 이루어지고 액티브 패턴 형성 영역에서는 정상 노광이 이루어지며 그 이외의 영역에서는 하프톤 노광이 이루어진 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각장벽으로 이용해서 n+ a-Si층과 a-Si층 및 절연층을 식각하여 게이트 금속층을 노출시키는 비아홀과 액티브 패턴을 형성하는 단계와, 상기 단계까지의 기판 결과물 상에 금속층을 증착한 후 이를 패터닝하여 게이트 금속층과 직접 콘택되는 데이터 금속층을 형성하는 단계를 포함한다. The present invention discloses an array substrate manufacturing method that can reduce contact resistance by directly contacting a gate metal layer and a data metal layer. The disclosed method of manufacturing an array substrate with reduced contact resistance includes depositing and patterning a metal layer on a substrate to form a gate metal layer, wherein the insulating layer and a- are formed on the entire surface of the substrate to cover the gate metal layer. Forming a Si layer and an n + a-Si layer sequentially, and a full exposure is performed in a via hole formation region exposing a gate metal layer by applying a halftone exposure process on the n + a-Si layer, and normal in an active pattern formation region. Forming a photoresist pattern in which the exposure is performed and the halftone exposure is performed in other regions, and the gate metal layer is formed by etching the n + a-Si layer, the a-Si layer, and the insulating layer using the photoresist pattern as an etch barrier. Forming an exposed via hole and an active pattern; depositing a metal layer on the substrate resultant up to the step; And forming a data metal layer, which directly contacts and sokcheung.

Description

감소된 접촉 저항을 갖는 어레이 기판 제조방법{METHOD FOR MANUFACTURING ARRAY SUBSTRATE HAVING REDUCED CONTACT RESISTANCE}METHODS FOR MANUFACTURING ARRAY SUBSTRATE HAVING REDUCED CONTACT RESISTANCE

본 발명은 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는, 접촉 저항을 감소시킬 수 있는 어레이 기판 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a liquid crystal display device, and more particularly, to an array substrate manufacturing method capable of reducing contact resistance.

종래 액정표시장치(이하, LCD)에서의 두 금속층, 즉, 게이트 금속층과 데이터 금속층의 접촉은 각각의 금속층을 노출시키는 비아홀을 형성하여 투명 화소전극으로 연결시키는 공정 및 설계를 응용한다. The contact between two metal layers, namely, the gate metal layer and the data metal layer, in a conventional liquid crystal display (hereinafter, LCD) applies a process and design for forming a via hole exposing each metal layer and connecting the transparent pixel electrode.

도 1은 종래의 어레이 기판에서의 접촉 방법을 설명하는 평면도이고. 도 2는 도 1에 도시된 종래 어레이 기판에서의 접촉층을 나타낸 단면도이다. 1 is a plan view illustrating a contact method in a conventional array substrate. FIG. 2 is a cross-sectional view illustrating a contact layer in the conventional array substrate illustrated in FIG. 1.

그런데, 이와 같은 구조에서는 접촉 저항 및 화소전극 저항이 존재하여 금속 배선의 저항 증가 및 배선간 저항 차이를 유발시킬 수 있는 가능성이 크다. However, in such a structure, the contact resistance and the pixel electrode resistance are present, which is likely to cause an increase in resistance of the metal wiring and a difference in resistance between the wirings.

도 3은 도 2에 도시된 종래 어레이 기판에서의 저항 회로도이다. 도시된 바와 같이, 종래 어레이 기판에서는 게이트 전극-화소 전극간의 접촉 저항, 화소 전극의 쉬트(sheet) 저항 및 데이터 전극-화소 전극간의 접촉 저항을 갖는다. 이러한 종래 기술의 구조는 칩 온 유리(chip on glass; COG) 또는 PCBless 구조 등의 어레이 기판 설계에서 매우 중요한 문제를 발생시킨다.3 is a resistance circuit diagram of the conventional array substrate shown in FIG. As shown, the conventional array substrate has a contact resistance between the gate electrode and the pixel electrode, a sheet resistance of the pixel electrode, and a contact resistance between the data electrode and the pixel electrode. This prior art structure creates a very important problem in array substrate designs such as chip on glass (COG) or PCBless structures.

이러한 문제를 해결하기 위해 한국특허공개공보 제2002-91685호가 제안되었다. 이러한 한국특허공개공보 제2002-91685호는 5-마스크 공정에서 게이트-액티브 패턴-ITO-비아홀-소오스/드레인 공정을 적용하는 것을 제안하고 있다. 즉, ITO와 소오스/드레인의 공정 순서를 바꾸는 것이다. 도 4는 이러한 구조에서의 TFT 단면을 도시된 도면이고, 도 5는 이러한 구조에서의 패드 단면을 도시한 도면이다.In order to solve this problem, Korean Patent Publication No. 2002-91685 has been proposed. Korean Patent Laid-Open Publication No. 2002-91685 proposes to apply a gate-active pattern-ITO-via hole-source / drain process in a 5-mask process. In other words, the process order of ITO and source / drain is changed. FIG. 4 is a view showing a TFT cross section in this structure, and FIG. 5 is a view showing a pad cross section in this structure.

하지만, 이와 같은 한국특허공개공보 제2002-91685호는 ITO로 TFT 전극을 형성함에 의한 저항 증가에 따른 TFT 성능 저하, n+ a-Si 및 ITO 계면 특성 저하, 오믹 접촉 저하, 패드 최상층에 ITO 미형성에 의한 패드 재가공 문제, 소오스/드레인 최상층 형성 및 이에 의한 케미컬의 어택에 기인하는 데이터 오픈 발생 증가 등의 심각한 기술적인 오류를 지닌다.However, Korean Patent Laid-Open Publication No. 2002-91685 discloses deterioration of TFT performance due to increased resistance by forming a TFT electrode with ITO, deterioration of n + a-Si and ITO interfacial properties, deterioration of ohmic contact, and no formation of ITO on the top of the pad Serious technical errors, such as pad rework problems caused by the formation of source / drain top layer and thereby increased data open occurrence due to chemical attack.

이에, 본 발명은 상기한 종래 문제점을 해결하기 위해 안출된 것으로, 게이트 금속층과 데이터 금속층을 직접 접촉시킴으로써 접촉 저항을 감소시킬 수 있는 어레이 기판 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide an array substrate manufacturing method capable of reducing contact resistance by directly contacting a gate metal layer and a data metal layer.

상기한 목적을 달성하기 위하여, 본 발명은, 기판 상에 금속층을 증착한 후, 이를 패터닝하여 게이트 금속층을 형성하는 단계; 상기 게이트 금속층을 덮도록 기판 전면 상에 절연층과 a-Si층 및 n+ a-Si층을 차례로 형성하는 단계; 상기 n+ a-Si층 상에 하프톤 노광 공정을 적용하여, 게이트 금속층을 노출시키는 비아홀 형성 영역에서는 풀 노광이 이루어지고, 액티브 패턴 형성 영역에서는 정상 노광이 이루어지며, 그 이외의 영역에서는 하프톤 노광이 이루어진 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 이용해서 n+ a-Si층과 a-Si층 및 절연층을 식각하여 게이트 금속층을 노출시키는 비아홀과 액티브 패턴을 형성하는 단계; 및 상기 단계까지의 기판 결과물 상에 금속층을 증착한 후, 이를 패터닝하여 게이트 금속층과 직접 콘택되는 데이터 금속층을 형성하는 단계를 포함하는 감소된 접촉 저항을 갖는 어레이 기판 제조방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of depositing a metal layer on a substrate, patterning it to form a gate metal layer; Sequentially forming an insulating layer, an a-Si layer, and an n + a-Si layer on the entire surface of the substrate to cover the gate metal layer; By applying a halftone exposure process on the n + a-Si layer, full exposure is performed in the via hole formation region exposing the gate metal layer, normal exposure is performed in the active pattern formation region, and halftone exposure is otherwise. Forming a photoresist pattern formed thereon; Forming a via hole and an active pattern to expose the gate metal layer by etching the n + a-Si layer, the a-Si layer, and the insulating layer using the photoresist pattern as an etch barrier; And depositing a metal layer on the substrate resultant up to the step, and then patterning the metal layer to form a data metal layer in direct contact with the gate metal layer.

(실시예)(Example)

이하, 첨부된 도면을 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 6은 본 발명의 실시예에 따른 어레이 기판 제조방법을 설명하는 공정 단면도이고, 도 7은 본 발명의 실시예에 따른 어레이 기판에서의 접촉 방법을 설명하는 평면도이며, 도 8은 도 7에 도시된 본 발명에 따른 어레이 기판에서의 접촉층을 나타낸 단면도이고, 도 9는 도 8에 도시된 어레이 기판에서의 저항 회로도이다.6 is a cross-sectional view illustrating a method of manufacturing an array substrate according to an exemplary embodiment of the present invention, FIG. 7 is a plan view illustrating a contact method in an array substrate according to an exemplary embodiment of the present invention, and FIG. 8 is illustrated in FIG. 7. 9 is a cross-sectional view showing a contact layer in an array substrate according to the present invention, and FIG. 9 is a resistance circuit diagram of the array substrate shown in FIG.

도 6을 참조하면, 기판(도시안됨) 상에 금속층을 증착한 후, 이를 패터닝하여 게이트 금속층(602)을 형성한다.Referring to FIG. 6, a metal layer is deposited on a substrate (not shown), and then patterned to form a gate metal layer 602.

도 6 및 도 8을 참조하면, 게이트 금속층(602)이 형성된 기판 전면 상에 절연층(604)과 a-Si층 및 n+ a-Si층을 순차적으로 증착한다. 그런다음, 상기 n+ a-Si층 상에 감광막을 도포한 후, 이에 대한 하프톤 노광 공정과 통상의 현상 공정을 차례로 진행하여 게이트 금속층(602)을 노출시키기 위한 비아홀 형성 영역에서는 풀 노광이 이루어지고, 액티브 패턴 형성 영역에서는 정상 노광이 이루어지며, 그 이외의 영역에서는 하프톤 노광이 이루어진 감광막 패턴(도시안됨)을 형성한다. 6 and 8, the insulating layer 604, the a-Si layer, and the n + a-Si layer are sequentially deposited on the entire surface of the substrate on which the gate metal layer 602 is formed. Then, after the photoresist is coated on the n + a-Si layer, the half-tone exposure process and the normal development process are performed in this order, so that full exposure is performed in the via hole formation region for exposing the gate metal layer 602. In the active pattern forming region, the normal exposure is performed, and in the other regions, a photosensitive film pattern (not shown) in which halftone exposure is performed is formed.

이어서, 상기 감광막 패턴을 식각장벽으로 이용해서 n+ a-Si층과 a-Si층 및 절연층(604)을 식각하여 액티브 라인을 포함한 액티브 패턴(606)과 게이트 금속층 (602)을 노출시키는 비아홀(608)을 형성한다. Subsequently, the via hole exposing the active pattern 606 including the active line and the gate metal layer 602 by etching the n + a-Si layer, the a-Si layer, and the insulating layer 604 using the photoresist pattern as an etch barrier. 608 is formed.

계속해서, 상기 비아홀(608)을 포함한 기판 결과물 상에 금속층을 증착한 후, 이를 패터닝하여 데이터 금속층(610)을 형성한다. 이때, 상기 데이터 금속층 (610)은 비아홀(608)을 통해 게이트 금속층(602)과 직접 접촉한다. 그런다음, 상기 기판 전면 상에 ITO 금속막을 증착한 후, 이를 패터닝하여 화소전극을 형성한다. Subsequently, a metal layer is deposited on the substrate product including the via hole 608 and then patterned to form a data metal layer 610. In this case, the data metal layer 610 is in direct contact with the gate metal layer 602 through the via hole 608. Then, an ITO metal film is deposited on the entire surface of the substrate and then patterned to form a pixel electrode.

전술한 바와 같이, 본 발명의 어레이 기판 제조방법에서는 게이트 금속층과 데이터 금속층간의 접촉이 ITO에 의해 이루어지는 것이 아니라 직접 이루어지므로, 상기 게이트 금속층과 데이터 금속층간 접촉 저항은 ITO에 의해 이루어지는 종래의 그것 보다 현격하게 낮아진다. As described above, in the method of manufacturing the array substrate of the present invention, since the contact between the gate metal layer and the data metal layer is made directly rather than by ITO, the contact resistance between the gate metal layer and the data metal layer is higher than that of the conventional one made by ITO. Significantly lower.

도 9는 도 8에 도시된 어레이 기판에서의 저항 회로도로서, 도시된 바와 같이, 종래 어레이 기판에서의 게이트-화소 전극간 접촉 저항 및 데이터-화소 전극 간 접촉 저항은 게이트-데이터 간 접촉 저항이 됨으로써 접촉 저항이 감소되며, 특히, 화소 전극 쉬트 저항이 소멸되어 배선 저항이 현격하게 감소된다. FIG. 9 is a resistance circuit diagram of the array substrate shown in FIG. 8, and as shown, the contact resistance between gate and pixel electrodes and the contact resistance between data and pixel electrodes in a conventional array substrate become contact resistance between gate and data. The contact resistance is reduced, and in particular, the pixel electrode sheet resistance is dissipated so that the wiring resistance is significantly reduced.

결국, 본 발명은 액티브 패턴 형성 공정시 하프톤 노광 공정을 이용하여 액티브 패턴 형성 및 비아홀 형성 공정을 동시에 수행함으로써 게이트 금속층과 및 데이터 금속층을 화소 전극용 ITO 금속막을 매개체로 연결시키지 않고 직접 연결시킴으로써 접촉 저항 및 ITO 연결 저항을 감소시킬 수 있다. As a result, the present invention performs contact by directly connecting the gate metal layer and the data metal layer without connecting the ITO metal film for the pixel electrode by a medium by simultaneously performing the active pattern formation and the via hole formation process using the halftone exposure process during the active pattern formation process. The resistance and the ITO connection resistance can be reduced.

이상에서는 본 발명을 특정의 바람직한 실시예로서 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.Although the present invention has been described as a specific preferred embodiment, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described embodiments without departing from the gist of the present invention as claimed in the claims. Anyone with a variety of variations will be possible.

이상에서와 같이, 본 발명은 종래 기술에서와 동일한 공정 순서를 적용하며, TFT 소자 특성 저하를 방지하고, n+a-Si/ITO 접촉 문제, 데이터 오픈 증가 등의 종래 기술에서 발생되는 문제를 해결한다. As described above, the present invention applies the same process sequence as in the prior art, prevents deterioration of TFT device characteristics, and solves problems occurring in the prior art such as n + a-Si / ITO contact problem and data open increase. do.

즉, 첫째, 접촉 저항 감소에 의하여 배선 저항을 감소시킨다. 둘째, 접촉 시 화소 ITO를 사용하지 않고 게이트와 데이터를 직접 접촉하여 ITO 쉬트 저항을 소멸시킴으로써 배선 저항을 감소시킨다. 셋째, 접촉 저항 프리 효과에 의해 배선 간의 등 저항 효과를 갖는다. 본 발명은 액정 표시 장치에서 등 저항 배선 또는 저 저항 배선의 어레이 공정 기술에 이용될 수 있다.That is, first, the wiring resistance is reduced by reducing the contact resistance. Second, the wiring resistance is reduced by dissipating the ITO sheet resistance by directly contacting the gate and data without using the pixel ITO at the time of contact. Third, the contact resistance free effect has the same resistance effect between wirings. The present invention can be used in the array process technology of the resistive wiring or low resistance wiring in the liquid crystal display device.

도 1은 종래 어레이 기판에서의 접촉 방법을 설명하는 평면도.1 is a plan view illustrating a contact method in a conventional array substrate.

도 2는 도 1에 도시된 종래 어레이 기판에서의 접촉층을 나타낸 단면도.2 is a cross-sectional view showing a contact layer in the conventional array substrate shown in FIG.

도 3은 도 2에 도시된 종래 어레이 기판에서의 저항 회로도.3 is a resistance circuit diagram of the conventional array substrate shown in FIG.

도 4는 종래 TFT의 단면도.4 is a cross-sectional view of a conventional TFT.

도 5는 종래 패드 단면도. 5 is a cross-sectional view of a conventional pad.

도 6은 본 발명의 실시예에 따른 어레이를 제조하는 과정을 설명하는 공정 단면도.6 is a process cross-sectional view illustrating a process of manufacturing an array according to an embodiment of the present invention.

도 7은 본 발명의 실시예에 따른 어레이 기판에서의 접촉 방법을 설명하는 평면도.7 is a plan view illustrating a contact method in an array substrate according to an embodiment of the present invention.

도 8은 도 7에 도시된 어레이 기판에서의 접촉층을 나타낸 단면도.FIG. 8 is a cross-sectional view illustrating a contact layer in the array substrate shown in FIG. 7. FIG.

도 9은 도 8에 도시된 어레이 기판에서의 저항 회로도.FIG. 9 is a resistance circuit diagram of the array substrate shown in FIG. 8; FIG.

* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

602 : 게이트 금속층 604 : 게이트절연층602: gate metal layer 604: gate insulating layer

606 : 액티브 패턴 608 : 콘택 홀606: active pattern 608: contact hole

610 : 데이터 금속층610: data metal layer

Claims (1)

기판 상에 금속층을 증착한 후, 이를 패터닝하여 게이트 금속층을 형성하는 단계; Depositing a metal layer on the substrate and then patterning the metal layer to form a gate metal layer; 상기 게이트 금속층을 덮도록 기판 전면 상에 절연층과 a-Si층 및 n+ a-Si층을 차례로 형성하는 단계; Sequentially forming an insulating layer, an a-Si layer, and an n + a-Si layer on the entire surface of the substrate to cover the gate metal layer; 상기 n+ a-Si층 상에 하프톤 노광 공정을 적용하여, 게이트 금속층을 노출시키는 비아홀 형성 영역에서는 풀 노광이 이루어지고, 액티브 패턴 형성 영역에서는 정상 노광이 이루어지며, 그 이외의 영역에서는 하프톤 노광이 이루어진 감광막 패턴을 형성하는 단계; By applying a halftone exposure process on the n + a-Si layer, full exposure is performed in the via hole formation region exposing the gate metal layer, normal exposure is performed in the active pattern formation region, and halftone exposure is otherwise. Forming a photoresist pattern formed thereon; 상기 감광막 패턴을 식각장벽으로 이용해서 n+ a-Si층과 a-Si층 및 절연층을 식각하여 게이트 금속층을 노출시키는 비아홀과 액티브 패턴을 형성하는 단계; 및 Forming a via hole and an active pattern to expose the gate metal layer by etching the n + a-Si layer, the a-Si layer, and the insulating layer using the photoresist pattern as an etch barrier; And 상기 단계까지의 기판 결과물 상에 금속층을 증착한 후, 이를 패터닝하여 게이트 금속층과 직접 콘택되는 데이터 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 감소된 접촉 저항을 갖는 어레이 기판 제조방법.Depositing a metal layer on the substrate resultant up to the step, and then patterning the metal layer to form a data metal layer in direct contact with the gate metal layer.
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