KR20050073969A - Semiconductor memory - Google Patents

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KR20050073969A
KR20050073969A KR1020040002120A KR20040002120A KR20050073969A KR 20050073969 A KR20050073969 A KR 20050073969A KR 1020040002120 A KR1020040002120 A KR 1020040002120A KR 20040002120 A KR20040002120 A KR 20040002120A KR 20050073969 A KR20050073969 A KR 20050073969A
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황성민
임성민
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삼성전자주식회사
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Abstract

M(4이상의 정수)개의 뱅크들을 가지는 반도체 메모리를 테스트하기 위해서, 커맨드 디코더는 테스트 모드에 따라 상기 뱅크들 중 N(상기 M이하의 정수) 개의 뱅크들을 선택하는 선택 신호를 발생시킨다. 어드레스 발생부는 상기 선택 신호 및 외부로부터 제공되는 뱅크 어드레스에 따라 상기 선택된 뱅크들을 활성화시키기 위한 내부 어드레스를 발생시킨다. 승압 전원 전압 발생기들은 상기 뱅크들에 승압 전원 전압들을 각기 공급한다. 승압 전원 전압 구동부는 상기 테스트 모드에 따라 상기 승압 전원 전압 발생기들 중 K(상기 N보다 크고 상기 M이하인 정수) 개의 승압 전원 전압 발생기들을 구동시킨다. In order to test a semiconductor memory having M (integer 4 or more) banks, the command decoder generates a selection signal for selecting N (integer or less than M) banks among the banks according to a test mode. An address generator generates an internal address for activating the selected banks according to the selection signal and a bank address provided from the outside. Boost power supply voltage generators respectively supply boost power supply voltages to the banks. The boosted power supply voltage driver drives K boosted power supply voltage generators (an integer greater than N and less than or equal to N) of the boosted power supply voltage generators according to the test mode.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}Semiconductor Memory {SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 승압 전원 전압의 용량을 충분히 확보할 수 있는 반도체 메모리에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly, to a semiconductor memory capable of sufficiently securing a boosted power supply voltage.

도 1은 종래의 반도체 메모리를 도시한 개략적인 블록도이다. 1 is a schematic block diagram showing a conventional semiconductor memory.

도 1을 참조하면, 상기 반도체 메모리는 8 뱅크들을 포함한다. 테스트 모드 시, 상기 뱅크들이 테스트를 위해서 활성화된다. 상세하게는, 상기 뱅크들에 포함된 각기 2개의 워드 라인들이 활성화된다. 이 때, 상기 뱅크들에 각기 승압 전원 전압들이 인가된다. 즉, 상기 반도체 메모리는 8개의 상기 뱅크들에 상응하는 8개의 승압 전원 전압 발생기를 포함하고 있다. 그 결과, 상기 활성화되는 뱅크들의 수에 상응하여 상기 승압 전원 전압 발생기들이 구동된다. 그러나, 상기 테스트 시, 노이즈(noise)로 인해 상기 승압 전원 전압들의 효율이 떨어진다. 즉, 상기 테스트를 위해 요구되는 상기 승압 전원 전압들이 충분히 확보되지 않는다. 그 결과, 상기 테스트 동안 에러가 발생될 수도 있고 수율이 떨어질 수도 있다. 그러므로, 상기 승압 전원 전압들을 충분히 확보할 수 있는 반도체 메모리가 요구된다. Referring to FIG. 1, the semiconductor memory includes eight banks. In test mode, the banks are activated for testing. Specifically, two word lines included in the banks are activated. At this time, boost voltages are applied to the banks, respectively. That is, the semiconductor memory includes eight boost power supply voltage generators corresponding to eight banks. As a result, the boosted power supply voltage generators are driven in correspondence with the number of activated banks. However, during the test, the efficiency of the boosted power supply voltages decreases due to noise. That is, the boost power supply voltages required for the test are not sufficiently secured. As a result, errors may occur during the test and yield may be degraded. Therefore, a semiconductor memory capable of sufficiently securing the boosted power supply voltages is desired.

본 발명의 목적은 테스트 동안 승압 전원 전압들을 충분히 확보할 수 있는 반도체 메모리를 제공하는 것이다. It is an object of the present invention to provide a semiconductor memory capable of ensuring sufficient boost power supply voltages during a test.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 반도체 메모리는 M(4이상의 정수)개의 뱅크들, 커맨드 디코더, 어드레스 발생부, 승압 전원 전압 발생기들 및 승압 전원 전압 구동부를 포함한다. 상기 커맨드 디코더는 테스트 모드에 따라 상기 뱅크들 중 N(상기 M이하의 정수) 개의 뱅크들을 선택하는 선택 신호를 발생시킨다. 상기 어드레스 발생부는 상기 선택 신호 및 외부로부터 제공되는 뱅크 어드레스에 따라 상기 선택된 뱅크들을 활성화시키기 위한 내부 어드레스를 발생시킨다. 상기 승압 전원 전압 발생기들은 상기 뱅크들에 승압 전원 전압들을 각기 공급한다. 상기 승압 전원 전압 구동부는 상기 테스트 모드에 따라 상기 승압 전원 전압 발생기들 중 K(상기 N보다 크고 상기 M이하인 정수) 개의 승압 전원 전압 발생기들을 구동시킨다. In order to achieve the object described above, the semiconductor memory according to an exemplary embodiment of the present invention may include M banks, a command decoder, an address generator, a boosted power voltage generator, and a boosted power voltage driver. Include. The command decoder generates a selection signal for selecting N banks (an integer less than or equal to M) among the banks according to a test mode. The address generator generates an internal address for activating the selected banks according to the selection signal and a bank address provided from the outside. The boost power supply voltage generators respectively supply boost power supply voltages to the banks. The boosted power supply voltage driving unit drives K booster power supply voltage generators among the boosted power supply voltage generators (an integer greater than N and less than or equal to M) according to the test mode.

본 발명의 바람직한 일 실시예에 따른 반도체 메모리는 8개의 뱅크들, 커맨드 디코더, 어드레스 발생부, 승압 전원 전압 발생기들 및 승압 전원 전압 구동부를 포함한다. 상기 커맨드 디코더는 제 1 테스트 모드에 따라 상기 뱅크들 중 4개의 뱅크들을 선택하는 선택 신호를 발생시킨다. 상기 어드레스 발생부는 상기 선택 신호 및 외부로부터 제공되는 뱅크 어드레스에 따라 상기 선택된 뱅크들을 활성화시키기 위한 내부 어드레스를 발생시킨다. 상기 승압 전원 전압 발생기들은 상기 뱅크들에 승압 전원 전압들을 각기 공급한다. 상기 승압 전원 전압 구동부는 상기 제 1 테스트 모드에 따라 상기 승압 전원 전압 발생기들을 모두 구동시킨다. A semiconductor memory according to an exemplary embodiment of the present invention includes eight banks, a command decoder, an address generator, boost power supply voltage generators, and boost power supply voltage driver. The command decoder generates a select signal for selecting four banks of the banks according to a first test mode. The address generator generates an internal address for activating the selected banks according to the selection signal and a bank address provided from the outside. The boost power supply voltage generators respectively supply boost power supply voltages to the banks. The boosted power supply voltage driver drives all of the boosted power supply voltage generators according to the first test mode.

본 발명에 따른 반도체 메모리는 테스트 시 상기 활성화되는 뱅크들의 수보다 더 많은 수의 승압 전원 전압 발생기들을 구동시킨다. 그러므로, 상기 반도체 메모리를 안정하게 테스트할 수 있는 상기 승압 전원 전압들이 충분히 확보된다. The semiconductor memory according to the invention drives a greater number of boosted power supply voltage generators than the number of banks that are activated during testing. Therefore, the boosted power supply voltages capable of stably testing the semiconductor memory are secured sufficiently.

이하에서는 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 바람직한 실시예를 자세히 설명하도록 한다. Hereinafter, exemplary embodiments of a semiconductor memory according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 바람직한 일 실시예에 따른 상기 반도체 메모리의 구성을 도시한 블록도이다. 2 is a block diagram illustrating a configuration of the semiconductor memory according to an exemplary embodiment of the present invention.

도 2를 참조하면, 본 발명의 상기 반도체 메모리는 8개의 뱅크들, 커맨드 디코더(120), 어드레스 발생부(140), 승압 전원 전압 구동부(160)를 포함한다. 또한, 상기 반도체 메모리는 승압 전원 전압들을 공급하는 승압 전원 전압 발생기들(미도시)을 포함한다. 상기 승압 전원 전압 발생기들은 상기 뱅크들에 상응한다. Referring to FIG. 2, the semiconductor memory of the present invention includes eight banks, a command decoder 120, an address generator 140, and a boosted power voltage driver 160. The semiconductor memory also includes boosted power supply voltage generators (not shown) for supplying boosted power supply voltages. The boosted power supply voltage generators correspond to the banks.

반도체 메모리 테스트 장치는 제 1 테스트 모드로 프로그래밍(programming)한다. 상기 반도체 메모리는 상기 제 1 테스트 모드에 따라 외부 커맨드 신호, 뱅크 어드레스 및 주소 신호를 수신한다. 이어서, 상기 반도체 메모리 테스트 장치는 상기 제 1 테스트 모드에 따라 상기 반도체 메모리를 테스트 한 후 제 2 테스트 모드로 프로그래밍(programming)한다. The semiconductor memory test apparatus is programmed to the first test mode. The semiconductor memory receives an external command signal, a bank address, and an address signal according to the first test mode. Subsequently, the semiconductor memory test apparatus tests the semiconductor memory according to the first test mode and then programs the second test mode.

커맨드 디코더(120)는 상기 제공된 외부 커맨드 신호를 조합하여 상기 뱅크들 중 임의의 뱅크들을 선택하는 선택 신호를 발생시킨다. 예를 들어, 커맨드 디코더(120)는 상기 뱅크들 중 4개의 뱅크들을 선택한다. 상기 외부 커맨드 신호는 신호, 신호, 신호 및 신호 중 전부 또는 일부의 신호들을 포함한다.The command decoder 120 combines the provided external command signals to generate a selection signal for selecting any of the banks. For example, the command decoder 120 selects four banks of the banks. The external command signal is signal, signal, Signal and It includes all or part of the signals.

어드레스 발생부(140)는 상기 선택 신호 및 상기 뱅크 어드레스를 조합하여 상기 선택된 뱅크들을 활성화시키는 제 1 내부 어드레스(PDRAE)를 발생시킨다. 상기 제 1 내부 어드레스에 의해 상기 선택된 뱅크들의 워드 라인들이 활성화된다. 예를 들어, 상기 선택된 뱅크들에 각기 포함된 2개의 워드 라인들이 각기 활성화된다. 어드레스 발생부(140)는 상기 선택 신호에 동기하여 상기 제 1 내부 어드레스를 발생시킨다. The address generator 140 generates a first internal address PDRAE for activating the selected banks by combining the selection signal and the bank address. The word lines of the selected banks are activated by the first internal address. For example, two word lines respectively included in the selected banks are activated. The address generator 140 generates the first internal address in synchronization with the selection signal.

어드레스 발생부(140)는 제 1 어드레스 발생기 및 제 2 어드레스 발생기를 포함한다. The address generator 140 includes a first address generator and a second address generator.

상기 제 1 어드레스 발생기는 상기 제 1 테스트 모드에 따라 상기 선택된 뱅크들을 활성화시키는 상기 제 1 내부 어드레스를 발생시킨다. The first address generator generates the first internal address that activates the selected banks in accordance with the first test mode.

상기 제 2 어드레스 발생기는 상기 제 2 테스트 모드에 따라 상기 선택된 뱅크들 외의 뱅크들을 활성화시키는 상기 제 2 내부 어드레스를 발생시킨다. The second address generator generates the second internal address that activates banks other than the selected banks according to the second test mode.

승압 전원 전압 구동부(160)는 MRS부(200) 및 승압 전원 전압부(220)를 포함한다. The boosted power supply voltage driver 160 includes an MRS unit 200 and a boosted power supply voltage unit 220.

MRS부(mode register set section, 200)는 상기 제 1 테스트 모드에 따라 제공된 제 1 주소 신호를 이용하여 제 1 테스트 커맨드를 발생시킨다. 또한, MRS부(200)는 상기 제 2 테스트 모드에 따라 제공된 제 2 주소 신호를 이용하여 제 2 테스트 커맨드를 발생시킨다. The MRS unit (mode register set section) 200 generates a first test command by using the first address signal provided according to the first test mode. In addition, the MRS unit 200 generates a second test command using the second address signal provided according to the second test mode.

승압 전원 전압부(220)는 상기 제 1 및 2 테스트 커맨드들에 따라 상기 승압 전원 전압 발생기들 중 임의의 승압 전원 전압 발생기들을 구동시키는 승압 전원 전압 신호(PRB)를 발생시킨다. 상세하게는, 승압 전원 전압부(220)는 상기 선택된 뱅크들의 수보다 더 많은 수의 승압 전원 전압 발생기들을 구동시킨다. 예를 들어, 상기 뱅크들 중 4개의 뱅크들이 활성화될 때, 상기 활성화되는 뱅크들에 상응하는 승압 전원 전압 발생기들뿐만 아니라 그 외의 뱅크들에 상응하는 승압 전원 전압 발생기가 구동된다. 본 발명의 일 실시예에 따라 상기 모든 승압 전원 전압 발생기가 상기 활성화되는 뱅크들의 수에 관계없이 구동된다. 그 결과, 상기 모든 뱅크들의 DC 회로들이 동작된다. The boosted power supply voltage unit 220 generates a boosted power supply voltage signal PRB for driving any of the boosted power supply voltage generators of the boosted power supply voltage generators according to the first and second test commands. In detail, the boosted power supply voltage unit 220 drives a greater number of boosted power supply voltage generators than the number of the selected banks. For example, when four banks of the banks are activated, boost power supply voltage generators corresponding to the activated banks as well as boost power supply voltage generators corresponding to the other banks are driven. According to one embodiment of the present invention, all of the boosted power supply voltage generators are driven regardless of the number of the activated banks. As a result, the DC circuits of all the banks are operated.

테스트 시, 상기 활성화되는 뱅크들에 관계없이 상기 활성화되는 뱅크들의 수보다 더 많은 수의 승압 전원 전압 발생기들이 구동되므로, 충분한 승압 전원 전압이 확보된다. In testing, a sufficient boosted power supply voltage is ensured because more boosted power supply voltage generators are driven than the number of activated banks regardless of the activated banks.

도 3은 본 발명의 바람직한 일 실시예에 따른 MRS를 도시한 개략적인 다이어그램이다. 3 is a schematic diagram illustrating an MRS according to a preferred embodiment of the present invention.

도 3을 참조하면, MRS부(200)는 상기 주소 신호를 이용하여 상기 테스트 커맨드를 발생시킨다. 예를 들어, 본 발명의 일 실시예에 따른 MRS부(200)는 주소(address) , , 을 조합하여 CAS latency 커맨드를 발생시키고, 을 이용하여 테스트 모드에 관한 상기 테스트 커맨드를 발생시킨다. 즉, 상기 의 값이 "0"인 경우, MRS부(200)는 일반적인 디 램의 일반 동작을 실행시키는 상기 테스트 커맨드를 발생시킨다.Referring to FIG. 3, the MRS unit 200 generates the test command using the address signal. For example, the MRS unit 200 according to an embodiment of the present invention (address) , , To generate a CAS latency command, To generate the test command for the test mode. That is If the value of "0", the MRS unit 200 generates the test command for executing the general operation of the general DRAM.

반면에, 상기 의 값이 "1"인 경우, MRS부(200)는 테스트 동작을 실행시키는 상기 테스트 커맨드를 발생시킨다. 물론, 상기 외의 다른 주소를 이용하여 상기 테스트 커맨드를 발생시킬 수도 있으며, 이러한 변형은 본 발명의 범주에 영향을 미치지 아니한다는 것은 당업자에게 있어 자명한 사실일 것이다.On the other hand, said If the value of "1", the MRS unit 200 generates the test command for executing a test operation. Of course, the above Other test addresses may be used to generate the test command, and it will be apparent to those skilled in the art that such modifications do not affect the scope of the present invention.

도 4는 본 발명의 바람직한 일 실시예에 따른 상기 반도체 메모리의 테스트 과정을 도시한 타임 다이어그램이다. 4 is a time diagram illustrating a test process of the semiconductor memory according to an exemplary embodiment of the present invention.

도 4에 도시된 바와 같이, 어드레스 발생부(140)는 테스트 동안 상기 뱅크들에 상응하는 상기 내부 어드레스(PDRAE_A, PDRAE_B, PDRAE_C, PDRAE_D, PDRAE_E, PDRAE_F, PDRAE_G 및 PDRAE_H) 중 상기 선택된 뱅크들만을 활성화시키는 내부 어드레스(PDRAE_A, PDRAE_B, PDRAE_C 및 PDRAE_D)를 발생시킨다. 반면에, 승압 전원 전압부(220)는 상기 테스트 동안 8개의 상기 뱅크들에 상기 승압 전원 전압을 인가하는 승압 전원 전압 신호(PRB_A, PRB_B, PRB_C, PRB_D, PRB_E, PRB_F, PRB_G 및 PRB_H)를 발생시킨다. As shown in FIG. 4, the address generator 140 activates only the selected banks among the internal addresses PDRAE_A, PDRAE_B, PDRAE_C, PDRAE_D, PDRAE_E, PDRAE_F, PDRAE_G, and PDRAE_H corresponding to the banks during the test. Generate internal addresses PDRAE_A, PDRAE_B, PDRAE_C and PDRAE_D. On the other hand, the boosted power supply voltage unit 220 generates the boosted power supply voltage signals PRB_A, PRB_B, PRB_C, PRB_D, PRB_E, PRB_F, PRB_G, and PRB_H that apply the boosted power voltage to the eight banks during the test. Let's do it.

도 5는 본 발명의 바람직한 일 실시예에 따른 상기 뱅크들의 활성화 과정을 도시한 순서도이다.5 is a flowchart illustrating an activation process of the banks according to an exemplary embodiment of the present invention.

도 5를 참조하면, 상기 테스트 모드에 따라 상기 외부 커맨드 신호가 제공된다(S100).Referring to FIG. 5, the external command signal is provided according to the test mode (S100).

커맨드 디코더(120)는 상기 외부 커맨드 신호를 이용하여 상기 뱅크들을 선택하는 상기 선택 신호를 발생시킨다(S120).The command decoder 120 generates the selection signal for selecting the banks using the external command signal (S120).

어드레스 발생부(140)는 상기 선택 신호 및 상기 뱅크 어드레스를 조합하여 상기 내부 어드레스를 발생시킨다(S140).The address generator 140 generates the internal address by combining the selection signal and the bank address (S140).

상기 내부 어드레스에 따라 상기 선택된 뱅크들의 워드 라인들이 활성화된다(S160).The word lines of the selected banks are activated according to the internal address (S160).

도 6은 본 발명의 바람직한 일 실시예에 따른 상기 승압 전원 전압들의 인가 과정을 도시한 순서도이다. 6 is a flowchart illustrating a process of applying the boosted power voltages according to an exemplary embodiment of the present invention.

도 6을 참조하면, 상기 테스트 모드에 따라 주소 버스(address bus)를 통하여 상기 주소 신호가 제공된다(S200).Referring to FIG. 6, the address signal is provided through an address bus in accordance with the test mode (S200).

MRS부(200)는 상기 주소 신호에 따라 상기 테스트 커맨드를 발생시킨다(S220).The MRS unit 200 generates the test command according to the address signal (S220).

승압 전원 전압부(220)는 상기 테스트 커맨드에 따라 상기 승압 전원 전압들을 인가하는 상기 승압 전원 전압 신호를 발생시킨다(S240). The boosted power supply voltage unit 220 generates the boosted power supply voltage signal for applying the boosted power supply voltages according to the test command (S240).

상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다. Preferred embodiments of the present invention described above are disclosed for purposes of illustration, and those skilled in the art having ordinary knowledge of the present invention will be able to make various modifications, changes, additions within the spirit and scope of the present invention, such modifications, changes and Additions should be considered to be within the scope of the following claims.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리는 테스트 시 상기 활성화되는 뱅크들의 수보다 더 많은 수의 승압 전원 전압 발생기들을 구동하므로, 상기 승압 전원 전압들을 충분히 확보할 수 있다. As described above, the semiconductor memory according to the present invention drives a larger number of booster voltage generators than the number of activated banks during the test, thereby sufficiently securing the booster voltages.

도 1은 종래의 반도체 메모리를 도시한 개략적인 블록도이다. 1 is a schematic block diagram showing a conventional semiconductor memory.

도 2는 본 발명의 바람직한 일 실시예에 따른 상기 반도체 메모리의 구성을 도시한 블록도이다.2 is a block diagram illustrating a configuration of the semiconductor memory according to an exemplary embodiment of the present invention.

도 3은 본 발명의 바람직한 일 실시예에 따른 MRS를 도시한 개략적인 다이어그램이다. 3 is a schematic diagram illustrating an MRS according to a preferred embodiment of the present invention.

도 4는 본 발명의 바람직한 일 실시예에 따른 상기 반도체 메모리의 테스트 과정을 도시한 타임 다이어그램이다.4 is a time diagram illustrating a test process of the semiconductor memory according to an exemplary embodiment of the present invention.

도 5는 본 발명의 바람직한 일 실시예에 따른 상기 뱅크들의 활성화 과정을 도시한 순서도이다.5 is a flowchart illustrating an activation process of the banks according to an exemplary embodiment of the present invention.

도 6은 본 발명의 바람직한 일 실시예에 따른 상기 승압 전원 전압들의 인가 과정을 도시한 순서도이다. 6 is a flowchart illustrating a process of applying the boosted power voltages according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 뱅크 1 120 : 커맨드 디코더100: bank 1 120: command decoder

140 : 어드레스 발생부 160 : 승압 전원 전압 구동부 140: address generator 160: step-up power supply voltage driver

Claims (7)

M(4이상의 정수)개의 뱅크들;M (an integer of 4 or more) banks; 테스트 모드에 따라 상기 뱅크들 중 N(상기 M이하의 정수) 개의 뱅크들을 선택하는 선택 신호를 발생시키는 커맨드 디코더;A command decoder for generating a selection signal for selecting N banks of the banks according to a test mode; 상기 선택 신호 및 외부로부터 제공되는 뱅크 어드레스에 따라 상기 선택된 뱅크들을 활성화시키기 위한 내부 어드레스를 발생시키는 어드레스 발생부; An address generator for generating an internal address for activating the selected banks according to the selection signal and a bank address provided from the outside; 상기 뱅크들에 승압 전원 전압들을 각기 공급하는 상기 M개의 승압 전원 전압 발생기들; 및The M boost power supply voltage generators respectively supply boost power supply voltages to the banks; And 상기 테스트 모드에 따라 상기 승압 전원 전압 발생기들 중 K(상기 N보다 크고 상기 M이하인 정수) 개의 승압 전원 전압 발생기들을 구동시키는 승압 전원 전압 구동부를 포함하는 것을 특징으로 하는 반도체 메모리.And a booster power supply voltage driver configured to drive K (integer greater than N and greater than or equal to N) booster power supply voltage generators of the booster power supply voltage generators according to the test mode. 제 1 항에 있어서, 상기 승압 전원 전압 구동부는,The method of claim 1, wherein the boost power supply voltage driver, 상기 테스트 모드에 따라 발생된 주소 신호를 이용하여 테스트 커맨드를 발생시키는 엠알에스부; 및An MS unit generating a test command using the address signal generated according to the test mode; And 상기 테스트 커맨드에 따라 상기 K개의 상기 승압 전원 전압 발생기들을 구동시키는 승압 전원 전압부를 포함하는 것을 특징으로 하는 반도체 메모리.And a boosted power supply voltage unit configured to drive the K boosted power supply voltage generators according to the test command. 제 1 항에 있어서, 상기 뱅크들에 각기 포함된 2개의 워드 라인들이 활성화되는 것을 특징으로 하는 반도체 메모리.The semiconductor memory of claim 1, wherein two word lines respectively included in the banks are activated. 제 1 항에 있어서, 상기 K는 상기 M인 것을 특징으로 하는 반도체 메모리.2. The semiconductor memory according to claim 1, wherein K is M. 8개의 뱅크들;Eight banks; 제 1 테스트 모드에 따라 상기 뱅크들 중 4개의 뱅크들을 선택하는 선택 신호를 발생시키는 커맨드 디코더;A command decoder for generating a selection signal for selecting four banks of the banks according to a first test mode; 상기 선택 신호 및 뱅크 어드레스에 따라 상기 선택된 뱅크들을 활성화시키는 내부 어드레스를 발생시키는 어드레스 발생부; An address generator for generating an internal address for activating the selected banks according to the selection signal and a bank address; 상기 뱅크들에 승압 전원 전압들을 각기 공급하는 8개의 승압 전원 전압 발생기들; 및Eight boosted power supply voltage generators respectively supplying boosted power supply voltages to the banks; And 상기 제 1 테스트 모드에 따라 상기 승압 전원 전압 발생기들을 모두 구동시키는 승압 전원 전압 구동부를 포함하는 것을 특징으로 하는 반도체 메모리.And a boosted power supply voltage driver configured to drive all of the boosted power supply voltage generators according to the first test mode. 제 5 항에 있어서, 상기 승압 전원 전압 발생기들은 상기 뱅크들에 일대일 대응하는 것을 특징으로 하는 반도체 메모리.The semiconductor memory of claim 5, wherein the boost power supply voltage generators correspond one-to-one to the banks. 제 5 항에 있어서, 상기 어드레스 발생부는,The method of claim 5, wherein the address generator, 상기 제 1 테스트 모드에 따라 상기 뱅크들 중 4개의 뱅크들을 활성화시키는 제 1 어드레스 발생기; 및A first address generator for activating four banks of the banks according to the first test mode; And 제 2 테스트 모드에 따라 상기 뱅크들 중 상기 제 1 어드레스에 의해 선택된 4개의 뱅크들 외의 나머지 뱅크들을 활성화시키는 제 2 어드레스 발생기를 포함하는 것을 특징으로 하는 반도체 메모리.And a second address generator for activating the remaining banks other than the four banks selected by the first address among the banks according to a second test mode.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761372B1 (en) * 2006-06-30 2007-09-27 주식회사 하이닉스반도체 Oscillation circuit of vpp generator
KR100824192B1 (en) * 2006-11-07 2008-04-21 주식회사 하이닉스반도체 Controller of internal voltage generator
KR100859412B1 (en) * 2006-11-16 2008-09-22 주식회사 하이닉스반도체 Semiconductor integrated circuit
US8503260B2 (en) 2010-12-17 2013-08-06 Hynix Semiconductor Inc. Semiconductor memory device, method of testing the same and system of testing the same
US8885436B2 (en) 2011-11-08 2014-11-11 SK Hynix Inc. Semiconductor memory device and method of driving the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761372B1 (en) * 2006-06-30 2007-09-27 주식회사 하이닉스반도체 Oscillation circuit of vpp generator
KR100824192B1 (en) * 2006-11-07 2008-04-21 주식회사 하이닉스반도체 Controller of internal voltage generator
KR100859412B1 (en) * 2006-11-16 2008-09-22 주식회사 하이닉스반도체 Semiconductor integrated circuit
US7663958B2 (en) 2006-11-16 2010-02-16 Hynix Semiconductor Inc. Semiconductor device
US8503260B2 (en) 2010-12-17 2013-08-06 Hynix Semiconductor Inc. Semiconductor memory device, method of testing the same and system of testing the same
US8885436B2 (en) 2011-11-08 2014-11-11 SK Hynix Inc. Semiconductor memory device and method of driving the same

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